DE4122829C2

DE4122829C2 - Halbleiterspeichereinrichtung

Info

Publication number: DE4122829C2
Application number: DE4122829A
Authority: DE
Inventors: Tomohisa Wada; Kenji Anami; Shuji Murakami
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-07-10
Filing date: 1991-07-10
Publication date: 1997-06-26
Anticipated expiration: 2011-07-11
Also published as: US5379248A; DE4122829A1; JPH04228188A; US5280441A; JP2982920B2

Description

Die Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung nach dem Oberbegriff des Patentanspruchs 1.

Fig. 45 ist ein Blockschaltbild, das ein Beispiel eines vorhan denen statischen RAM zeigt (im folgenden als "SRAM" bezeichnet). Wie in Fig. 45 gezeigt ist, empfängt eine Gruppe 1 von Zei lenadreßeingangsanschlüssen externe Zeilenadreßdaten, und die ein gegebenen Zeilenadreßdaten werden durch einen Zeilenadreßpuffer 2 verstärkt oder invertiert und an einen Zeilendecoder 3 angelegt. Der Zeilendecoder 3 decodiert die durch die Eingangsanschlußgruppe 1 angelegten Zeilenadreßdaten.

Eine Gruppe 4 von Spaltenadreßeingangsanschlüssen empfängt externe Spaltenadreßdaten, und die eingegebenen Spaltenadreßdaten werden durch einen Spaltenadreßpuffer 5 verstärkt oder invertiert und an einen Spaltendecoder 6 angelegt. Der Spaltendecoder 6 decodiert die durch die Eingangsanschlußgruppe 4 angelegten Spaltenadreßda ten. Ein Speicherzellenfeld 7 enthält eine Mehrzahl von in einer Matrix angeordneten Speicherzellen zum Speichern von Information. Eine aus dem Speicherzellenfeld 7 gelesene Lesespannung kleiner Amplitude wird durch einen Multiplexer 7 an einen Leseverstärker 9 zum Verstärken darin angelegt. Ein Ausgangssignal des Leseverstär kers 9 wird weiter durch einen Ausgangsdatenpuffer 10 auf einen Pegel verstärkt, der zum Holen des Ausgangssignales nach außerhalb der Halbleiterspeichereinrichtung notwendig ist. Schließlich wird es nach außen durch einen Lesedatenausgangsanschluß 11 ausgegeben.

Ein Schreibdateneingangs/Ausgangsanschluß 12 empfängt Schreibda ten. Die so angelegten Schreibdaten werden durch einen Eingangsda tenpuffer 13 verstärkt. Ein Chipauswahlsignal wird an einen An schluß 14 angelegt, und eine Lese/Schreibsteuersignal wird an einen Anschluß 15 angelegt. Eine Lese/Schreibsteuerschaltung 16 steuert den Leseverstärker 9, den Ausgangsdatenpuffer 10 und den Eingangspuffer 13 gemäß der Auswahl/Nichtauswahl des Chips und des Lese/Schreibmodus der Daten, die durch das Chipauswahlsignal bzw. die Lese/Schreibsteuersignale bestimmt sind.

Fig. 46 zeigt die Randstrukturen des Speichenzellenfeldes 7 des in Fig. 45 gezeigten SRAMs. In Fig. 46 ist aus Gründen der Ver einfachung das Speichenzellenfeld 7 in einer Form aus zwei Zeilen und zwei Spalten gezeigt. Wie in Fig. 46 gezeigt ist, sind Spei chenzellen 24a bis 24d an den Kreuzungen eines Bitleitungspaares 20a und 20b und eines Bitleitungspaares 21a und 21b mit Wortlei tungen 22 und 23, die mit entsprechenden Ausgangsanschlüssen des Zeilendecoders 3 verbunden sind, vorgesehen. Bitleitungsladungs einrichtungen 25a, 25b, 26a und 26b sind an den Enden der Bitlei tungen 20a, 20b, 21a bzw. 21b vorgesehen. Diese Bitleitungsla dungseinrichtungen 25a, 25b, 26a und 26b sind aus Transistoren ge bildet, deren erster Leitungsanschluß und ein Gate mit einer Span nungsversorgung 18 verbunden sind und deren zweiter Leitungsan schluß mit entsprechenden Bitleitungen verbunden ist.

Der in Fig. 45 gezeigte Multiplexer 8 enthält Übertragungsgatter 27a, 27b, 28a und 28b, die an den anderen Enden der Bitleitung 20a, 20b, 21a bzw. 21b vorgesehen sind. Jedes der Übertragungs gatter weist ein Gate auf, an das ein Ausgangssignal von dem in Fig. 45 gezeigten Spaltendecoder 6 angelegt wird, Drain/Source ist mit einer entsprechenden Bitleitung verbunden und Source/Drain ist mit einer entsprechenden Eingangs/Ausgangsleitung (IO-Leitung) eines IO-Leitungspaares 29a und 29b verbunden. Eine Potentialdif ferenz zwischen den IO-Leitungen 29a und 29b wird durch den Lese verstärker 9 erfaßt. Ein Ausgangssignal des Leseverstärkers 9 wird durch den Ausgangspuffer 10 verstärkt.

Jede Speicherzelle 24 in Fig. 46 kann in Form einer MOS-Speicher zelle eines Hochwiderstandlasttypes vorliegen, wie er in Fig. 47 gezeigt ist, oder eines CMOS-Speicherzellentypes, wie er in Fig. 48 gezeigt ist.

Die in Fig. 47 gezeigte Speicherzelle weist Treibertransistoren 41a und 41b auf. Die Drain des Transistors 41a ist mit einem Spei cherknoten 45a verbunden, sein Gate ist mit einem Speicherknoten 45b verbunden, und seine Source liegt auf Masse. Die Speicherzelle 24 weist Zugriffstransistoren 42a und 42b auf. Die Drain des Tran sistors 42a oder seine Source sind mit dem Speicherknoten 45a ver bunden, sein Gate ist mit einer Wortleitung 22 oder 23 verbunden, und seine Source oder Drain ist mit einer Bitleitung 20a oder 21a verbunden. Die Drain oder Source des Transistors 42b ist mit dem Speicherknoten 45b verbunden, sein Gate ist mit einer Wortleitung 22 oder 23 verbunden, und seine Source oder Drain ist mit einer Bitleitung 20b oder 21b verbunden. Die Speicherzelle 24 weist Lastwiderstände 43a und 43b auf, die an den Enden mit der Span nungsversorgung 18 und an den anderen Enden mit den Speicherknoten 45a bzw. 45b verbunden sind.

Die in Fig. 48 gezeigte Speicherzelle 24 weist p-Kanaltransisto ren 44a und 44b anstelle der Lastwiderstände 43a und 43b der in Fig. 47 gezeigten Speicherzelle 24 auf. Die Drain des Transistors 44a ist mit dem Speicherknoten 45a verbunden, sein Gate ist mit dem Speicherknoten 45b verbunden, und seine Source ist mit der Spannungsversorgung 18 verbunden. Die Drain des Transistors 44b ist mit dem Speicherknoten 45b verbunden, sein Gate ist mit dem Speicherknoten 45a und seine Source ist mit der Spannungsversor gung 18 verbunden.

Die in Fig. 45 bis 48 gezeigte Halbleiterspeichereinrichtung wird wie folgt betrieben. Es sei angenommen, daß die Speicherzelle 24a in dem Speicherzellenfeld 7 auszuwählen ist. In diesem Fall legt die Zeilenadreßeingangsanschlußgruppe 1 ein Zeilenadreßsi gnal, das einer mit der auszuwählenden Speicherzelle 24a verbun denen Zeile entspricht, durch den Zeilenadreßpuffer 2 an den Zei lendecoder 3 an. Dadurch setzt der Zeilendecoder 3 die mit der Speicherzelle 24a verbundene Wortleitung 22 auf einen Auswahlpegel (z. B. "H-Pegel") und ersetzt die andere Wortleitung 23 auf einen Nichtauswahlpegel (z. B. "L-Pegel").

Die Spaltenadreßeingangsanschlußgruppe 4 legt ein Spaltenadreßsi gnal, das eine Spalte auswählt, die einem mit der auszuwählenden Speicherzelle 24a verbundenen Bitleitungspaar 20a und 20b ent spricht, durch den Spaltenadreßpuffer 5 an den Spaltendecoder 6 an. Dadurch schaltet der Spaltendecoder 6 nur die mit dem Bitlei tungspaar 20a und 20b verbundenen Übertragungsgatter 27a und 27b leitend. Folglich sind nur die ausgewählten Bitleitungen 20a und 20b mit dem IO-Leitungen 29a und 29b verbunden, während das nicht ausgewählte Bitleitungspaar 21a und 21b von dem IO-Leitungspaar 29a und 29b getrennt ist.

Im folgenden wird die Lesetätigkeit der ausgewählten Speicherzelle 24a beschrieben. Es sei angenommen, daß der Speicherknoten 45a der Speicherzelle 24a auf dem "H-Pegel" liegt, und daß der Speicher knoten 45b auf dem "L-Pegel" liegt. In diesem Fall ist einer der Treibertransistoren 41a in der Speicherzelle nichtleitend, und der andere Treibertransistor 41b ist leitend. Die Wortleitung 22 liegt auf dem "H-Pegel" und ist somit im ausgewählten Zustand, so daß beide Zugriffstransistoren 42a und 42b in der Speicherzelle 24a leitend sind. Daher fließt ein Gleichstrom von der Spannungsver sorgung 18 durch die Bitleitungsladungseinrichtung 25b, die Bit leitung 20b, den Zugriffstransistor 42b und den Treibertransistor 41b zur Masse.

Der Gleichstrom fließt jedoch nicht durch den anderen Pfad, d. h. von der Spannungsversorgung 18 durch die Bitleitungsladungsein richtung 25a, die Bitleitung 20a, den Zugriffstransistor 42a und den Treibertransistor 41a zur Masse, da der Treibertransistor 41a nicht leitend ist. Bei diesem Betrieb weist das Potential auf der Bitleitung 20a, durch den der Gleichstrom nicht fließt, einen Wert auf (Versorgungspotential - Vth), bei dem "Vth" eine Schwellen spannung der Bitleitungsladungstransistoren 25a, 25b, 26a und 26b ist.

Das Potential der Bitleitung 20b, durch den der Gleichstrom fließt, weist einen Wert auf (Versorgungspotential - Vth - V), der durch V gegenüber dem Versorgungspotential - Vth reduziert ist, da die Versorgungsspannung durch die Leitungswiderstände des Treiber transistors 41b, des Zugriffstransistors 41b und der Bitleitungs ladungseinrichtung 25b geteilt ist. Bei dem oben beschriebenen Ge genstand wird V die Bitleitungsamplitude genannt, sie liegt typi scherweise in einem Bereich von 50mv-500mv, was gemäß eines Wer tes der Bitleitungsaufladung eingestellt wird.

Diese Bitleitungsamplitude erscheint auf den IO-Leitungen 29a und 29b durch die leitenden Übertragungsgatter 27a und 27b. Sie wird durch die Leseverstärker neu verstärkt. Das Ausgangssignal des Le severstärkers 9 wird durch den Ausgangspuffer 10 verstärkt und dann als Datenausgang von dem Ausgangsanschluß 11 gelesen. Bei dieser Lesetätigkeit wird der Eingangsdatenpuffer 13 so gesteuert, daß das IO-Leitungspaar 29a und 29b nicht durch die Lese/Schreibsteuerschaltung 16 aktiviert wird.

Bei der Schreibtätigkeit wird das Potential der Bitleitung zum Schreiben des Wertes auf dem "L-Pegel" auf ein niedriges Potential gezwungen, und das Potential auf der anderen Leitung wird auf ein hohes Potential gehoben, wodurch der Wert in die Speicherzelle ge schrieben wird. Z.B. zum Schreiben eines invertierten Wertes in die Speicherzelle 24a setzt der Dateneingangspuffer 13 die IO-Lei tung 29a auf den L-Pegel und die andere IO-Leitung 29b auf den H- Pegel, so daß die Bitleitung 20a auf den L-Pegel gesetzt wird, und die andere Bitleitung 20b auf den H-Pegel gesetzt wird, wodurch der Wert eingeschrieben wird.

Fig. 49 ist ein den Leseverstärker und die IO-Leitungstreiber schaltung darstellendes Schaltungsdiagramm. Wie in Fig. 49 ge zeigt ist, bilden n-Kanal-MOSFETs 59 und 60 eine Differentialein gangsschaltung und weisen Gates auf, an die Differentialeingangssignale Vin bzw. /Vin angelegt werden. (Im folgenden soll "/" den Querstrich über dem entsprechenden Signal ersetzen). Die Source des n-Kanal-MOSFETs 59 und des n-Kanal-MOS- FETs 60 sind miteinander verbunden und über einen n-Kanal-MOSFET 61 auf Masse zum Herabziehen gelegt. Diese n-Kanal-MOSFET 61 wird als Reaktion auf ein Chipfreigabesignal (CE), das an einen Ein gangsanschluß 62 angelegt wird, leitend. Die Drain des n-Kanal- MOSFET 59 und des n-Kanal-MOSFET 60 sind mit den Drains von P-Ka nal-MOSFETs 57 und 58 verbunden, wodurch eine Stromspiegelschal tung gebildet wird. Die Source des P-Kanal-MOSFET 57 und des P-Ka nal-MOSFET 58 sind mit der Spannungsversorgung Vcc verbunden und ihre Gates sind miteinander verbunden. Ein verstärktes Ausgangssi gnal wird durch einen Ausgangsanschluß 63 von einem Knoten des n- Kanal-MOSFET 60 und des P-Kanal-MOSFET 58 erhalten.

Eine IO-Leitungsladungsschaltung 50 weist n-Kanal-MOSFETs 55 und 56 auf, deren Sources mit einem Paar von IO-Leitungen 29a und 29b verbunden sind, wodurch aktive Ladungseinrichtungen gebildet wer den. Diese IO-Leitungen 29a und 29b sind über Anschlüsse 51 und 52 mit den Sources der Übertragungsgatter 27a und 28a und mit den Sources der Übertragungsgatter 27b und 28b verbunden. Die entspre chenden Gates und Drains der n-Kanal-MOSFETs 55 und 46 sind mit einander mit der Spannungsversorgung Vcc verbunden.

Wie oben beschrieben ist, sind in einer Halbleiterspeichereinrich tung wie ein SRAM am Rande des Speicherzellenfeldes verschiedene Schaltungen (Bitleitungsladungseinrichtungen, Multiplexer, Spal tendecoder, Leseverstärker und ähnliches), die mit den Bitleitun gen assoziiert sind, vorgesehen. Diese Schaltungen, die direkt mit den Bitleitungen assoziiert sind, werden im allgemeinen Bit leitungsrandschaltungen (Bitleitungsperipherieschaltungen) im fol genden genannt.

Bei der vorhandenen Halbleiterspeichereinrichtung können die Bit leitungen und die Bitleitungsperipherieschaltungen nur an den obe ren und unteren Anschlußenden der Bitleitungen miteinander verbun den werden. Daher sind die meisten der Bitleitungspreripherie schaltungen in der Nachbarschaft der oberen und unteren Enden der Bitleitungen konzentriert. Dieses kann auch aus einer Layout-An ordnung eines SRAM-Chips gesehen werden, der in dem Artikel "A 14- ns 1-Mbit CMOS SRAM with Variable Bit Organization" (IEEE Journal of Solid-State Circuits, Band 23, No. 5, October 1988, S. 1060-1066) und "A 34- ns 1-Mbit CMOS SRAM Using Triple Polysilicon" (IEEE Journal of So lid-State Circuits, Band 22, No. 5, October 1987, S. 727-732) beschrieben ist. Daher hängen die Größen der Bitleitungsperipherieschaltungen bei der Halbleiterspeichereinrichtung stark von dem Bitleitungsabstand ab. Wenn der Bitleitungsabstand groß ist, ist es möglich, Bitlei tungsperipherieschaltungen mit großen Strukturen oder großen Trei berkapazitäten vorzusehen, (Bitleitungsperipherieschaltungen mit Transistoren von großer Kanallänge und/oder Kanalbreite und/oder vieler Transistoren). Wenn jedoch der Bitleitungsabstand klein ist, können nur Bitleitungsperipherieschaltungen mit kleinen Strukturen oder kleiner Treiberkapazität angeordnet werden. Der Bitleitungsabstand wird durch die Größe der Speicherzellen be stimmt und wurde fortschreitend aufgrund des Fortschrittes der Hochintegrationstechnik in den letzten Jahren verringert. Folglich ist es bei der Halbleiterspeichereinrichtung unmöglich, Bitlei tungsperipherieschaltungen mit großen Flächen anzuordnen, und so mit ist es schwierig, die gewünschte Leistung zu erzielen. Zum Beispiel kann eine Einrichtung mit einer Redundanzschaltung, bei der eine Programmsicherung für jede Spalte vorgesehen ist, in der Größe nur um ein beschränktes Maß wegen einer Einrichtung zum Durchtrennen der Sicherung verringert werden, selbst wenn die Ver ringerung der Speichergröße aufgrund der Entwicklung der Verarbei tungstechnik erreicht werden könnte. Daher ist es unmöglich, Si cherungen für entsprechende Spalten vorzusehen, und somit können Speichergrößen nur in beschränktem Ausmaße verringert werden, so daß die Chipfläche nicht ausreichend verringert werden kann.

Das obige Problem besteht nicht nur bei den SRAMs, sondern auch bei dynamischen RAMs (die im folgenden als "DRAM" bezeichnet werden) und bei anderen.

Aus dem IEEE Journal of Solid-State Circuits, Bd. 25, Nr. 3, Juni 1990, Seiten 778 bis 789 und aus der US-PS 4 418 399 ist eine Halbleiterspeichereinrichtung der eingangs beschriebenen Art be kannt.

Bei der in dem oben genannten IEEE Journal beschriebenen Halb leiterspeichereinrichtung sind IO-Leitungen vorgesehen, die sich quer zu den Bitleitungen erstrecken. Sie sind mit Schalteinrich tungen zur Auswahl der Bitleitungen mit den Bitleitungen verbun den.

In der oben genannten US-Patentschrift sind Bitleitungen, die mit den jeweiligen Speicherzellen verbunden sind, auf der einen Seite mit Leseverstärkern und auf der anderen Seite mit I/O-Leitungen verbunden. Die Verbindung mit den I/O-Leitungen geschieht über von einem Spaltendecoder gesteuerte Schaltelemente.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiter speichereinrichtung vorzusehen, bei der die Integrationsdichte vergrößert wird, indem Platz für periphere Bitleitungsperiphe rieschaltungen geschaffen werden kann.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichereinrich tung mit den Merkmalen des Patentanspruches 1.

Bevorzugte Ausgestaltungen der Halbleiterspeichereinrichtung sind in den Unteransprüchen angegeben.

Es erstrecken sich die mit den ersten Bitleitungen verbundenen zweiten Bitleitungen zu Endab schnitten des Speicherzellenfeldes in eine Richtung senkrecht zu den ersten Bitleitungen, so daß die Bitleitungsperipherieschaltungen, die nur an den oberen und unteren Enden der ersten Bitleitungen angebracht werden konnten, verteilt ebenfalls an den Enden der zweiten Bitleitungen angeordnet werden können. Folglich ist der Freiheitsgrad für das Layout der Bitleitungsperipherie schaltungen erhöht, und die Bitleitungsperipherieschaltungen mit großen Strukturen können ohne Vergrößerung des Bitleitungsabstan des angeordnet werden.

Nach einer Weiterbildung sind die entsprechenden ersten Bitleitungen eines jeden Speicherzellenfeldes durch die zweiten Bitleitungen so miteinander verbunden, daß die Bitlei tungsperipherieschaltungen, die individuell für die entsprechenden Speicherzellenfelder vorgesehen waren, von den Speicherzellen feldern gemeinsam genutzt werden können. Folglich kann jedes Speicherzellenfeld eine im wesentlichen größere Fläche zum Anord nen der Bitleitungsperipherieschaltungen haben, und damit können Bitleitungsperipherischaltungen mit größeren Strukturen angeordnet werden.

Nach einer anderen Weiterbildung verbinden die über das Speicherzellenfeld gehende IO-Leitungen die Bitleitungsperipherieschaltungen mit der IO-Einrichtung, so daß Verdrahtungen, die außerhalb des Speicher zellenfeldes angeordnet waren, auf dem Speicherzellenfeld angeord net werden können, wodurch die Chipgröße verringert wird.

Es folgt die Beschreibung von Ausführungsbeispielen an Hand der Figuren. Von den Figuren zeigen:

Fig. 1 ein schematisches Schaltbild einer ersten Ausfüh rungsform der Halbleiterspeichereinrichtung;

Fig. 2 ein schematisches Schaltbild einer verteilten An ordnung der verschiedenen Bitleitungsperipherie schaltungen der in Fig. 1 gezeigten Ausführungs form;

Fig. 3 ein schematisches Schaltbild eines anderen Beispie les einer verteilten Anordnung der verschiedenen Bitleitungsperipherischaltungen der in Fig. 1 ge zeigten Ausführungsform;

Fig. 4 ein spezielleres Beispiel der in Fig. 2 gezeigten Ausführungsform;

Fig. 5 ein spezielleres Beispiel der in Fig. 3 gezeigten Ausführungsform;

Fig. 6 ein Diagramm einer typischen Anordnung in einem 1 M Bit-SRAM;

Fig. 7 ein Diagramm der Struktur eines Blockes des in Fig. 6 gezeigten SRAM;

Fig. 8 ein schematisches Schaltbild einer zweiten Ausfüh rungsform der Halbleiterspeichereinrichtung;

Fig. 9 ein spezielles Beispiel der in Fig. 8 gezeigten Ausführungsform;

Fig. 10 ein schematisches Schaltdiagramm einer dritten Aus führungsform der Halbleiterspeichereinrichtung;

Fig. 11 ein spezielles Beispiel der in Fig. 10 gezeigten Ausführungsform;

Fig. 12 ein schematisches Schaltdiagramm eines vierten Aus führungsbeispieles der Halbleiterspeichereinrich tung;

Fig. 13 ein Beispiel eines Gehäuses bzw. eines Körpers, der den in Fig. 12 gezeigten SRAM enthält;

Fig. 14 ein spezielles Beispiel im Detail der in Fig. 12 gezeigten Ausführungsform;

Fig. 15 ein schematisches Schaltdiagramm einer fünften Aus führungsform der Halbleiterspeichereinrichtung;

Fig. 16 eine perspektivische Ansicht eines Beispieles eines Gehäuses, das den SRAM von Fig. 15 enthält;

Fig. 17 ein spezielles Beispiel im Detail des in Fig. 15 gezeigten Beispieles;

Fig. 18 ein schematisches Schaltdiagramm einer sechsten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 19 ein schematisches Schaltdiagramm eines Beispieles einer verteilten Anordnung der Bitleitungs peripherieschaltungen der in Fig. 18 gezeigten Ausführungsform;

Fig. 20 ein spezielles Beispiel im Detail der in Fig. 19 gezeigten Ausführungsform;

Fig. 21 ein schematisches Schaltdiagramm einer siebten Aus führungsform der Halbleiterspeichereinrichtung;

Fig. 22 ein spezielles Beispiel im Detail der in Fig. 21 gezeigten Ausführungsform;

Fig. 23 ein schematisches Schaltdiagramm einer achten Aus führungsform der Halbleiterspeichereinrichtung;

Fig. 24 ein spezielles Beispiel im Detail der Ausführungs form von Fig. 23;

Fig. 25 ein schematisches Schaltdiagramm einer neunten Aus führungsform der Halbleiterspeichereinrichtung;

Fig. 26 ein spezielles Beispiel im Detail der in Fig. 25 gezeigten Ausführungsform;

Fig. 27 ein schematisches Schaltbild einer zehnten Ausfüh rungsform der Halbleiterspeichereinrichtung;

Fig. 28 ein spezielles Beispiel im Detail der in Fig. 27 gezeigten Ausführungsform;

Fig. 29 ein schematisches Diagramm zum Erläutern des Effek tes der in Fig. 28 gezeigten Ausführungsform;

Fig. 30 eine Ersatzschaltbild des in Fig. 29 gezeigten Strompfades;

Fig. 31 eine schematische Darstellung eines anderen Bei spieles der Anordnung der Bitleitungssignalein gangs/ausgangsleitungen;

Fig. 32 ein schematisches Diagramm eines weiteren Beispie les der Anordnung der Bitleitungssignalein gangs/ausgangsleitungen;

Fig. 33 ein schematisches Schaltdiagramm einer elften Aus führungsform der Halbleiterspeichereinrichtung;

Fig. 34 ein spezielles Beispiel im Detail der in Fig. 33 gezeigten Ausführungsform;

Fig. 35 ein schematisches Schaltdiagramm einer zwölften Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 36 ein schematisches Schaltdiagramm einer dreizehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 37 ein schematisches Schaltbild einer vierzehnten Aus führungsform der Halbleiterspeichereinrichtung;

Fig. 38 ein schematisches Schaltdiagramm einer fünfzehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 39 ein Beispiel der Anordnung der Bitleitungsperi pherieschaltungen der in Fig. 38 gezeigten Ausfüh rungsform;

Fig. 40 ein schematisches Schaltdiagramm einer sechzehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 41 ein schematisches Schaltdiagramm einer siebzehnten Ausführungsform der Halbleiterspeichereinrichtung;

Fig. 42 ein Schaltbild einer Anordnung einer dynamischen Speicherzelle, wie sie in der Fig. 41 gezeigten Ausführungsform verwendet wird;

Fig. 43 ein Blockschaltediagramm eines Beispieles einer Verteileranordnung der verschiedenen Bitleitungspe ripherieschaltungen der in Fig. 41 gezeigten Aus führungsform;

Fig. 44 ein schematisches Schaltbild eines spezielleren Ausführungsbeispieles im Detail der in Fig. 43 ge zeigten Ausführungsform;

Fig. 45 ein schematisches Schaltdiagramm eines vorhandenes SRAM;

Fig. 46 die Anordnung eines peripheren Abschnittes des Speicherzellenfeldes des in Fig. 45 gezeigten SRAM;

Fig. 47 ein Schaltbild eines Beispieles der in Fig. 46 ge zeigten Speicherzelle;

Fig. 48 ein Schaltbild eines anderen Beispieles der in Fig. 46 gezeigten Speicherzelle;

Fig. 49 ein Schaltbild eines Leseverstärkers und einer IO- Treiberschaltung des in Fig. 45 gezeigten SRAM.

Erste Ausführungsform

In Fig. 1, die ein Blockschaltbild eines Speicherzellenfeldes und der peripheren Abschnitte SRAM einer ersten Ausführungsform dar stellt, sind Wortleitungen WL1-WLm so angeordnet, daß sie eine Mehrzahl von Bitleitungen BL1, /BL1, BL2, /BL2, . . , BLn und /BLn kreuzen (bevorzugt unter rechten Winkeln). (In der folgenden Be schreibung wird "/" als Ersatz für den Querstrich über die Be zeichnung von invertierten Signalen benutzt.) Die Bitleitungen bilden Bitleitungspaare, von denen jedes zwei benachbarte Leitun gen aufweist. Zum Beispiel bilden die Bitleitungen BL1 und /BL1 ein Bitleitungspaar, die Bitleitungen BL2 und /BL2 bilden eben falls ein Bitleitungspaar. Statische Speicherzellen SMC sind an den Kreuzungspunkten dieser Bitleitungspaare und der Wortleitungen zum Bilden eines Speicherzellenfeldes angeordnet. Die statischen Speicherzellen SMC können z. B. aus den in den Fig. 47 und 48 gezeigten Speicherzellen gebildet sein. Die Wortleitungen WL1 bis WLm empfangen Ausgangssignal von einem Zeilendecoder RD. Der Zei lendecoder RD ist zum Decodieren von Zeilen, Adreßsignalen, die durch einen (nicht gezeigten) Adreßpuffer angelegt werden, und zum Auswählen einer der Wortleitungen WL1-WLm ausgelegt. Eine Peri pherieschaltung 101 ist an einem Ende eines jeden Bitleitungspaa res BL1, /BL1, . . , BLn und /BLn vorgesehen. Eine Peripherieschal tung 102 ist am anderen Ende der Bitleitungspaares Vorgesehen. Die oben beschriebenen Anordnung ist die gleiche, wie bei einem vor handenen SRAM.

Diese erste Ausführungsform weist als charakterisierende Eigen schaft das Merkmal auf, daß Bitleitungssignalein gangs/ausgangsleitungen (Bitleitungssignal-IO-Leitungen) L1, /L1, . . . Ln und /Ln so angeordnet sind, daß sie die Bitleitungen BL 1, /BL1, . . ,BLn und /BLn schneiden. Die Bitleitungssignal-IO-Lei tungen L1, /L1, . . . ,Ln und /Ln sind mit den entsprechenden Bitleitungen BL1, /BL1, . . . ,BLn und /BLn verbunden und ausgelegt zum Eingeben von vorbestimmten Signalen zu den entsprechenden Bit leitungen und ebenfalls zum Ausgeben von Signalen aus dem Speicherzellenfeld, die von den entsprechenden Bitleitungen erhal ten werden. In der Ausführungsform von Fig. 1 sind die Bitlei tungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln an ihren linken Enden in der Figur mit den entsprechenden Bitleitungen verbunden, und sie erstrecken sich zu den rechten Enden über die rechte Seite des Speicherzellenfeldes hinaus, d. h. entgegengesetzt zu der Seite, auf der der Zeilendecoder RD angeordnet ist. Die Bitlei tungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln sind parallel zu den Wortleitungen WL1, WL2, . . . ,WLm angeordnet.

Eine Bitleitungsperipherschaltung 103 ist mit den entsprechenden rechten Enden der Bitleitungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln, die sich nach außerhalb des Speicherzellenfeldes er strecken, verbunden. Bei dem vorhandenen SRAM können die Bitleitungsperipherschaltungen nur an den oberen und unteren Enden der Bitleitungen (d. h. an Positionen, die von den Peripherieschal tungen 101 und 102 besetzt sind) angeordnet werden, wie oben be schrieben ist. Bei der in Fig. 1 gezeigten Ausführungsform kann die Bitleitungsperipherschaltung 103 auch an dem Ende in einer Richtung senkrecht zu der Bitleitung des Speicherzellenfeldes an geordnet werden. Das bedeutet, daß eine Fläche zum Anordnen von Bitleitungsperipherschaltungen erhöht werden kann. Folglich können die Bitleitungsperipherschaltungen verteilt über eine größere Flä che angeordnet werden, und somit können Bitleitungsperipherschal tungen mit Strukturen größer als die in vorhandenen Schaltungen vorgesehen werden, ohne Erhöhung eines Bitleitungsabstandes.

Fig. 2 und 3 zeigen Beispiele eines Layouts von Bitleitungspe ripherschaltungen in der in Fig. 1 gezeigten Ausführungsform. In Fig. 2 enthält die Bitleitungsperipherschaltung 101 eine Bitlei tungsvorladungsschaltung, die Bitleitungsperipherschaltung 102 enthält eine Schreibschaltung 102, und die Bitleitungsperipher schaltung 103 enthält einen Multiplexer, eine Leseverstärkergruppe und einen Spaltendecoder. In Fig. 3 enthält die Bitleitungsperi pherschaltung 101 eine Bitleitungsvorladungsschaltung, die Bitlei tungsvorladungsschaltung 102 enthält eine Bitleitungsvorla dungsschaltung 102, und die Bitleitungsperipherschaltung 103 ent hält einen Mulitplexer, eine Leseverstärkergruppe, einen Spalten decoder und eine Schreibschaltung. Es soll angemerkt sein, daß die Fig. 2 und 3 nur Beispiele darstellen, und daß die tatsächlich angeordneten Schaltungen wie Bitleitungsperipherschaltungen andere Formen aufweisen können.

Fig. 4 zeigt ein detaillierteres Beispiel der Schaltungsstruktur der in Fig. 2 gezeigten Ausführungsform. Fig. 5 zeigt eine de taillierteres Beispiel der Schaltungsstruktur der in Fig. 3 gezeigten Ausführungsform.

Der Abstand der Bitleitungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln voneinander hängt von der Längsgröße oder dem Abstand zwischen der oberen und unteren Seite des Speicherzellenfeldes ab, hängt nicht von dem Abstand der Bitleitungen voneinander ab. Wenn daher der SRAM so ausgelegt ist, daß eine Längsgröße des Speicherzellen feldes größer als die Quergröße ist, kann der Abstand der Bitlei tungssignal-IO-Leitungen voneinander größer sein als der Abstand der Bitleitungen voneinander. Diese Struktur ermöglicht die Anord nung einer Bitleitungsperipherschaltung mit einer größeren Struk tur als die Bitleitungsperipherschaltung 103, was bei dem gewöhn lichen Bitleitungsabstand unmöglich war.

Der Abstand der Bitleitungs-IO-Leitungen und der Abstand der Bit leitungen wird unter Bezugnahme auf ein typisches Modell eines Mbit SRAM verglichen. Wie in Fig. 6 gezeigt ist, ist ein 1M bit SRAM in 32 Blöcke unterteilt, d. h. Block 0-31. Wie in Fig. 7 gezeigt ist, enthält jeder Block statische Speicherzellen SMCs in 512 Zeilen × 64 Spalten. Da 2bit Leitungen mit jeder statischen Speicherzelle SMC verbunden sind, beträgt die Zahl der Bitleitun gen pro Block 64 × 2 = 128. Ähnlich ist die Zahl der Bitleitungs signal-IO-Leitungen 128 pro Block. Wenn die Breite einer jeden statischen Speicherzelle SMC in die Wortleitungsrichtung durch ein "a" bezeichnet wird und die Breite in die Bitleitungsrichtung durch "b" bezeichnet wird, wird der Abstand P1 der Bitleitungssi gnal-IO-Leitungen durch

P1 = (512 × b)/128 = 4b

ausgedrückt, während der Abstand der Bitleitungen P2 durch

P2 = (64 × a)/128 = a/2

ausgedrückt wird. Im allgemeinen werden die Breiten so ausgesucht, daß b < a ist. Wenn a = 5,8 µm und b = 8,5 µm (b/a = 1,47) als Beispiel, dann ist
P1 = 34,0 µm
P2 = 2,90 µm.

Der Abstand der Bitleitungssignal-IO-Leitungen ist größer als der Abstand der Bitleitungen selbst.

Zweite Ausführungsform

Fig. 8 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines SRAM eines zweiten Ausführungsbeispieles zeigt. In der dargestellten zweiten Ausführungsform sind die rechten Enden in der Figur der Bitlei tungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln mit den entspre chenden Bitleitungen BL1, /BL1, . . . ,BLn und /BLn verbunden, und ihre linken Enden, die sich nach außerhalb des Speicherzellen feldes erstrecken, sind mit einer Bitleitungsperipherschaltung 104 verbunden. Daher ist die Bitleitungsperipherschaltung 104 links von dem Speicherzellenfeld angeordnet, d. h. zwischen dem Zeilende coder RD und dem Speicherzellenfeld. Die andere Anordnung ist die gleiche wie bei der in Fig. 1 gezeigten Ausführungsform.

Fig. 9 zeigt ein spezielles detaillierteres Beispiel der in Fig. 8 gezeigten Ausführungsform.

Dritte Ausführungsform

Fig. 10 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines SRAM einer dritten Ausführungsform zeigt. In der dargestellten dritten Aus führungsform ist die Bitleitungsperipherschaltung 103 nur an den Enden der Bitleitungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln angeordnet. Dieses Layout wird durch eine Tatsache ermöglicht, daß nämlich der Abstand der Bitleitungssignal-IO-Leitungen größer sein kann als der der Bitleitungen, wie zuvor ausgeführt wurde. Die an dere Anordnung ist die gleiche wie die der in Fig. 1 gezeigten Ausführungsform.

Fig. 11 ist ein spezielles detaillierteres Beispiel der in Fig. 10 gezeigten Ausführungsform.

Vierte Ausführungsform

Fig. 12 zeigt ein schematisches Schaltbild, das die Struktur ei nes SRAM einer vierten Ausführungsform darstellt. Die gezeigte vierte Ausführungsform ist mit drei Bitleitungsperipherschaltungen 101 bis 103 versehen. Die Bitleitungsperipherschaltung 101 enthält eine Bitleitungsvorladeschaltung. Die Bitleitungsperipherschaltung 102 enthält einen Multiplexer, eine Leseverstärkergruppe und einen Spaltendecoder. Die Bitleitungsperipherschaltung 103 enthält eine Schreibschaltung. Der SRAM-Chip ist an einem Ende mit einer Adres sensignaleingangsstiftgruppe AP versehen und an dem anderen Ende mit einer Datensignal-IO-Stiftgruppe DP. Die Adreßsignaleingangs stiftgruppe AP empfängt externe Adreßsignale, die an einen Adreß puffer 201 angelegt werden. Der Adreßpuffer 201 legt Zeilenadreß signale der angelegten Adreßsignale an den Zeilendecoder RD an und legt Spaltenadreßsignale an den Spaltendecoder in der Bitleitungs peripherschaltung 102 an. Die Datensignal-IO-Stiftgruppe DP emp fängt externe Schreibdaten und Steuerdaten. Die durch die Datensi gnal-IO-Stiftgruppe DP kommenden Schreibdaten werden durch eine Daten-IO-Schaltung/Steuerschaltung 202 an die Bitleitungsperipher schaltung 103 angelegt. Die durch die Datensignal-IO-Stiftgruppe DP kommenden Steuerdaten werden durch die Daten IO-Schal tung/Steuerschaltung 202 an verschiedene Schaltungen in dem SRAM angelegt. Die von der Leseverstärkergruppe in der Bitleitungsperi pherschaltung 102 erhaltenen Lesedaten werden durch die Daten-IO- Schaltung/Steuerschaltung 202 an die Datensignal-IO-Stiftgruppe DP angelegt und von dem SRAM-Chip ausgesendet.

Wie oben beschrieben ist, kann die in Fig. 12 gezeigte Ausfüh rungsform die Adreßsignaleingangsstifte an einem Ende des SRAM- Chips konzentriert aufweisen und die Datensignal-IO-Stifte an dem anderen Ende konzentriert aufweisen, so daß der SRAM-Chip in einem dünnen Gehäuse TSOP mit kleinen Abmessungen untergebracht werden kann, wie in Fig. 13 gezeigt ist. Fig. 14 zeigt ein spezielles de taillierteres Beispiel der in Fig. 12 gezeigten Ausführungsform.

Fünfte Ausführungsform

Fig. 15 ist ein Blockschaltbild, das die gesamte Struktur eines SRAM einer fünften Ausführungsform zeigt. In der gezeigten fünften Ausführungsform enthält die Bitleitungsperipherschaltung 101 die Bitleitungsvorladeschaltung und die Schreibschaltung. Die Bit leitungsperipherschaltung 104 enthält den Multiplexer, die Lese verstärkergruppe und den Spaltendecoder. Der SRAM-Chip ist an ei nem Ende mit der Signal-IO-Stiftgruppe SP versehen, die externe Adreßsignale, Schreibdaten und Steuerdaten empfängt. Die durch die Signal-IO-Stiftgruppe SP eingegebenen Signale und Daten werden durch eine Signal-IO-Schaltung 203 und einen Daten-IO-Bus IOB an den Zeilendecoder RD und die Bitleitungsperipherschaltungen 101 und 104 angelegt. Die von der Leseverstärkergruppe in der Bitlei tungsperipherschaltung 104 erhaltenen Lesedaten werden durch den Daten-IO-bus IOB und die Signal-IO-Schaltung 203 an die Signal-IO- Stiftgruppe SP angelegt und von dem SRAM-Chip ausgegeben.

In der oben beschrieben in Fig. 15 gezeigten Ausführungsform kön nen alle Signa-IO-Stifte auf einer Seite des SRAM-Chips angeordnet werden. Daher kann der SRAM-Chip leicht zum Beispiel in einem ein zigen in-line-Gehäuse SIP untergebracht werden, wie in Fig. 16 ge zeigt ist.

Fig. 17 ist ein spezielles detaillierteres Beispiel der in Fig. 15 gezeigten Ausführungsform.

Sechste Ausführungsform

Fig. 18 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines SRAM einer sechsten Ausführungsform zeigt. Die gezeigte sechste Ausführungs form enthält zwei Sätze von Bitleitungssignal-IO-Leitungen, d. h. die Bitleitungssignal-IO-Leitungen L1a, /L1a, . . . ,Lna und /Lna und die Bitleitungssignal-IO-Leitungen L1b, /L1b, . . . ,Lnb und /Lnb, die einem Satz von Bitleitungen BL1, /BL1, . . . ,BLn und /BLn entspre chen. Die Bitleitungsperipherschaltung 103a ist an den rechten Ende der Bitleitungssignal-IO-Leitungen L1a, /L1a, . . . , Lna und /Lna angeordnet, und die Bitleitungsperipherschaltung 103b ist an den rechten Enden der Bitleitungsignal-IO-Leitungen L1b, /L1b, . . . , Lnb und /Lnb angeordnet.

Gemäß der obigen Anordnung können die Bitleitungsperipherschaltun gen 103a und 103b einen ersten und zweiten IO-port bilden, wie in Fig. 19 gezeigt ist, was das Ausbilden eines SRAMs mit einer Mehrzahl IO-ports ermöglicht.

Fig. 20 ist ein spezielles detaillierteres Beispiel der in Fig. 19 gezeigten Ausführungsform.

Siebente Ausführungsform

Fig. 21 ist ein schematisches Schaltbild, das die Struktur eines Speicherzellenfeldes und peripherer Abschnitte eines SRAM einer siebenten Ausführungsform zeigt. Bei der dargestellten Ausfüh rungsform ist die unter Bezugnahme auf Fig. 1 beschriebene erste Ausführungsform in ein oberes Speicherzellenfeld UMCA und ein un teres Speicherzellenfeld LMCA unterteilt. Das obere und untere Speicherzellenfeld UMCA und LMCA enthält jeweils i Wortleitungen WL1-WLi (i = n/2). Das obere Speicherzellenfeld UMCA ist mit den Bitleitungen BL1, /BL1, . . . BLn und /BLn und den Bitleitungssignal- IO-Leitungen L1a, /L1a, . . . , Lna und /Lna, die mit den Bitleitungen assoziiert sind und mit der Bitleitungsperipherschaltung 103a ver bunden sind, versehen. Das untere Speicherzellenfeld LMCA ist mit den Bitleitungen BL1, /BL1, . . . , BLn und /BLn und den Bitleitungs signal-IO-Leitungen L1b, /L1b, . . . , Lnb und /Lnb, die mit den Bit leitungen assoziiert sind und mit der Bitleitungsperipherschaltung 103b verbunden sind, versehen. Die andere Anordnung ist die glei che wie in der zuvor beschriebenen Ausführungsform von Fig. 1.

Bei der obigen Anordnung weist jede Bitleitung eine geteilte Struktur auf, so daß die Bitleitungskapazität auf die Hälfte re sultiert ist, was den Vorteil aufweist, daß die Speicherzellen mit hoher Geschwindigkeit betrieben werden können.

Fig. 22 ist ein spezielles detaillierteres Beispiel der in Fig. 21 gezeigten Ausführungsform.

Achte Ausführungsform

Fig. 23 ist ein schematisches Schaltbild, das die Anordnung von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer achten Ausführungsform zeigt. Bei der dargestellten achten Ausfüh rungsform sind Bitleitungsperipherschaltungen 105a und 105b zwi schen den geteilten Bitleitungen der in Fig. 21 gezeigten siebten Ausführungsform vorgesehen. Bei dieser Ausführungsform können die Bitleitungsperipherschaltungen verteilt auf einem Raum oder einer Fläche größer als bei der in Fig. 21 gezeigten siebten Ausfüh rungsform angeordnet werden, so daß die Bitleitungsperipherschal tungen größere Schaltungsstrukturen aufweisen können.

Fig. 24 ist eine spezielles detaillierteres Beispiel der in Fig. 23 gezeigten Ausführungsform.

Neunte Ausführungsform

Fig. 25 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer neunten Ausführungsform zeigt. Bei der dargestellten neunten Aus führungsform sind ein erster und zweiter Speicherzellenblock Ml und M2 nebeneinander in eine Richtung der Wortleitung gestellt. Die Speicherzellenblöcke M1 und M2 enthalten Speicherzellenfelder mit den gleichen Strukturen. Der Zeilendecoder RD und die Bitlei tungsperipherieschaltungen 101 und 102 sind für das Speicherzel lenfeld in dem ersten Speicherblock M1 vorgesehen. Der Zeilendeco der RD′ und die Bitleitungsperipherieschaltungen 101′ und 102′ sind für das Speicherzellenfeld in dem zweiten Speicherblock M2 vorgesehen. Die Bitleitungsperipherieschaltungen 101 und 101′ kön nen die gleiche oder unterschiedliche Strukturen aufweisen. Die Bitleitungsperipherieschaltungen 102 und 102′ können ebenfalls die gleiche oder verschiedene Strukturen aufweisen. Die Bitleitungen BL1, /BL1, . . . ,BLn und /BLn in dem ersten Speicherblock M1 sind mit den entsprechenden Bitleitungen BL1, /BL1, . . . ,BLn und /BLn in dem zweiten Speicherblock M2 durch die Bitleitungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln verbunden.

Bei der neunten Ausführungsform sind die entsprechenden Bitleitun gen in dem ersten und zweiten Speicherblock M1 und M2 durch die entsprechenden Bitleitungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln miteinander verbunden, so daß die Bitleitungsperipherschaltun gen 101 und 102, die für den ersten Speicherblock M1 vorgesehen sind, auch für den zweiten Speicherblock M2 verwendet werden kön nen. Ähnlich können die für den zweiten Speicherblock M2 vorgese hen Bitleitungsperipherschaltungen 101′ und 102′ auch für den er sten Speicherblock M1 verwendet werden. Daher ist der Platz zum Anordnen der Bitleitungsperipherischaltungen für die entsprechenden Speicherblöcke M1 und M2 deutlich erhöht, und somit kann ein Layout der Bitleitungsperipherschaltungen mit großen Strukturen leicht erreicht werden.

Fig. 26 ist ein spezielles detaillierteres Beispiel der in Fig. 25 gezeigten Ausführungsform.

Zehnte Ausführungsform

Fig. 27 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer zehnten Ausführungsform darstellt. In der gezeigten zehnten Aus führungsform sind zwei Speicherblöcke M1 und M2 seitlich nebenein ander in einer Richtung der Wortleitung ähnlich der oben beschrie benen neunten Ausführungsform von Fig. 25 angeordnet. Die Bitlei tungen BL1, /BL1, . . . ,BLn und /BLn in dem ersten Speicherblock M1 sind mit den Bitleitungen BL1, /B1, . . . ,BLn und /BLn in dem zweiten Speicherblock durch zwei Sätze von Bitleitungssignal-IO-Leitungen, d. h. Leitungen L1a, /L1a, . . . ,Lna und /Lna bzw. Leitungen L1b, /L1b, . . . , Lnb und /Lnb verbunden. Die andere Anordnung ist die gleiche wie die in der Fig. 25 gezeigten Ausführungsform.

Die so konstruierte Ausführungsform weist zusätzlich gegenüber den in der Fig. 25 gezeigten Ausführungsform folgende Vorteile auf. Die Bitleitungen in dem ersten und zweiten Speicherblock M1 und M2 sind mit einander durch die zwei Sätze von Bitleitungssignal-IO- Leitungen kurzgeschlossen, und somit sind die Bitleitungen in dem ersten Speicherblock M1 und die Bitleitungen in dem Speicherblock M2 parallel geschaltet, so daß der effektive Widerstand einer jeden Bitleitung reduziert werden kann. Als Resultat können die Bitleitungen in dem Speicherzellenfeld die Signale mit höherer Geschwindigkeit übertragen, wodurch ein Speicherbetrieb höherer Geschwindigkeit erzielt wird.

Im allgemeinen wird Aluminium mit niedrigem Widerstand bei der Verdrahtung der Bitleitungen benutzt. Bei der zehnten Ausführungs form wird jedoch kein Problem für die Betriebsgeschwindigkeit des Speichers verursacht, selbst wenn jede Bitleitung einen relativ hohen Widerstand aufweist. Daher können andere Materialien wie Po lycide und Wolfram für die Bitleitungen anstelle des herkömmlichen Aluminiums benutzt werden. Obwohl die Polycide und Wolfram Wider stände höher als der des Aluminiums aufweisen, ist deren feine Verarbeitung leicht, so daß sie geeignet für die hohe Integration zur Reduzierung der Chipgröße geeignet sind.

Fig. 28 zeigt ein spezielles detaillierteres Beispiel der in Fig. 27 gezeigten Ausführungsform.

Wie oben beschrieben wurde, kann bei der zehnten Ausführungsform der Widerstand einer jeden Bitleitung verringert werden. Der Grund wird dafür im folgenden im einzelnen beschrieben. Als Beispiel sei angenommen, daß Strom von der Bitleitungsvorladungsschaltung 101 des ersten Speicherblockes M1 in Fig. 28 zu der Leseverstärker gruppe 102′ des zweiten Speicherblockes M2 durch die Bitleitung BL1 fließt. In diesem Fall gibt es zwei Strompfade, nämlich (1) und (2), wie in Fig. 29 gezeigt ist. In dem ersten Strompfad (1) fließt der Strom von der Bitleitung BL1 des ersten Speicherblockes M1 durch die Bitleitungssignal-IO-Leitung L1a zu der Bitleitung BL1 des zweiten Speicherblockes M2. Bei dem zweiten Strompfad (2) fließt der Strom von der Bitleitung BL1 des ersten Speicherblockes M1 durch die Bitleitungsignal-IO-Leitung L1b zu der Bitleitung BL1 des zweiten Speicherblockes M2. Der Widerstandswert der Bitleitung BL1 auf der oberen Seite der Bitleitungssignal-IO-Leitung L1a sei durch R1 wiedergegeben. Der Widerstandswert der Bitleitung BL1 zwischen der Bitleitungsignal-IO-Leitung L1a und der Bitleitungs signal-IO-Leitung L1b sei durch R2 wiedergegeben, der Widerstands wert der Bitleitung BL1 auf der unteren Seite der Bitleitungssi gnal-IO-Leitung L1b sei durch R3 wiedergegeben und der Wider standswert der Bitleitungssignal-IO-Leitung L1a oder L1b sei durch Rs wiedergegeben. Dann ist das Ersatzschaltbild der in Fig. 29 gezeigten Schaltung wie in Fig. 30 gezeigt. Der vereinigte Wider stand der in Fig. 30 gezeigten Ersatzschaltung ist wie folgt:

R = R1 + [1/{1/Rs + R2) + 1/(R2 + Rs)}] + R 3
= R1 + R3 + (Rs + R2)/2
= Rb + (Rs - R2)/2.

In der obigen Gleichung ist Rb = R1 + R2 + R3. Wie aus der Glei chung verständlich ist, ändert sich der Wert des kombinierten Wi derstandes R in Abhängigkeit von dem Wert des Widerstandes R2, d. h. des Abstandes zwischen den Bitleitungssignal-IO-Leitungen L1a und L1b. Der Abstand zwischen den zwei Bitleitungs-IO-Leitungen, die mit den entsprechenden Bitleitungen verbunden sind, sollte be vorzugt der gleiche für die entsprechenden Bitleitungen sein, so daß die Unterschiede zwischen den Widerständen der entsprechenden Bitleitungen verringert werden.

Die Bitleitungssignal-IO-Leitungen können wie in Fig. 31 oder 32 gezeigt ist, angeordnet werden. Bei dem in Fig. 32 gezeigten Bei spiel sind jedoch die Widerstände der Bitleitungen nicht gleich.

Elfte Ausführungsform

Fig. 33 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und Randabschnitten eines SRAM einer elften Ausführungsform darstellt. In der gezeigten elften Ausführungsform ist eine Bitleitungsperipherschaltung 106 zwischen dem ersten und zweiten Speicherblock M1 und M2 angeordnet. Die anderen Strukturen sind die gleichen wie bei der in Fig. 25 gezeigten neunten Aus führungsform. Die elfte Ausführungsform weist die gleichen Vor teile auf wie die in Fig. 25 gezeigte neunte Ausführungsform, es kann ebenfalls der Platz zum Anordnen der Bitleitungsperipher schaltungen vergrößert werden, wodurch das Layout der Bitleitungs peripherschaltungen größere Strukturen aufweisen kann. Da die Bit leitungsperipherschaltung 106 sowohl für den ersten als auch den zweiten Speicherblock M1 oder M2 funktioniert, kann die Größe ver ringert werden.

Fig. 34 ist ein spezielles detaillierteres Beispiel der in Fig. 33 gezeigten Ausführungsform.

Zwölfte Ausführungsform

Fig. 35 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und Randabschnitten eines SRAM einer zwölf ten Ausführungsform darstellt. Bei der gezeigten zwölften Ausfüh rungsform sind zwei Speicherschaltungen 300, von denen jede die gleiche Struktur wie die in Fig. 33 gezeigten aufweist, nebenein ander in eine Richtung der Wortleitung angeordnet. Die Bitleitun gen BL1, /BL1, . . . ,BLn und /BLn der Speicherblöcke M1 und M2 in der Speicherschaltung 300, die auf der linken Seite angeordnet ist, sind mit den Bitleitungen BL1, /BL1, . . . ,BLn und /BLn der Speicherblöcke M1 und M2 in der Speicherschaltung 300, die auf der rechten Seite angeordnet ist, durch die Bitleitungssignal-IO-Lei tungen L1, /L1, . . . ,Ln und /Ln miteinander verbunden.

In der zwölften Ausführungsform sind die entsprechenden Bitleitun gen in den vier Speicherblöcken durch die Bitleitungssignal-IO- Leitungen verbunden, so daß jeder Speicherblock noch mehr Bitlei tungsperipherschaltungen als die in Fig. 33 gezeigte Ausführungs form benutzen kann und somit kann das Layout der Bitleitungsperi pherschaltungen noch leichter bestimmt werden.

Die interne Struktur der in Fig. 35 gezeigten Bitleitungsperipherschaltung 106 kann die gleiche sein wie die in Fig. 34 gezeigte Bitleitungsperipherschaltung 106.

Dreizehnte Ausführungsform

Fig. 36 ist ein schematisches Schaltbild, das die Struktur von Speichenzellenfelder und Randabschnitten einen SRAM einer dreizehnten Ausführungsform darstellt. Die gezeigte dreizehnte Ausführungsform ist eine Kombination der in Fig. 23 gezeigten achten Ausführungsform und der in Fig. 33 gezeigten elften Ausführungsform. D.h. die beiden Speicherblöcke M1 und M2, von denen jeder ein oberes und unteres Speicherzellenfeld UMCA und LMCA aufweist, die voneinander getrennt sind, sind in der Richtung der Wortleitung nebeneinander angeordnet, und die entsprechenden Bitleitungen in den beiden Speicherblöcken sind durch die Bitlei tungssignal-IO-Leitungen miteinander verbunden.

Vierzehnte Ausführungsform

Fig. 37 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten des SRAM einer vierzehnten Ausführungsform darstellt. Der gezeigten vierzehnten Ausführungsform sind zwei Speicherschaltungen 400, von denen jede die gleiche Struktur wie bei der in Fig. 36 gezeigten Ausfüh rungsform hat, nebeneinander in der Richtung der Wortleitung ange ordnet, und die entsprechenden Bitleitungen in den zwei Speicher schaltungen 400 sind durch Bitleitungssignal-IO-Leitungen mitein ander verbunden.

Fünfzehnte Ausführungsform

Fig. 38 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer fünfzehnten Ausführungsform darstellt. Diese gezeigte fünfzehnte Ausführungsform ist ein Beispiel, in dem die vorliegende Erfindung auf einen Speicher angewandt ist, der eine sogenannte unterteilte Wortleitungsstruktur aufweist. Wie in dieser Figur gezeigt ist, weist dieser SRAM eine Mehrzahl (8 in Fig. 38) von unterteilten Speicherzellenfeldern MCA1-MCA8 auf. Lokale Zeilendecoder RD bis RD 8 sind für die entsprechenden Speicherzellenfelder MCA1-MCA8 vorgesehen. Ein gemeinsamer globaler Zeilendecoder GRD ist für alle Speicherzellenfelder NCA-MCA8 vorgesehen. Der globale Zei lendecoder GRD empfängt ein Signal von mehreren oberen Bits aus den externen Zeilenadreßdaten, und Signale der verbleibenden Bits werden an die lokalen Zeilendecoder RD1-RD8 angelegt. Die loka len Zeilendecoder RD1-RD8 empfangen externe lokale Zeilendeco derauswahlsignale. In jedem der Speichenzellenfelder MCA1-MCA8 sind die Wortleitungen WL1-WLm in mehrere Gruppen unterteilt, von denen jede eine vorbestimmte Zahl von Wortleitungen enthält. Der globale Zeilendecoder GRD decodiert die angelegten Zeilensi gnale zum Ausgeben von Signalen zum Auswählen einer Zeilengruppe aus den Zeilengruppen. Die Zeilengruppenauswahlsignale, die von dem globalen Zeilendecoder GRD ausgegeben sind, werden durch Zei lengruppenauswahlsignalleitungen RGS1-RGSJ an die lokalen Zei lendecoder RD1-RD8 angelegt. Die lokalen Zeilendecoder RD1-RD8 decodieren die Zeilenadreßsignale und die Zeilengruppenauswahlsi gnale zum Auswählen einer Wortleitung in der durch den globalen Zeilendecoder GRD ausgewählten Zeilengruppe. Da die lokalen Zei lendecoder Auswahlsignale selektiv nur einen der lokalen Zeilende coder RD1-RD8 aktivieren, wird nur eine Wortleitung in einem Speicherzellenfeld in der Praxis ausgewählt. Die oben beschriebe nen Anordnungen sind die gleichen, wie bei herkömmlichen Speichern mit unterteilten Wortleitungen. Ein Speicher mit einer unterteil ten Wortleitungsanordnung ist insbesondere in den folgenden Ver öffentlichungen offenbart. Die allgemeine unterteilte Wortleitungsstruktur ist in dem US-Patent 4,542,486 und in dem Artikel "A Divided Word Line Structure in the Static BAM and its Application to a 64K Full CMOS RAM" (IEEE Journal of Solid-State Circuits, Band SC-18, No. 5, Oktober 1983, Seiten 479-485) offenbart. Eine modifizierte unterteilte Wortleitungsstruktur, bei der ein Zeilengruppenauswahlverfahren benutzt wird, ist in dem Artikel "A 14-ns 1Mbit CMOS SRAM with Variable Bit Organization" (IEEE Journal of Solid-State Circuits, Band 23, No. 5, Oktober 1988, Seiten 1060-1066) offenbart. Eine "Hierarchical Word Decoding Architecture (HWD)" mit einer hierarchisch unterteilten Wortleitungsstruktur ist in dem Artikel "A 20-ns 4Mb CMOS SRAM with Hierarchical Word Decoding Architecture" (1990 IEEE International Solid-State Circuit Conference, Seite 132) offenbart.

In Fig. 38 ist jedes der Speicherzellenfelder MCA1-MCA8 mit den Bitleitungen BL1, /BL1, . . . ,BLn und /BLn und den entsprechenden Bitleitungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln versehen. Die Bitleitungsperipherschaltungen 106 sind zwischen jeweils zwei übernächsten Speicherzellenfelder MCA1-MCA8 angeordnet. Jede Bitleitungsperipherschaltung 106 ist mit den Bitleitungssignal-IO- Leitungen L1, /L1, . . . ,Ln und /Ln in den benachbarten Speicherzel lenfeldern auf beiden Seiten verbunden. Somit wird jede Bitlei tungsperipherschaltung 106 gemeinsam von den benachbarten zwei Speicherzellenfeldern benutzt. Die entsprechenden Bitleitungsperi pherschaltungen 106 sind durch Eingangs-Ausgangsleitungen (IO-Lei tungen) IO-1-IO-k mit einer Eingangs-Ausgangsschaltung (IO- Schaltung) 500 verbunden, die einen Eingangs-Ausgangspuffer (IO- Puffer) und andere Schaltungen aufweist. Die IO-Schaltung 500 ist so ausgelegt, daß sie externe Eingangsschaltdaten und Steuerdaten an die entsprechenden Bitleitungsperipherschaltungen 106 anlegt und die Lesedaten und ähnliches ausgibt, die von den entspre chenden Bitleitungsperipherschaltungen 106 von dem SRAM-Chip ange legt werden. Die IO-1-IO-k sind parallel zu den Wortleitungen WL1-WLm, den Bitleitungssignal-IO-Leitungen L1, /L1, . . . ,Ln und /Ln und den Zeilengruppenauswahlleitungen RGS1 bis RGSj vorgese hen. Daher kreuzen die IO-Leitungen IO-1-IO-k nicht die Wortleitungen, die Bitleitungssignal-IO-Leitungen und die Zeilengruppenauswahlsignalleitungen und können somit in der gleichen Verdrahtungsschicht gebildet werden. Daher kann das Verdrahtungsverfahren für die IO-Leitungen IO-1-IO-k einfach gemacht werden. Da die IO-Leitungen IO-1-IO-k so angeordnet werden können, daß sie über die Speicherzellenfelder MCA1-MCA8 gehen, kann die Chipgröße reduziert werden im Vergleich mit älteren Strukturen, bei denen die Leitungen oder Drähte außerhalb der Speicherzellenfelder angeordnet sind.

Bei der in Fig. 38 gezeigten Ausführungsform können die Bitlei tungsperipherschaltungen an den oberen und unteren Enden der Bit leitungen angeordnet werden.

Fig. 39 ist ein spezielles Beispiel der in Fig. 38 gezeigten Bitleitungsperipherschaltung.

Sechzehnte Ausführungsform

Fig. 40 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfeldern und peripheren Abschnitten eines SRAM einer sechzehnten Ausführungsform darstellt. Die gezeigte sechzehnte Ausführungsform weist eine Mehrzahl von (vier in Fig. 40) Spei chern auf, die die in Fig. 38 gezeigte unterteilte Wortleitungs struktur haben und in die Richtung der Bitleitung nebeneinander angeordnet sind. Die IO-Schaltungen 500 für die Speicher sind mit Eingangs-Ausgangsstiften (IO-Stifte), die nicht gezeigt sind, durch IO-Datenbusse IOB verbunden.

Siebzehnte Ausführungsform

Fig. 41 ist ein schematisches Schaltbild, das die Struktur von Speicherzellenfelder und peripheren Abschnitten eines SRAM einer siebzehnten Ausführungsform darstellt. Bei der gezeigten siebzehn ten Ausführungsform sind dynamische Speicherzellen, die die in Fig. 42 gezeigte Struktur aufweisen, an den Kreuzungspunkten der Wortleitungen WL1-/WLm und in der Bitleitungspaare BL1, /BL1, . . . ,BLn und /BLn vorgesehen. Die dynamische Speicherzelle DMC von Fig. 42 weist einen Speicherkondensator und einen Übertra gungsgattertransistor TG auf. Die anderen Strukturen des in Fig. 41 gezeigten DRAMs sind die gleichen wie die der in Fig. 1 ge zeigten ersten Ausführungsform.

Fig. 43 zeigt ein Beispiel einer verteilten Anordnung von Bitlei tungsperipherschaltungen in einer Ausführungsform von Fig. 41. In Fig. 43 weisen die Bitleitungsperipherschaltungen 101 und 102 entsprechende Vorladungsschaltungen auf. Die Bitleitungsperipher schaltung 103 enthält die Leseverstärkergruppe und den Spaltende coder.

Fig. 44 zeigt ein spezielles detaillierteres Beispiel der Ausfüh rungsform von Fig. 43.

Wie in Fig. 41 und 43 gezeigt ist, kann die vorliegende Erfindung auf DRAMs angewendet werden, so daß der gleiche Effekt wie bei den SRAMs erzeugt wird. Obwohl der in Fig. 41 und 43 gezeigte DRAM eine Struktur entsprechend der in Fig. 1 gezeigten ersten Ausfüh rungsform aufweist, können Strukturen, die gleich oder ähnlich der zweiten bis sechzehnten Ausführungsform sind, in den DRAMs ver wirklicht werden.

Wie oben beschrieben wurde, ermöglichen die in der Einrichtungen vorgesehenen Bitleitungssignal-IO-Leitungen die Anordnung von Bit leitungsperipherschaltungen an Abschnitten oder Positionen, an denen sie bisher nicht angeordnet werden konnten. Folglich können die Bitleitungsperipherschaltungen verteilt über einen größeren Platz angeordnet werden, wodurch die Anordnung der Bitleitungspe ripherschaltungen mit größeren Abmessungen oder Strukturen möglich ist, ohne daß die Größe der Speicherzellenfelder erhöht wird.

Da die entsprechenden Bitleitungen in den Speichenzellenfeldern miteinander durch die Bitleitungssignal-IO-Leitungen verbunden sind, kann/können die Bitleitungsperipherschaltung(en), die für ein Speicherzellenfeld vorgesehen ist/sind, von den anderen Speicherzellenfeldern gemeinsam benutzt werden, so daß die Zahl der Bitleitungsperipherschaltungen, die von jedem Speicherzellen feld benutzt werden kann, vergrößert wird. Somit können Bitlei tungsperipherschaltungen mit großen Strukturen ohne Vergrößerung der Abmessungen der Speicherzellenfelder angeordnet werden.

Da die Bitleitungsperipherschaltungen und die IO-Einrichtungen durch IO-Leitungen verbunden sind, die über die Speicherzellen felder gehen, kann der Verdrahtungsplatz der IO-Leitungen, die zu vor außerhalb der Speicherzellenfelder angeordnet waren, verrin gert werden, wodurch die Chipgröße verringert wird.

Claims

1. Halbleiterspeichereinrichtung mit
einem Speicherzellenfeld mit
einer Mehrzahl von Wortleitungen (WL1-WLm),
einer Mehrzahl von ersten Bitleitungen (BL1, /BL1, . . ., BLn, /BLn), die so angeordnet sind, daß sie die Wortleitungen (WL1-WLm) kreuzen, und
einer Mehrzahl von Speicherzellen (SMC, DMC), die an den Kreu zungspunkten der Wortleitungen (WL1-WLm) mit den Bitleitungen (BL1, /BL1, . . . ,BLn, /BLn) vorgesehen sind, gekennzeichnet durch:
eine Mehrzahl von zweiten Bitleitungen (L1, /L1, . . ., Ln, /Ln), die so angeordnet sind, daß sie die ersten Bitleitungen (BL1, /BL1, . . ., BLn, /BLn) kreuzen,
wobei jede zweite Bitleitung (L1, /L1, . . ., Ln, /Ln) mit einer entsprechenden ersten Bitleitung (BL1, /BL1, . . ., BLn, /BLn) direkt verbun den ist und eines ihrer Enden sich zu einem Endabschnitt des Speicherzellenfeldes erstreckt.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweiten Bitleitungen in einer Verdrahtungsschicht über der der ersten Bitleitungen gebildet sind.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die direkte Verbindung zwischen den ersten und zweiten Bitleitungen in oder über dem Speicherzel lenfeld gebildet ist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Einrichtung in einem ungefähr rechteckigen Gehäuse (TSOP) untergebracht ist, an dessen einem Ende Adreßdaten-IO-Stifte (AP) und an dessen anderen Ende IO- Stifte (DP) für Lese/Schreibdaten und Steuerdaten vorgesehen sind (Fig. 13).

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, gekennzeichnet durch eine Wortleitungsauswahleinrichtung (RD) zum Auswählen der Wortleitungen (WL1-WLM),
wobei sich ein Ende einer jeden zweiten Bitleitung (L1, /L1, . . ., LN, /Ln) zu einem Endabschnitt des Speicherzellenfeldes auf der gleichen Seite oder auf der entgegengesetzten Seite der Wortleitungsauswahleinrichtungen (RD) erstreckt (Fig. 1; Fig. 8).

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3 oder 5, dadurch gekennzeichnet, daß die Einrichtung in einem ungefähr rechteckigen Gehäuse (SIP) untergebracht ist, bei dem alle Signal- IO-Stifte (SP) an einer Endoberfläche gebildet sind (Fig. 16).

7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6, gekennzeichnet durch:
eine Mehrzahl von Speicherzellenfeldern (M1 und M2), von denen jedes eine Mehrzahl von Wortleitungen (WL1 - WLm), eine Mehrzahl von ersten Bitleitungen (BL1, /BL1, . . ., BLn, /BLn) und
eine Mehrzahl von zweiten Bitleitungen (L1, /L1, . . ., Ln, /Ln) zum Verbinden der entsprechenden ersten Bitleitungen miteinander in den entsprechenden Speicherzellenfeldern aufweist (Fig. 25).

8. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß eine Mehrzahl der zweiten Bitleitungen (L1a, /L1a, . . ., Lna und /Lna, L1b, /L1b, . . ., Lnb und /Lnb) für jede der ersten Bitleitungen (BL1, BL1, . . ., BLn, /BLn) vorge sehen ist (Fig. 18).

9. Halbleiterspeichereinrichtung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß eine Bitleitungsperipherschaltung (106) zwischen entsprechenden Speicherzelenfeldern (M1, M2) vor gesehen ist und
daß die zweiten Bitleitungen die entsprechenden ersten Bitlei tungen in den Speicherzellenfeldern miteinander durch die Bitlei tungsperipherschaltung verbinden (Fig. 33).

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das Speicherzellenfeld in einer Mehr zahl von Blöcken unterteilt ist, die in der Richtung einer ersten Bitlei tung angeordnet sind, und
daß die zweiten Bitleitungen (L1a, /L1a, . . ., Lna und /Lna, und L1b, /L1b, . . . , Lnb und /Lnb) für jeden der Speicherzellenblöcke vorgesehen sind (Fig. 36).

11. Halbleiterspeichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß eine Bitleitungsperipherschaltung (105a, 105b, 105a′ und 105b′), die mit den ersten Bitleitungen in den entsprechenden Speicherzellenblöcken verbunden ist zwischen den Speicherzellenblöcken vorgesehen ist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis bis 11, gekennzeichnet durch:
eine IO-Einrichtung 500 zum Eingeben externer Daten und/oder eines Si gnales von außen und zum Ausgeben eines internen Signales und/oder Daten nach außen und
IO-Leitungen (IO-1-IO-k), die so-angeordnet sind, daß sie das Speicherzellenfeld kreuzen und die Bitleitungsperipherschaltung (106) und die IO-Einrichtung miteinander verbinden Fig. 38).

13. Halbleiterspeichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die IO-Leitungen (IO-1-IO-k) senk recht zu den ersten Bitleitungen angeordnet sind.

14. Halbleiterspeichereinrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß die IO-Leitungen (IO-1-IO-k) parallel zu den Wortleitungen (WL1-WLm) angeordnet sind.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß die IO-Leitungen (IO-1-IO-k) parallel zu den zweiten Bitleitungen (L1, /L1, . . . ,Ln, /Ln) angeordnet sind.

16. Halbleiterspeichereinrichtungen nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet,
daß das Speicherzellenfeld in eine Mehrzahl von Blöcken (MCA1- MCA8) unterteilt ist, die in einer Richtung der Wortleitungen (WL1- WLm) nebeneinander angeordnet sind,
daß eine Wortleitungsauswahleinrichtung (RD, RD1-RD8, GRD) zum Auswählen einer der Wortleitungen (WL1-WLm) in den unterteilten Speicherzellenfeldblöcken (MCA1-MCA8) vorgesehen ist,
daß die Wortleitungsauswahleinrichtung einen globalen Zeilendeco der (GRD) aufweist, der für die unterteilten Speicherzellenfeld blöcke gemeinsam vorgesehen ist,
daß die Wortleitungsauswahleinrichtung lokale Zeilendecoder (RD1- RD8) aufweist, die entsprechend für die Speicherzellenfeldblöcke vorgesehen sind, und
daß eine Mehrzahl von globalen Zeilendecoderausgangssignalübertra gungsleitungen (RGS1-RGSj) so angeordnet sind, daß sie über die entsprechenden Speicherzellenfeldblöcke zum Übertragen von Aus gangssignalen von dem globalen Zeilendecoder (GRD) zu den lokalen Zeilendecodern (RD1-RD8) gehen (Fig. 38).

17. Halbleiterspeichereinrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssi gnalübertragungsleitungen (RGS1-RGSj) parallel zu den zweiten Bitlei tungen (L1, /L1, . . . ,Ln, /Ln) angeordnet sind.

18. Halbleiterspeichereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssi gnalübertragungsleitungen (RGS1-RGSj) und die zweiten Bitleitungen (L1, /L1, . . . ,Ln, /Ln) in der gleichen Verdrahtungs schicht gebildet sind.

19. Halbleiterspeichereinrichtungen nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssi gnalübertragungsleitungen (RGS1-RGSj) parallel zu den IO-Leitun gen (IO-1-IO-k) angeordnet sind.

20. Halbleiterspeichereinrichtung nach einem der Ansprüche 16 bis 19, dadurch gekennzeichnet, daß die globalen Zeilendecoderausgangssi gnalübertragungsleitungen (RGS1-RGSj) und die IO-Leitungen (IO-1- IO-k) in der gleichen Verdrahtungsschicht gebildet sind.

21. Halbleiterspeichereinrichtung nach einem der Ansprüche 12 bis 20, dadurch gekennzeichnet, daß die zweiten Bitleitungen L1, /L1, . . . ,Ln, /Ln) und die IO-Leitungen (IO-1-IO-k) in der selben Verdrahtungsschicht gebildet sind.

22. Halbleiterspeichereinrichtungen nach einem der Ansprüche 1 bis 21, dadurch gekennzeichnet, daß die zweiten Bitleitungen parallel zueinander angeordnet sind.

23. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 22, dadurch gekennzeichnet, daß die zweiten Bitleitungen senkrecht zu den ersten Bitleitungen angeordnet sind.

24. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 23, dadurch gekennzeichnet, daß die zweiten Bitleitungen parallel zu den Wortleitungen angeordnet sind.

25. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 24, dadurch gekennzeichnet, daß die zweiten Bitleitungen einen größeren Abstand voneinander aufweisen als die ersten Bitleitungen.

26. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 25, dadurch gekennzeichnet, daß die Speicherzellen dynamische Speicherzellen (DMC) sind, die ein dynamisches Speichern von In formationen durchführen, oder daß die Speicherzellen statische Speicherzellen (SMC) sind, die ein statisches Speichern von Information durchführen.