JPH07211081A

JPH07211081A - 半導体記憶装置

Info

Publication number: JPH07211081A
Application number: JP6000317A
Authority: JP
Inventors: Jun Takahashi; 潤高橋; Tomohisa Wada; 知久和田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-01-06
Filing date: 1994-01-06
Publication date: 1995-08-11
Also published as: US5528545A

Abstract

(57)【要約】【目的】ビット線対のオフセット電流に関係なくメモ
リセルの２値信号を正確に読出すことができる半導体記
憶装置を提供する。【構成】トランジスタＰ１，Ｎ１；Ｐ２，Ｎ２を電源
・接地間に直列接続する。トランジスタＰ１，Ｐ２のゲ
ート・ドレイン間にスイッチＳ１，Ｓ２を接続し、ゲー
ト・ソース間に記憶用コンデンサＣＭ１，ＣＭ２を接続
する。トランジスタＮ１，Ｎ２にはビット線ＢＬ，／Ｂ
Ｌと同じ電流が流れる。メモリセルＭＣを活性化させる
前にスイッチＳ１を閉じてコンデンサＣＭ１，ＣＭ２に
ゲート・ソース間電圧を記憶させる。スイッチＳ１，Ｓ
２を開いた後にメモリセルＭＣを活性化させる。活性化
前後の差電流Ｉ_Cが出力ノード／ＳＡＯＵＴ，ＳＡ
ＯＵＴから流出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、特に、電流モードのセンス方式（以下、電流センス
方式と略記する。）のセンスアンプを備えた半導体記憶
装置に関する。

【０００２】

【従来の技術】図１５は従来のスタティックランダムア
クセスメモリ（以下、ＳＲＡＭと略記する。）２００の
構成を示すブロック図、図１６は図１５に示したＳＲＡ
Ｍ２００のメモリセルＭＣの構成を例示する回路図であ
る。図１５を参照して、このＳＲＡＭ２００は、ロウお
よびカラム方向に配列された複数のメモリセルＭＣと、
各ロウに対応して設けられたワード線ＷＬと、各カラム
に対応して設けられたビット線対ＢＬ，／ＢＬとを含
む。また、このＳＲＡＭ２００は、ワード線ＷＬの一端
に設けられたロウデコーダＲＤと、ビット線対ＢＬ，／
ＢＬの一端に設けられたカラムセレクタＣＳとを含む。
さらに、ＳＲＡＭ２００は、カラムセレクタＣＳを介し
て各ビット線対ＢＬ，／ＢＬに対応して設けられたセン
スアンプＳＡ３０と、各ビット線対ＢＬ，／ＢＬの他端
に設けられたビット線負荷ＢＲとを含む。

【０００３】また、図１６を参照して、メモリセルＭＣ
は、ドライバトランジスタ５１ａ，５１ｂ、アクセスト
ランジスタ５２ａ，５２ｂ、負荷抵抗５３ａ，５３ｂお
よび記憶ノード５４ａ，５４ｂを含む。ドライバトラン
ジスタ５１ａ，５１ｂのドレインは記憶ノード５４ａ，
５４ｂに接続され、ゲートは記憶ノード５４ｂ，５４ａ
に接続され、ソースは接地されている。アクセストラン
ジスタ５２ａ，５２ｂのソースは記憶ノード５４ａ，５
４ｂに接続され、ドレインはビット線ＢＬ，／ＢＬに接
続され、ゲートはワード線ＷＬに接続されている。負荷
抵抗５３ａ，５３ｂの一端は電源電位Ｖｃｃに接続さ
れ、他端は記憶ノード５４ａ，５４ｂに接続されてい
る。

【０００４】次に、ＳＲＡＭ２００の動作について説明
する。選択すべきメモリセルＭＣが設けられたカラムに
対応するカラムアドレス信号が外部から入力されると、
図示しないカラムデコーダは、カラムセレクタＣＳを駆
動させてそのカラムのビット線対ＢＬ，／ＢＬとセンス
アンプＳＡ３０を導通させる。このときセンスアンプＳ
Ａ３０と導通した各ビット線ＢＬ，／ＢＬにはビット線
負荷ＢＲで制限される一定のバイアス電流Ｉ_Bが流れ
る。一方、選択すべきメモリセルＭＣが設けられたロウ
に対応するロウアドレス信号が外部から入力されると、
ロウデコーダＲＤは、そのロウのワード線ＷＬを選択レ
ベル（Ｈレベル）にし、そのロウのメモリセルＭＣを活
性化させる。

【０００５】次に、活性化されたメモリセルＭＣの動作
について説明する。今、メモリセルＭＣの記憶ノード５
４ａがＨレベルであり、記憶ノード５４ｂがＬレベルで
あるとする。このとき、メモリセルＭＣの一方のドライ
バトランジスタ５１ａは非導通状態にあり、他方のドラ
イバトランジスタ５１ｂは導通状態にある。さらに、ワ
ード線ＷＬがＨレベルで選択された状態にあるので、メ
モリセルＭＣのアクセストランジスタ５２ａ，５２ｂは
ともに導通状態にある。したがって、ビット線／ＢＬ→
アクセストランジスタ５２ｂ→ドライバトランジスタ５
１ｂ→接地という経路でセル電流Ｉ_Cが流れる。しかし
ながら、もう一方の経路、すなわちビット線ＢＬ→アク
セストランジスタ５２ａ→ドライバトランジスタ５１ａ
→接地という経路においては、ドライバトランジスタ５
１ａが非導通状態であるので、セル電流Ｉ_Cは流れな
い。

【０００６】すなわち、活性化されたメモリセルＭＣの
記憶ノード５４ａがＨレベルで記憶ノード５４ｂがＬレ
ベルである場合は、ビット線ＢＬからセンスアンプＳＡ
３０に直流電流Ｉ_Bが流入し、ビット線／ＢＬからセン
スアンプＳＡ３０には直流電流Ｉ_B−Ｉ_Cが流入する。
同様に、活性化されたメモリセルＭＣの記憶ノード５４
ａがＬレベルで記憶ノード５４ｂがＨレベルである場合
は、ビット線ＢＬからセンスアンプＳＡ３０に直流電流
Ｉ_B−Ｉ_Cが流入し、ビット線／ＢＬからセンスアンプ
ＳＡ３０には直流電流Ｉ_Bが流入する。

【０００７】センスアンプＳＡ３０は、ビット線ＢＬ，
／ＢＬ間の電流差を増幅する。したがって、センスアン
プＳＡ３０の出力から、選択されたメモリセルＭＣに書
込まれている２値信号を読出すことができる。

【０００８】図１７は図１５に示したＳＲＡＭ２００の
センスアンプＳＡ３０の構成を示す回路図であって、文
献（Seevinck etal,“Current-mode techniques for hi
gh speed VLSI circuit ”，IEEE JSSC vol.26,no.4,Ap
lil 1991）に記載されている図である。

【０００９】図１７を参照して、このセンスアンプＳＡ
３０は、差動増幅部ＳＡ３０ａと電流転送部ＳＡ３０ｂ
を含む。差動増幅部ＳＡ３０ａは、カレントミラー回路
を構成するＰチャネルＭＯＳトランジスタＰ１，Ｐ２お
よび差動入力回路を構成するＮチャネルＭＯＳトランジ
スタＮ１，Ｎ２を含む。ＰチャネルＭＯＳトランジスタ
Ｐ１とＮチャネルＭＯＳトランジスタＮ１のドレインは
互いに接続されており、ＰチャネルＭＯＳトランジスタ
Ｐ１のソースは電源電位Ｖｃｃに接続され、Ｎチャネル
ＭＯＳトランジスタＮ１のソースは接地されている。Ｐ
チャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳト
ランジスタＮ２のドレインは出力ノードＳＡＯＵＴを
介して互いに接続されており、ＰチャネルＭＯＳトラン
ジスタＰ２のソースは電源電位Ｖｃｃに接続され、Ｎチ
ャネルＭＯＳトランジスタＮ２のソースは接地されてい
る。また、ＰチャネルＭＯＳトランジスタＰ１のゲート
とＰチャネルＭＯＳトランジスタＰ２のゲートは、Ｐチ
ャネルＭＯＳトランジスタＰ１のドレインに共通接続さ
れている。

【００１０】一方、電流転送部ＳＡ３０ｂは、Ｐチャネ
ルＭＯＳトランジスタＰ３，Ｐ４，Ｐ５，Ｐ６とＮチャ
ネルＭＯＳトランジスタＮ３，Ｎ４とノードＳＡ１，／
ＳＡ１とを含む。ＰチャネルＭＯＳトランジスタＰ３，
Ｐ５、ノードＳＡ１およびＮチャネルＭＯＳトランジス
タＮ３はビット線ＢＬの一端と接地の間に直列接続さ
れ、ＰチャネルＭＯＳトランジスタＰ４，Ｐ６、ノード
／ＳＡ１およびＮチャネルＭＯＳトランジスタＮ４はビ
ット線／ＢＬの一端と接地の間に直列接続されている。
ＰチャネルＭＯＳトランジスタＰ３のゲートはＰチャネ
ルＭＯＳトランジスタＰ４のドレインに接続され、Ｐチ
ャネルＭＯＳトランジスタＰ４のゲートはＰチャネルＭ
ＯＳトランジスタＰ３のドレインに接続されている。

【００１１】ＮチャネルＭＯＳトランジスタＮ３，Ｎ４
は、それぞれ差動増幅部ＳＡ３０ａのＮチャネルＭＯＳ
トランジスタＮ１，Ｎ２とカレントミラー回路を構成し
ている。すなわち、ＮチャネルＭＯＳトランジスタＮ
３，Ｎ１のゲートはノードＳＡ１に共通接続されてお
り、ＮチャネルＭＯＳトランジスタＮ４，Ｎ２のゲート
はノード／ＳＡ１に共通接続されている。また、Ｐチャ
ネルＭＯＳトランジスタＰ５，Ｐ６のゲートは共通接続
されている。ＰチャネルＭＯＳトランジスタＰ５，Ｐ６
はカラムセレクタＣＳのトランスファゲートを兼ねてお
り、カラムデコーダからの／Ｙｓｅｌ信号により制御さ
れる。

【００１２】選択されたメモリセルＭＣのドライバトラ
ンジスタ５１ａ，５１ｂは、寄生抵抗Ｒｂおよび寄生容
量Ｃｂを有するビット線ＢＬ，／ＢＬを介してビット線
負荷ＢＲ，ＢＲの一端およびＰチャネルＭＯＳトランジ
スタＰ３，Ｐ４のソースと導通する。ビット線負荷Ｂ
Ｒ，ＢＲの他端は電源電位Ｖｃｃに接続される。

【００１３】次に、センスアンプＳＡ３０の動作につい
て説明する。図１８は、Ｈ読出中におけるビット線Ｂ
Ｌ，／ＢＬの電流と、センスアンプＳＡ３０の電流転送
部ＳＡ３０ｂの各ノードの電位を説明するための回路図
である。記憶ノード５４ａがＨレベルであるメモリセル
ＭＣが活性化されており、／Ｙｓｅｌ信号が選択レベル
（接地レベル）になってＰチャネルＭＯＳトランジスタ
Ｐ５，Ｐ６が導通状態となっている。ビット線／ＢＬか
らメモリセルＭＣにセル電流Ｉ_Cが流入しており、トラ
ンジスタＰ４，Ｐ６，Ｎ４には直流電源Ｉ_B−Ｉ_Cが流
れている。ビット線ＢＬからメモリセルＭＣにはセル電
流Ｉ_Cは流入しておらず、トランジスタＰ３，Ｐ５，Ｎ
３には直流電流Ｉ_Bが流れている。ＰチャネルＭＯＳト
ランジスタＰ３，Ｐ４，Ｐ５，Ｐ６はすべて同一サイズ
で、かつ飽和領域で動作している。

【００１４】ＰチャネルＭＯＳトランジスタＰ３，Ｐ５
は直列接続されており、かつ、ともに飽和領域で動作し
ているので、原則的にＰチャネルＭＯＳトランジスタＰ
３のゲート・ソース間電圧とＰチャネルＭＯＳトランジ
スタＰ５のゲート・ソース間電圧は等しい。このゲート
・ソース間電圧をＶ１とする。これはＰチャネルＭＯＳ
トランジスタＰ４，Ｐ６のペアについても同様であり、
それぞれのゲート・ソース間電圧をＶ２とする。

【００１５】ここでビット線ＢＬ，／ＢＬの一端の電位
Ｖ（ＢＬ），Ｖ（／ＢＬ）について考える。Ｐチャネル
ＭＯＳトランジスタＰ３，Ｐ４はクロスカップル接続さ
れているので、電位Ｖ（ＢＬ）と電位Ｖ（／ＢＬ）はと
もにＶ１＋Ｖ２で等しい。これは、ＰチャネルＭＯＳト
ランジスタＰ３，Ｐ５のペアとＰチャネルＭＯＳトラン
ジスタＰ４，Ｐ６のペアに流れ込む電流が同じでも異な
る場合でも成り立つ。つまり、ビット線ＢＬ，／ＢＬの
一端は、実際には相互に接続されていないが、擬似的に
ショートされた状態となる。したがって、メモリセルＭ
Ｃが活性化されたときにビット線対ＢＬ，／ＢＬに生じ
る電流変化は、ビット線容量Ｃｂを充放電することなく
速やかにＮチャネルＭＯＳトランジスタＮ３，Ｎ４に伝
送され、ノードＳＡ１，／ＳＡ１を介して差動増幅部Ｓ
Ａ３０ａに転送される。

【００１６】図１７に示したように、ＮチャネルＭＯＳ
トランジスタＮ３とＮ１、ＮチャネルＭＯＳトランジス
タＮ４とＮ２、およびＰチャネルＭＯＳトランジスタＰ
１とＰ２はそれぞれカレントミラー回路を構成してお
り、かつ、ＰチャネルＭＯＳトランジスタＰ１とＮチャ
ネルＭＯＳトランジスタＮ１は直列接続されているの
で、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ３には直流電流
Ｉ_Bが流れ、トランジスタＮ２，Ｎ４には直流電流Ｉ_B
−Ｉ_Cが流れ、出力ノードＳＡＯＵＴからセル電流Ｉ
_Cが出力される。

【００１７】以上、Ｈ読出の場合について説明したが、
Ｌ読出の場合も同様であり、Ｌ読出の場合は出力ノード
ＳＡＯＵＴから−Ｉ_Cが出力される。したがって、セ
ンスアンプＳＡ３０の出力からメモリセルＭＣに書込ま
れている２値信号を読出すことができる。

【００１８】

【発明が解決しようとする課題】しかしながら、このよ
うなＳＲＡＭ２００には３つの問題点がある。第１点は
センスアンプＳＡ３０を構成するトランジスタＰ１〜Ｐ
６，Ｎ１〜Ｎ４のばらつきにより発生するオフセットの
問題であり、第２点はセンスアンプＳＡ３０の配置の問
題であり、第３点はビット線ＢＬ，／ＢＬの寄生抵抗の
問題である。

【００１９】まず、第１点のトランジスタＰ１〜Ｐ６，
Ｎ１〜Ｎ４のばらつきにより発生するセンスアンプＳＡ
３０のオフセットの問題について取り上げる。センスア
ンプＳＡ３０を構成するトランジスタＰ１〜Ｐ６，Ｎ１
〜Ｎ４は、製造プロセスのばらつきなどにより、特性が
ばらついてしまうのが普通である。つまり、トランジス
タＰ１〜Ｐ６，Ｎ１〜Ｎ４の寸法が設定した値と異なっ
てしまうことで、たとえばトランジスタＰ１〜Ｐ６，Ｎ
１〜Ｎ４の駆動能力がずれてしまったり、トランジスタ
Ｐ１〜Ｐ６，Ｎ１〜Ｎ４のしきい値電圧などの電気的特
性がやはり設定した値からはずれることが起こり得る。

【００２０】この場合、センスアンプＳＡ３０にオフセ
ット電圧値、または電流値に相当する大きさを持つ電圧
源または電流源が接続された場合と等価となる。たとえ
ば、図１８においてトランジスタＰ３〜Ｐ６，Ｎ３，Ｎ
４にばらつきがあり、トランジスタＰ４，Ｐ６，Ｎ４に
流れる直流電流がトランジスタＰ３，Ｐ５，Ｎ３に流れ
る直流電流よりも大きくなる場合は、図１９に示すよう
に、理想的な電流転送回路ＳＡ３０ｂの入力ノードの間
にオフセット電流Ｉ_Lに相当する大きさを持つオフセッ
ト電流源５５が接続されているのと等価な状態になる。
したがって、アクセス時点で入力信号が入力されない状
態でも、一方向に偏った出力が得られてしまう。つま
り、オフセットと逆の極性の信号に対しては、このオフ
セットの分だけ感度が低下していることと等価となる。
ここに示した図１９の例ではＨ読出について感度が低下
していることとなる。これはセンス時間の増大、最悪の
場合にはセンス不可能といった状況を招く。

【００２１】図１８で述べたように、アクセス以前で入
力信号がない時点で、オフセット電流Ｉ_Lの発生がなけ
ればトランジスタＰ３，Ｐ５のペアを流れる電流Ｉ
_P3と、トランジスタＰ４，Ｐ６のペアを流れる電流Ｉ_P4
の値は、ともにＩ_Bで等しかった。しかし、オフセット
電流Ｉ_Lの値が０．５・Ｉ_Cとなる場合を考えると、ト
ランジスタＰ３，Ｐ５のペ０を流れる電流Ｉ_P3は、Ｉ_P3＝Ｉ_B−Ｉ_L＝Ｉ_B−０．５・Ｉ_C となり、トランジスタＰ４，Ｐ６のペアを流れる電流値
Ｉ_P4は、Ｉ_P4＝Ｉ_B＋Ｉ_L＝Ｉ_B＋０．５・Ｉ_C となる。したがって、両者の電流差Ｉ_P4−Ｉ_P3は入力信
号がない時点でＩ_P4−Ｉ_P3＝（Ｉ_B＋０．５・Ｉ_C）−（Ｉ_B−０．５
・Ｉ_C）＝Ｉ_C となっている。このためにトランジスタＰ４，Ｐ６のペ
アを流れる電流値Ｉ_P4がセル電流Ｉ_C分だけ減少しても
Ｉ_P3とＩ_P4に差が生じないためセンスは不可能となる。
また、図１５に示したように複数個のセンスアンプＳＡ
３０が設けられているＳＲＡＭ２００にあっては、セン
スアンプＳＡ３０ごとにセンス時間がばらついてしま
う。このように感度不足とセンス時間のばらつきを考慮
すれば、センスアンプＳＡ３０の入力信号の大きさ（具
体的にはビット線振幅）を必要以上に大きくしなければ
ならない。

【００２２】次いで、第２点のセンスアンプＳＡの配置
の問題について述べる。ＳＲＡＭ２００が大容量化して
ビット線対ＢＬ，／ＢＬのピッチが狭くなると、ビット
線対ＢＬ，／ＢＬごとにセンスアンプＳＡ３０を配置す
ることが困難となる。それゆえ、図２０に示すように、
複数のビット線対ＢＬ，／ＢＬで１つのセンスアンプＳ
Ａ３０を共有する構成が現実的となる。このＳＲＡＭ３
００にあっては、各ビット線対ＢＬ，／ＢＬは、カラム
セレクタＣＳの該ビット線対ＢＬ，／ＢＬ用のトランス
ファゲートＴＧを介して共通入出力線対Ｉ／Ｏ，／Ｉ／
Ｏに共通接続されており、センスアンプＳＡ３０は共通
入出力線対Ｉ／Ｏ，／Ｉ／Ｏに接続されている。なお、
このＳＲＡＭ３００にあっては、ビット線負荷ＢＲも共
有化されており、ビット線負荷ＢＲは共通入出力線Ｉ／
Ｏ，／Ｉ／Ｏに接続されている。

【００２３】しかし、このＳＲＡＭ３００Ｃでは、図１
７で説明したように、センスアンプＳＡ３０の電流転送
部ＳＡ３０ｂのトランジスタＰ５，Ｐ６をカラムセレク
タＣＳのトランスファゲートＴＧとして使用することは
できない。したがって、ＳＲＡＭ２００に比べ余分なト
ランスファゲートＴＧが必要となる上、そのトランスフ
ァゲートＴＧの寄生抵抗がビット線対ＢＬ，／ＢＬに付
加されるという不都合がある。

【００２４】最後に、第３点のビット線寄生抵抗の問題
について取り上げる。電流センス方式ではビット線容量
Ｃｂが増大してもビット線対ＢＬ，／ＢＬが疑似的にシ
ョートされているのでセンス遅延は増大しないと延べ
た。この利点を利用し、大容量のビット線対ＢＬ，／Ｂ
Ｌを用いてセンスアンプＳＡ３０の数を絞った構成のＳ
ＲＡＭが実現できそうであるが、単純にビット線長を長
くすると、ビット線容量Ｃｂが増大するのと同時に、ビ
ット線自身の寄生地溝Ｒｂも増大してしまう。このた
め、ビット線対ＢＬ，ＢＬ自身の時定数が大きくなるの
で、ビット線対ＢＬ，／ＢＬのセンスアンプＳＡ３０側
の端でいくら振幅を絞って高速化しても効果は小さい。

【００２５】以上３点の問題点を解決することが本発明
の目的である。つまり、ビット線対間にオフセット電流
がある場合でも、メモリセルの２値信号を正確に読出す
ことができ、大容量化した場合でもセンスアンプなどの
ビット線周辺回路の配置が容易で、ビット線の寄生抵抗
の増大を抑制することができる半導体装置を与えるもの
である。

【００２６】

【課題を解決するための手段】請求項１の半導体記憶装
置は、行および列方向に配列された複数のメモリセル
と、各メモリセル行に対応して設けられたワード線と、
各メモリセル列に対応して設けられたビット線対と、前
記メモリセルが前記ワード線によって活性化されたとき
該メモリセルの２値信号に応じて前記ビット線対に生じ
る電流変化を増幅するセンスアンプとを備えた半導体記
憶装置であって、前記センスアンプは、前記ビット線対
の一方ビット線に流れている電流に応じた電流を流すよ
うに制御される第１のトランジスタと、前記メモリセル
が活性化される前に前記第１のトランジスタに流れてい
る電流を記憶する記憶手段と、前記メモリセルが活性化
されているときに前記記憶手段に記憶されている電流を
流すように制御される第２のトランジスタと、前記第１
のトランジスタと前記第２のトランジスタの間に設けら
れた出力ノードとを含むことを特徴としている。

【００２７】また、請求項２の半導体装置は、行および
列方向に配列された複数のメモリセルと、各メモリセル
行に対応して設けられたワード線と、各メモリセル列に
対応して設けられたビット線対と、前記ビット線対と交
差して設けられ、対応するビット線対と接続されたビッ
ト線信号入出力線対と、前記メモリセルが前記ワード線
によって活性化されたとき該メモリセルの２値信号に応
じて前記ビット線信号入出力線対に生じる電流変化を増
幅するセンスアンプとを備えた半導体記憶装置であっ
て、前記センスアンプは、前記ビット線信号入出力線対
のうちの一方入出力線に流れている電流に応じた電流を
流すように制御される第１のトランジスタと、前記メモ
リセルが活性化される前に前記第１のトランジスタに流
れている電流を記憶する記憶手段と、前記メモリセルが
活性化されているときに前記記憶手段に記憶されている
電流を流すように制御される第２のトランジスタと、前
記第１のトランジスタと前記第２のトランジスタの間に
設けられた出力ノードとを含むことを特徴としている。

【００２８】また、請求項３の半導体記憶装置は、行お
よび列方向に配列された複数のメモリセル、各メモリセ
ル行に対応して設けられたワード線および各メモリセル
列に対応して設けられたビット線対を含む複数のメモリ
セルアレイと、前記各メモリセルアレイの前記ビット線
対と交差して設けられ、前記各メモリセルアレイの対応
するビット線対が共通接続されたビット線信号入出力線
対と、前記メモリセルが前記ワード線によって活性化さ
れたとき該メモリセルの２値信号に応じて前記ビット線
信号入出力線対に生じる電流変化を増幅するセンスアン
プとを備えた半導体記憶装置であって、前記センスアン
プは、前記ビット線信号入出力線対の一方入出力線に流
れている電流に応じた電流を流すように制御される第１
のトランジスタと、前記メモリセルが活性化される前に
前記第１のトランジスタに流れている電流を記憶する記
憶手段と、前記メモリセルが活性化されているときに前
記記憶手段に記憶されている電流を流すように制御され
る第２のトランジスタと、前記第１のトランジスタと前
記第２のトランジスタの間に設けられた出力ノードとを
含むことを特徴としている。

【００２９】また、請求項１ないし３の半導体記憶装置
の前記記憶手段は、前記半導体記憶装置に入力された所
定の入力信号に応答して、前記第１のトランジスタに流
れている電流を記憶することしてもよい。

【００３０】また、請求項５の半導体記憶装置は、行お
よび列方向に配列された複数のメモリセルと、各メモリ
セル行に対応して設けられたワード線と、各メモリセル
列に対応して設けられたビット線対と、前記メモリセル
が前記ワード線によって活性化されたとき該メモリセル
の２値信号に応じて前記ビット線対に生じる電流変化を
増幅するセンスアンプとを備えた半導体記憶装置であっ
て、前記センスアンプは、それぞれが前記ビット線対の
一方ビット線または他方ビット線に流れている電流に応
じた電流を流すように制御される第１および第２のトラ
ンジスタと、前記メモリセルが活性化される前に前記第
１のトランジスタに流れている電流と前記第２のトラン
ジスタに流れている電流の差電流を記憶する記憶手段
と、前記メモリセルが活性化されているときに前記第１
のトランジスタに流れている電流から前記記憶手段に記
憶されている差電流を減算した電流を流すように制御さ
れる第３のトランジスタと、前記第２のトランジスタと
前記第３のトランジスタの間に設けられた出力ノードと
を含むことを特徴としている。

【００３１】また、請求項６の半導体記憶装置は、行お
よび列方向に配列された複数のメモリセルと、各メモリ
セル行に対応して設けられたワード線と、各メモリセル
列に対応して設けられたビット線対と、前記ビット線対
と交差して設けられ、対応するビット線対と接続された
ビット線信号入出力線対と、前記メモリセルが前記ワー
ド線によって活性化されたとき該メモリセルの２値信号
に応じて前記ビット線信号入出力線対に生じる電流変化
を増幅するセンスアンプとを備えた半導体記憶装置であ
って、前記センスアンプは、それぞれが前記ビット線信
号入出力線対のうちの一方入出力線または他方入出力線
に流れている電流に応じた電流を流すように制御される
第１および第２のトランジスタと、前記メモリセルが活
性化される前に前記第１のトランジスタに流れている電
流と前記第２のトランジスタに流れている電流の差電流
を記憶する記憶手段と、前記メモリセルが活性化されて
いるときに前記第１のトランジスタに流れている電流か
ら前記記憶手段に記憶されている差電流を減算した電流
を流すように制御される第３のトランジスタと、前記第
２のトランジスタと前記第３のトランジスタの間に設け
られた出力ノードとを含むことを特徴としている。

【００３２】また、請求項７の半導体記憶装置は、行お
よび列方向に配列された複数のメモリセル、各メモリセ
ル行に対応して設けられたワード線および各メモリセル
列に対応して設けられたビット線対を含む複数のメモリ
セルアレイと、前記各メモリセルアレイの前記ビット線
対と交差して設けられ、前記各メモリセルアレイの対応
するビット線対が共通接続されたビット線信号入出力線
対と、前記メモリセルが前記ワード線によって活性化さ
れたとき該メモリセルの２値信号に応じて前記ビット線
信号入出力線対に生じる電流変化を増幅するセンスアン
プとを備えた半導体記憶装置であって、前記センスアン
プは、それぞれが前記ビット線信号入出力線対の一方入
出力線または他方入出力線に流れている電流に応じた電
流を流すように制御される第１および第２のトランジス
タと、前記メモリセルが活性化される前に前記第１のト
ランジスタに流れている電流と前記第２のトランジスタ
に流れている電流の差電流を記憶する記憶手段と、前記
メモリセルが活性化されているときに前記第１のトラン
ジスタに流れている電流から前記記憶手段に記憶されて
いる差電流を減算した電流を流すように制御される第３
のトランジスタと、前記第２のトランジスタと前記第３
のトランジスタの間に設けられた出力ノードとを含むこ
とを特徴としている。

【００３３】また、請求項５ないし７の半導体記憶装置
の前記記憶手段は、前記半導体記憶装置に入力された所
定の入力信号に応答して、前記第１のトランジスタに流
れている電流と前記第２のトランジスタに流れている電
流の差電流を記憶することを特徴としてもよい。

【００３４】

【作用】請求項１の半導体記憶装置は、メモリセル、ワ
ード線、ビット線対およびセンスアンプを備え、センス
アンプは、直列接続された第１のトランジスタ、出力ノ
ードおよび第２のトランジスタと、記憶手段とを含む。
第１のトランジスタは、ビット線対の一方ビット線に応
じた電流を流す。記憶手段は、メモリセルが活性化され
る前の第１のトランジスタの電流Ｉ₁を記憶する。第２
のトランジスタは、メモリセルが活性化されたとき、そ
の電流Ｉ₁を流す。したがって、メモリセルが活性化さ
れて一方ビット線からセル電流Ｉ_Cが流出したとき、第
２のトランジスタの電流Ｉ₁と第１のトランジスタの電
流Ｉ₁−Ｉ_Cの差電流Ｉ_Cが出力ノードに出力される。
よって、一方ビット線と他方ビット線の間にオフセット
電流Ｉ_Lがある場合でも、それに関係なくセル電流Ｉ_C
を検出することができ、メモリセルの２値信号を正確に
読出すことができる。

【００３５】また、ビット線対と交差させてビット線信
号入出力線対を設け、ビット線対とセンスアンプとをビ
ット線信号入出力線対で接続すれば、たとえ半導体記憶
装置の大容量化に伴ってビット線対のピッチが小さくな
った場合でも、センスアンプを容易に配置することがで
きる。

【００３６】また、複数のメモリセルアレイに共通のビ
ット線信号入出力線対を設け、各メモリセルアレイの対
応するビット線対をビット線信号入出力線対に共通接続
し、そのビット線信号入出力線対をセンスアンプに接続
すれば、各メモリセルアレイの対応するビット線対を直
列接続していた従来に比べ、ビット線対の寄生抵抗が小
さくなる。

【００３７】また、請求項５の半導体記憶装置は、メモ
リセル、ワード線、ビット線対およびセンスアンプを備
え、センスアンプは、第１のトランジスタと、直列接続
された第２のトランジスタ、出力ノードおよび第３のト
ランジスタと、記憶手段とを含む。第１および第２のト
ランジスタは、それぞれビット線対の一方ビット線およ
び他方ビット線に応じた電流Ｉ₁，Ｉ₂を流す。記憶手
段は、メモリセルが活性化される前の第１のトランジス
タと第２のトランジスタの差電流Ｉ₁−Ｉ₂すなわちオ
フセット電流Ｉ_Lを記憶する。第３のトランジスタは、
メモリセルが活性化されて一方ビット線からセル電流Ｉ
_Cが流出したとき、第１のトランジスタの電流Ｉ₁−Ｉ
_Cからオフセット電流Ｉ_Lを減算した電流Ｉ₁−Ｉ_C−
Ｉ_Lを流す。したがって、メモリセルが活性化されたと
き、第３のトランジスタの電流Ｉ ₁−Ｉ_C−Ｉ_Lと第２
のトランジスタの電流Ｉ₂の差電流Ｉ₁−Ｉ_C−Ｉ_L−
Ｉ ₂＝Ｉ_Cが出力ノードから出力される。よって、オフ
セット電流Ｉ_Lに関係なくセル電流Ｉ_Cを検出すること
ができ、メモリセルの２値信号を正確に読出すことがで
きる。

【００３８】

【実施例】

［実施例１］図１はこの発明の第１実施例によるＳＲＡ
ＭのセンスアンプＳＡ１０の構成を示す回路図である。
図において、このセンスアンプＳＡ１０は、差動増幅部
ＳＡ１０ａと電流転送部ＳＡ１０ｂとを含む。電流転送
部ＳＡ１０ｂは、図１７に示した従来のセンスアンプＳ
Ａ３０の電流転送部ＳＡ３０ｂと同じであるので、説明
は省略される。また、ＳＲＡＭ全体の構成は、図１５に
示したＳＲＡＭ２００と同じであるので、説明は省略さ
れる。

【００３９】差動増幅部ＳＡ１０ａは、ＰチャネルＭＯ
ＳトランジスタＰ１，Ｐ２、記憶用コンデンサＣＭ１，
ＣＭ２、スイッチＳ１，Ｓ２、出力ノードＳＡＯＵ
Ｔ，／ＳＡＯＵＴおよびＮチャネルＭＯＳトランジス
タＮ１，Ｎ２を含む。ＮチャネルＭＯＳトランジスタＮ
１，Ｎ２は、従来のセンスアンプＳＡ３０と同様、それ
ぞれ電流転送部ＳＡ１０ｂのＮチャネルＭＯＳトランジ
スタＮ３，Ｎ４とカレントミラー回路を構成している。
また、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２、コン
デンサＣＭ１，ＣＭ２およびスイッチＳ１，Ｓ２は、ダ
イナミックカレントミラー回路を構成している。

【００４０】詳しく説明すると、ＰチャネルＭＯＳトラ
ンジスタＰ１，Ｐ２のドレインとＮチャネルＭＯＳトラ
ンジスタＮ１，Ｎ２のドレインは、それぞれ出力ノード
ＳＡＯＵＴ，／ＳＡＯＵＴを介して互いに接続されて
おり、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のソー
スは電源電位Ｖｃｃに接続され、ＮチャネルＭＯＳトラ
ンジスタＮ１，Ｎ２のソースは接地されている。また、
コンデンサＣＭ１，ＣＭ２は、それぞれＰチャネルＭＯ
ＳトランジスタＰ１，Ｐ２のゲート・ソース間に接続さ
れ、スイッチＳ１，Ｓ２は、それぞれＰチャネルＭＯＳ
トランジスタＰ１，Ｐ２のゲート・ドレイン間に接続さ
れている。なお、スイッチＳ１，Ｓ２は、具体的には図
２に示すように、ＣＭＯＳトランスファゲートＴＧで構
成されている。

【００４１】次に、図３を用いてダイナミックカレント
ミラー回路の動作について詳しく説明する。電流値を記
憶するプリチャージの期間では、スイッチＳ１をオンし
てコンデンサＣＭ１にＰチャネルＭＯＳトランジスタＰ
１のゲート電圧を記憶させる。ＰチャネルＭＯＳトラン
ジスタＰ１のゲートとドレインは同一電位になるので、
図３（ｂ）に示すように、ＰチャネルＭＯＳトランジス
タＰ１はダイオードのような特性になる。コンデンサＣ
Ｍ１の充電が終了したらスイッチＳ１をオフする。プリ
チャージの期間が終了し、センス信号を待つ期間に入る
と、ＰチャネルＭＯＳトランジスタＰ１はスイッチＳ１
がオンされていたときに流れていた電流を流し続ける。
このときＰチャネルＭＯＳトランジスタＰ１は、図３
（ｃ）に示すように、ドレインの出力インピーダンスが
高いため、電流源のような特性になる。ＰチャネルＭＯ
ＳトランジスタＰ２、コンデンサＣＭ２およびスイッチ
Ｓ２で構成される回路についても同じである。

【００４２】これを念頭に図４を用いてセンス動作を説
明する。図１９で説明したように、Ｈ読出時にオフセッ
トがあり、ビット線／ＢＬに対応するトランジスタＰ
２，Ｎ２に流れる電流がビット線ＢＬに対応するトラン
ジスタＰ１，Ｎ２に流れる電流よりも大きいとする。図
の矢印の数が、電流の大きさのシンボルである。まず、
図４（ａ）に示すように、メモリセルＭＣをアクセスす
る前にプリチャージを行なう。すなわち、スイッチＳ
１，Ｓ２をオンし、コンデンサＣＭ１，ＣＭ２にＰチャ
ネルＭＯＳトランジスタＰ１，Ｐ２のゲート電圧を記憶
させる。コンデンサＣＭ１，ＣＭ２の充電が終了した
ら、スイッチＳ１，Ｓ２をオフする。すると、Ｐチャネ
ルＭＯＳトランジスタＰ１，Ｐ２は、図４（ｂ）に示す
ように、スイッチＳ１，Ｓ２がオンしていたときに流れ
ていた電流を流し続け、あたかも電流源のように動作す
る。この時点でＨ読出が行なわれると、図４（ｃ）に示
すように、ビット線／ＢＬに対応するＮチャネルＭＯＳ
トランジスタＮ２の電流が減少する。しかし、前述した
ようにＰチャネルＭＯＳトランジスタＰ２は記憶してい
る電流を流し続けるので、トランジスタＰ２とＮ２とを
流れる電流の差は、図４（ｃ）に示すように、出力ノー
ドＳＡＯＵＴから流出し、ノードＳＡＯＵＴをＨｉ
ｇｈにプルアップする。また、読出時の出力ノードＳＡ
ＯＵＴ，／ＳＡＯＵＴは高インピーダンスなのでゲ
インが大きく、大振幅するのでレベル変換回路をも兼ね
た働きをする。

【００４３】このように、ダイナミックカレントミラー
回路が記憶している電流からの変化分をセンスできるの
で、電流転送部ＳＡ１０ｂのオフセットを気にせずに高
速でセンスできる。また、セル電流Ｉ_Cを小さい値に抑
えることも可能となる。

【００４４】図５はこの実施例のＳＲＡＭの制御信号を
例示するタイムチャートである。入力信号たとえばアド
レス信号ＡＤＤの変化をとらえてＡＴＤパルスを得、Ａ
ＴＤパルスからプリチャージ信号ＰＣを得る。このプリ
チャージ信号ＰＣでセンスアンプＳＡ１０のスイッチＳ
１，Ｓ２を制御する。プリチャージの終了を受け、たと
えばプリチャージ信号ＰＣの立下りを受けてワード線活
性化信号ＷＬＡをＨレベルにする。

【００４５】図６はＡＴＤパルス発生回路１０の構成を
例示する回路図である。このＡＴＤパルス発生回路１０
は、インバータ１１〜１７とトランスファゲート１８，
１９を含む。アドレス信号ＡＤＤは、直列接続されたイ
ンバータ１１〜１４を介してトランスファゲート１８の
ＮチャネルＭＯＳトランジスタのゲートとトランスファ
ゲート１９のＰチャネルＭＯＳトランジスタのゲートに
入力される。インバータ１４の出力はインバータ１５を
介してトランスファゲート１８のＰチャネルＭＯＳトラ
ンジスタのゲートとトランスファゲート１９のＮチャネ
ルＭＯＳトランジスタのゲートに入力される。したがっ
て、トランジスタゲート１８，１９はいずれか一方だけ
がオンする。アドレス信号ＡＤＤは、トランスファゲー
ト１８、またはインバータ１６およびトランスファゲー
ト１９を介してインバータ１７に入力され、インバータ
１７からＡＴＤパルスが出力される。

【００４６】たとえばアドレス信号ＡＤＤがＬレベルの
とき、トランスファゲート１９がオンしており、インバ
ータ１７の出力はＬレベルになっている。次いでアドレ
ス信号ＡＤＤがＨレベルに変化すると、インバータ１７
の出力はＨレベルとなる。この後インバータ１１〜１５
の遅延時間だけ遅延してトランスファゲート１８がオン
しインバータ１７の出力がＬレベルとなる。

【００４７】図７はプリチャージ信号ＰＣ発生回路２０
を例示する回路図である。このプリチャージ信号発生回
路２０は、遅延回路２１、ＮＯＲゲート２２，２４およ
びインバータ２３，２５を含む。ＡＴＤパルスは、遅延
回路２１を介してＮＯＲゲート２２の一方入力ノード２
２ａに入力され、ＮＯＲゲート２２の出力はインバータ
２３を介してＮＯＲゲート２４の一方入力ノード２４ａ
入力され、ＮＯＲゲート２４の出力はインバータ２５に
入力される。また、ＡＴＤパルスは，ＮＯＲゲート２
２，２４の他方入力ノード２２ｂ，２４ｂに入力され
る。インバータ２５の出力がプリチャージ信号ＰＣとな
る。なお、遅延回路２１は、コンデンサまたは偶数段接
続されたインバータで構成される。

【００４８】動作において、ＡＴＤパルスがＬレベルの
ときインバータ２５の出力もＬレベルである。ＡＴＤパ
ルスがＨレベルに立上ると、ＮＯＲゲート２４の他方入
力ノード２４ｂがＨレベルとなり、インバータ２５の出
力がＨレベルとなる。また、遅延回路２１の遅延時間だ
け遅延してＮＯＲゲート２４の一方入力ノード２４ａが
Ｈレベルとなる。次いで、ＡＴＤパルスがＬレベルに立
下がると、ＮＯＲゲート２４の他方入力ノード２４ｂが
Ｌレベルとなるが、一方入力ノード２４ａは依然Ｈレベ
ルのままなので、インバータ２５の出力はＨレベルのま
まである。遅延回路２１の遅延時間だけ遅延してＮＯＲ
ゲート２４の一方入力ノード２４ａがＬレベルとなる
と、インバータ２５の出力もＬレベルとなる。したがっ
て、プリチャージ信号ＰＣは、ＡＴＤパルスよりも遅延
回路２１の遅延時間だけ遅れて立下る。

【００４９】図８はプリチャージ信号ＰＣ、ワード線活
性化信号ＷＬＡ、センスアンプＳＡ１０の出力ノードの
電位Ｖ（ＳＡＯＵＴ），Ｖ（／ＳＡＯＵＴ）を示す
タイムチャートである。時刻ｔ１にプリチャージ信号Ｐ
Ｃが立上るとプリチャージが開始される。プリチャージ
が終了し、時刻ｔ２にプリチャージ信号ＰＣが立下がる
と同時にワード線活性化信号ＷＬＡが立上がり、メモリ
セルＭＣが活性化される。応じて、電位Ｖ（ＳＡＯＵ
Ｔ）が立上がる。［実施例２］図９はこの発明の第２実施例によるＳＲＡ
ＭのセンスアンプＳＡ２０の差動増幅部ＳＡ２０ａの構
成を示す回路図である。電流転送部は図１７に示した従
来のセンスアンプＳＡ３０の電流転送部ＳＡ３０ｂと同
じであるので、説明は省略される。また、ＳＲＡＭ全体
の構成は、図１５に示したＳＲＡＭ２００と同じである
ので、説明は省略される。

【００５０】この差動増幅部ＳＡ２０ａは、Ｐチャネル
ＭＯＳトランジスタＰ１，Ｐ２、コンデンサＣＭ、スイ
ッチＳおよびＮチャネルＭＯＳトランジスタＮ１，Ｎ２
を含む。ＰチャネルＭＯＳトランジスタＰ１，Ｐ２のド
レインとＮチャネルＭＯＳトランジスタＮ１，Ｎ２のド
レインは、それぞれ出力ノードＳＡＯＵＴ，／ＳＡＯ
ＵＴを介して互いに接続されており、ＰチャネルＭＯＳ
トランジスタＰ１，Ｐ２のソースは電源電位Ｖｃｃに接
続され、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２のソ
ースは接地されている。また、コンデンサＣＭはＰチャ
ネルＭＯＳトランジスタＰ１，Ｐ２のゲート間に接続さ
れ、スイッチＳ１はＰチャネルＭＯＳトランジスタＰ１
のゲート・ドレイン間に接続されている。

【００５１】図１０は図９に示したセンスアンプの差動
増幅部ＳＡ２０ａの動作を説明するための図である。実
施例１と同様、Ｈ読出時にオフセットがあり、ビット線
／ＢＬに対応するトランジスタＰ２，Ｎ２に流れる電流
がビット線ＢＬに対応するトランジスタＰ１，Ｎ１に流
れる電流よりも大きいとする。また、矢印の数が電流の
大きさのシンボルである。図１０（ａ）はプリチャージ
期間の状態を示す図である。プリチャージ期間において
は、スイッチＳをオンしてコンデンサＣＭにＰチャネル
ＭＯＳトランジスタＰ１，Ｐ２のゲート電圧差を記憶さ
せる。

【００５２】コンデンサＣＭの充電が終了したらスイッ
チＳをオフする。すると、コンデンサＣＭは、図１０
（ｂ）に示すように、プリチャージ期間におけるＰチャ
ネルＭＯＳトランジスタＰ１，Ｐ２のゲート電圧差を記
憶した電圧源として働く。このため、ＰチャネルＭＯＳ
トランジスタＰ１とＰ２を流れる電流差がプリチャージ
期間における値を保つようになる。ＰチャネルＭＯＳト
ランジスタＰ１は電流源のように動作し、ＰチャネルＭ
ＯＳトランジスタＰ２はダイオードのように動作する。

【００５３】この時点でＨ読出が行なわれると、図１０
（ｃ）に示すように、ビット線／ＢＬに対応するＮチャ
ネルＭＯＳトランジスタＮ２の電流が減少する。同時
に、ＰチャネルＭＯＳトランジスタＰ２を流れる電流も
同じ値だけ減少する。このとき、上述したようにＰチャ
ネルＭＯＳトランジスタＰ１とＰ２を流れる電流差を記
憶しているので、ＰチャネルＭＯＳトランジスタＰ１を
流れる電流は、ＰチャネルＭＯＳトランジスタＰ２を流
れる電流が減少した値と同じ値だけ減少する。したがっ
て、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭ
ＯＳトランジスタＮ１とを流れる電流の差電流がノード
／ＳＡＯＵＴへ流入し、ノードＳＡＯＵＴをｌｏｗ
にプルダウンする。ノード／ＳＡＯＵＴは高インピー
ダンスなのでゲインが大きく、また大振幅するのでレベ
ル変換回路をも兼ねた働きをする。

【００５４】この実施例においては、ダイナミックカレ
ントミラー回路が記憶している電流からの変化分をセン
スできるので、センスアンプのオフセットを気にせず高
速に検出できる。また、セル電流Ｉ_Cを小さい値に抑え
ることも可能となる。加えて、オフセット記憶用のコン
デンサＣＭとスイッチＳの数が［実施例１］では２組必
要であったのに対し、１組で済むので部品数を削減で
き、回路の占有面積を小さくすることができる。

【００５５】図１１はプリチャージ信号ＰＣ、ワード線
活性化信号ＷＬＡ、出力ノードの電位Ｖ（ＳＡＯＵ
Ｔ），Ｖ（／ＳＡＯＵＴ）を示すタイムチャートであ
る。時刻ｔ１にプリチャージ信号ＰＣが立上がるとプリ
チャージが開始される。プリチャージが終了し、時刻ｔ
２にプリチャージ信号ＰＣが立下がると同時にワード線
活性化信号ＷＬＡが立上がりメモリセルＭＣが活性化さ
れる。応じて、出力ノード／ＳＡＯＵＴがプルダウン
される。［実施例３］図１２はこの発明の第３実施例によるＳＲ
ＡＭ１００の構成を示すブロック図である。このＳＲＡ
Ｍ１００は、当社出願の特開平４−２２８１８８“半導
体集積回路”に基づくものである。

【００５６】図において、このＳＲＡＭ１００は、各々
が１Ｍｂｉｔの容量を有する１６個のセクションＳ０〜
Ｓ１５を含み、各セクションＳ０〜Ｓ１５は、カラム方
向に配列された３２個のブロックＢ０〜Ｂ３１と、該ブ
ロック群の一端にロウ方向に配列された１２８個のビッ
ト線周辺回路３０と、ブロックＢ０〜Ｂ１とビット線周
辺回路３０を接続する１２８対のビット線信号入出力線
対Ｌ，／Ｌとを含む。

【００５７】各ブロックＢ０〜Ｂ３１は、２５６ロウ、
１２８カラムに配列されたメモリセルＭＣと、各ロウに
対応して設けられたワード線ＷＬと、各カラムに対応し
て設けられたビット線対ＢＬ，／ＢＬと、ワード線ＷＬ
の一端に設けられたロウデコーダＲＤとを含む。各ビッ
ト線周辺回路３０は、ビット線負荷＆書込回路３１と電
流センス型センスアンプＳＡとを含む。センスアンプＳ
Ａには、実施例１，２で説明したセンスアンプＳＡ１
０，ＳＡ２０が用いられる。

【００５８】各ブロックＢ０〜Ｂ３１の同じカラムのビ
ット線対ＢＬ，／ＢＬは、そのカラムに対応するビット
線信号入出力線対Ｌ，／Ｌに共通接続されており、その
ビット線信号入出力線対Ｌ，／Ｌを介してそのカラム用
のビット線周辺回路３０に接続されている。つまり、１
対のビット線信号入出力線対Ｌ，／Ｌに３２対のビット
線対ＢＬ，／ＢＬが接続され、２５６・３２＝８１９２
個のメモリセルＭＣが接続されている。

【００５９】なお、ビット線対ＢＬ，／ＢＬは１層目の
配線層に形成され、ビット線信号入出力線対Ｌ，／Ｌは
２層目の配線層に形成される。また、ビット線信号入出
力線対Ｌ，／Ｌは、シャント接続されたワード線ＷＬと
平行にしてメモリセルアレイ上に配置される。

【００６０】この実施例においては、１つのブロックＢ
０〜Ｂ３１が２５６ロウ、１２８カラムで構成されてい
るので、図１３に示すように、ビット線信号入出力線対
Ｌ，／Ｌはビット線ＢＬ，／ＢＬに２５６／１２８＝２
ロウおきに接続される。また、一般にメモリセルＭＣに
あっては、図１４に示すように、ロウ方向の寸法の方が
カラム方向の寸法よりも大きく（図ではロウ方向が４ミ
クロン、カラム方向は２ミクロンである。）設定され
る。したがって、ビット線信号入出力線対Ｌ，／Ｌのピ
ッチは、ビット線ＢＬ，／ＢＬのピッチの（２５６／１
２８）・（４／２）＝４倍になる。よって、ビット線対
ＢＬ，／ＢＬの一端にビット線周辺回路３０を設けてい
た従来に比べ、ビット線周辺回路３０を容易に配置する
ことができる。

【００６１】また、ビット線周辺回路３０に接続される
メモリセルＭＣの数を同じにした条件下で比較すると、
この実施例では３２対のビット線対ＢＬ，／ＢＬを１対
のビット線信号入出力線対Ｌ，／Ｌに並列に接続し、そ
のビット線信号入出力線対Ｌ，／Ｌをビット線周辺回路
３０に接続しているので、３２対のビット線対ＢＬ，／
ＢＬをビット線周辺回路３０に直列接続していた従来に
比べ、ビット線ＢＬ，／ＢＬの寄生抵抗Ｒｂが小さい。
つまり、ビット線対ＢＬ，／ＢＬの寄生容量Ｃｂは大き
いものの、ビット線対ＢＬ，／ＢＬの寄生抵抗Ｒｂは小
さいので、電流センス方式に適している。

【００６２】具体的に説明すると、たとえば、図１４に
示したように、メモリセルＭＣのロウ方向の長さが４ミ
クロンでカラム方向の長さは２ミクロンである場合に
は、各ブロックＢ０〜Ｂ３１のメモリセルアレイのロウ
方向の長さは２５６・４ミクロン＝１０２４ミクロンと
なり、カラム方向の長さは１２８・２ミクロン＝２５６
ミクロンとなる。ビット線信号入出力線対Ｌ，／Ｌは、
図１２に示したように、３２個のブロックＢ０〜Ｂ３１
上を横切るので、ビット線信号入出力線対Ｌ，／Ｌの長
さは２５６ミクロン・３２＝８１９２ミクロンになる。
したがって、端に配置されたビット線周辺回路３０から
最も離れたメモリセルＭＣまでの配線長は８１９２＋１
０２４＝９２１６ミクロンとなる。

【００６３】これに対し、３２対のビット線対ＢＬ，／
ＢＬを直列接続した場合は、配線長は１０２４ミクロン
・３２＝３２７６８ミクロンとなり、実施例の配線長の
４倍になる。

【００６４】

【発明の効果】以上のように、請求項１の半導体記憶装
置にあっては、センスアンプは、メモリセルが活性化さ
れる前に一方ビット線に流れる電流Ｉ₁を記憶してお
き、メモリセルが活性化されたとき、その電流Ｉ₁と一
方ビット線に流れる電流Ｉ₁−Ｉ _Cとの差電流Ｉ_Cを出
力する。したがって、一方ビット線と他方ビット線との
間のオフセット電流Ｉ_Lに関係なくセル電流Ｉ_Cを検出
することができ、メモリセルの２値信号を正確に読出す
ことができる。

【００６５】また、ビット線対と交差させてビット線信
号入出力線対を設け、そのビット線信号入出力線対をセ
ンスアンプに接続すれば、ビット線対の両端にしかセン
スアンプを配置できなかった従来に比べ、センスアンプ
の配置が容易になる。

【００６６】また、複数のメモリセルアレイに共通のビ
ット線信号入出力線対を設け、各メモリセルアレイの対
応するビット線対をビット線信号入出力線対に共通接続
し、そのビット線信号入出力線対をセンスアンプに接続
すれば、各メモリセルアレイの対応するビット線対を直
列接続していた従来に比べ、ビット線対の寄生抵抗が小
さくなる。

【００６７】また、請求項５の半導体記憶装置にあって
は、センスアンプが、メモリセルが活性化される前に一
方ビット線と他方ビット線の間のオフセット電流Ｉ_Lを
記憶しておき、メモリセルが活性化されたとき、そのオ
フセット電流Ｉ_L分を補正した上で、一方ビット線と他
方ビット線の差電流Ｉ_Cを出力する。したがって、一方
ビット線と他方ビット線の間のオフセット電流Ｉ_Lに関
係なくセル電流Ｉ_Cを検出することができ、メモリセル
の２値信号を正確に読出すことができる。

【図面の簡単な説明】

【図１】この発明の第１実施例によるＳＲＡＭのセンス
アンプの構成を示す回路図である。

【図２】図１に示したセンスアンプのスイッチの具体的
な構成を示す図である。

【図３】図１に示したセンスアンプのダイナミックカレ
ントミラー回路の動作を説明するための説明図である。

【図４】図１に示したセンスアンプの動作を説明するた
めの説明図である。

【図５】図１に示したセンスアンプが用いられたＳＲＡ
Ｍの制御信号を例示するタイムチャートである。

【図６】ＡＴＤパルス発生回路の構成を例示する回路図
である。

【図７】プリチャージ信号ＰＣ発生回路の構成を例示す
る回路図である。

【図８】図１に示したセンスアンプの出力を例示するタ
イムチャートである。

【図９】この発明の第２実施例によるＳＲＡＭのセンス
アンプの差動増幅部の構成を示す回路図である。

【図１０】図９に示したセンスアンプの動作を説明する
ための説明図である。

【図１１】図９に示したセンスアンプの出力を例示する
タイムチャートである。

【図１２】この発明の第３実施例によるＳＲＡＭの構成
を示すブロック図である。

【図１３】図１２に示したＳＲＡＭのビット線対ＢＬ，
／ＢＬとビット線信号入出力線対Ｌ，／Ｌのピッチの差
を説明するための説明図である。

【図１４】図１２に示したＳＲＡＭのメモリセルの寸法
を例示する図である。

【図１５】従来のＳＲＡＭの構成を示すブロック図であ
る。

【図１６】図１５に示したＳＲＡＭのメモリセルの構成
を例示する回路図である。

【図１７】図１５に示したＳＲＡＭのセンスアンプの構
成を示す回路図である。

【図１８】図１７に示したセンスアンプの動作を説明す
るための説明図である。

【図１９】図１７に示したセンスアンプの問題点を説明
するための説明図である。

【図２０】従来の他のＳＲＡＭの構成を示すブロック図
である。

【符号の説明】

ＳＡセンスアンプＳＡａ差動増幅部ＳＡｂ電流転送部ＰＰチャネルＭＯＳトランジスタＮＮチャネルＭＯＳトランジスタＳスイッチＣＭ記憶用コンデンサＭＣメモリセルＢＬ，／ＢＬビット線Ｌ，／Ｌビット線信号入出力線ＷＬワード線

Claims

【特許請求の範囲】

【請求項１】行および列方向に配列された複数のメモ
リセルと、各メモリセル行に対応して設けられたワード線と、各メモリセル列に対応して設けられたビット線対と、前記メモリセルが前記ワード線によって活性化されたと
き該メモリセルの２値信号に応じて前記ビット線対に生
じる電流変化を増幅するセンスアンプとを備えた半導体
記憶装置であって、前記センスアンプは、前記ビット線対の一方ビット線に流れている電流に応じ
た電流を流すように制御される第１のトランジスタと、前記メモリセルが活性化される前に前記第１のトランジ
スタに流れている電流を記憶する記憶手段と、前記メモリセルが活性化されているときに前記記憶手段
に記憶されている電流を流すように制御される第２のト
ランジスタと、前記第１のトランジスタと前記第２のトランジスタの間
に設けられた出力ノードとを含むことを特徴とする、半
導体記憶装置。
【請求項２】行および列方向に配列された複数のメモ
リセルと、各メモリセル行に対応して設けられたワード線と、各メモリセル列に対応して設けられたビット線対と、前記ビット線対と交差して設けられ、対応するビット線
対と接続されたビット線信号入出力線対と、前記メモリセルが前記ワード線によって活性化されたと
き該メモリセルの２値信号に応じて前記ビット線信号入
出力線対に生じる電流変化を増幅するセンスアンプとを
備えた半導体記憶装置であって、前記センスアンプは、前記ビット線信号入出力線対のうちの一方入出力線に流
れている電流に応じた電流を流すように制御される第１
のトランジスタと、前記メモリセルが活性化される前に前記第１のトランジ
スタに流れている電流を記憶する記憶手段と、前記メモリセルが活性化されているときに前記記憶手段
に記憶されている電流を流すように制御される第２のト
ランジスタと、前記第１のトランジスタと前記第２のトランジスタの間
に設けられた出力ノードとを含むことを特徴とする、半
導体記憶装置。
【請求項３】行および列方向に配列された複数のメモ
リセル、各メモリセル行に対応して設けられたワード線
および各メモリセル列に対応して設けられたビット線対
を含む複数のメモリセルアレイと、前記各メモリセルアレイの前記ビット線対と交差して設
けられ、前記各メモリセルアレイの対応するビット線対
が共通接続されたビット線信号入出力線対と、前記メモリセルが前記ワード線によって活性化されたと
き該メモリセルの２値信号に応じて前記ビット線信号入
出力線対に生じる電流変化を増幅するセンスアンプとを
備えた半導体記憶装置であって、前記センスアンプは、前記ビット線信号入出力線対の一方入出力線に流れてい
る電流に応じた電流を流すように制御される第１のトラ
ンジスタと、前記メモリセルが活性化される前に前記第１のトランジ
スタに流れている電流を記憶する記憶手段と、前記メモリセルが活性化されているときに前記記憶手段
に記憶されている電流を流すように制御される第２のト
ランジスタと、前記第１のトランジスタと前記第２のトランジスタの間
に設けられた出力ノードとを含むことを特徴とする、半
導体記憶装置。
【請求項４】前記記憶手段は、前記半導体記憶装置に
入力された所定の入力信号に応答して、前記第１のトラ
ンジスタに流れている電流を記憶することを特徴とす
る、請求項１ないし３のいずれかに記載の半導体記憶装
置。
【請求項５】行および列方向に配列された複数のメモ
リセルと、各メモリセル行に対応して設けられたワード線と、各メモリセル列に対応して設けられたビット線対と、前記メモリセルが前記ワード線によって活性化されたと
き該メモリセルの２値信号に応じて前記ビット線対に生
じる電流変化を増幅するセンスアンプとを備えた半導体
記憶装置であって、前記センスアンプは、それぞれが前記ビット線対の一方ビット線または他方ビ
ット線に流れている電流に応じた電流を流すように制御
される第１および第２のトランジスタと、前記メモリセルが活性化される前に前記第１のトランジ
スタに流れている電流と前記第２のトランジスタに流れ
ている電流の差電流を記憶する記憶手段と、前記メモリセルが活性化されているときに前記第１のト
ランジスタに流れている電流から前記記憶手段に記憶さ
れている差電流を減算した電流を流すように制御される
第３のトランジスタと、前記第２のトランジスタと前記第３のトランジスタの間
に設けられた出力ノードとを含むことを特徴とする、半
導体記憶装置。
【請求項６】行および列方向に配列された複数のメモ
リセルと、各メモリセル行に対応して設けられたワード線と、各メモリセル列に対応して設けられたビット線対と、前記ビット線対と交差して設けられ、対応するビット線
対と接続されたビット線信号入出力線対と、前記メモリセルが前記ワード線によって活性化されたと
き該メモリセルの２値信号に応じて前記ビット線信号入
出力線対に生じる電流変化を増幅するセンスアンプとを
備えた半導体記憶装置であって、前記センスアンプは、それぞれが前記ビット線信号入出力線対のうちの一方入
出力線または他方入出力線に流れている電流に応じた電
流を流すように制御される第１および第２のトランジス
タと、前記メモリセルが活性化される前に前記第１のトランジ
スタに流れている電流と前記第２のトランジスタに流れ
ている電流の差電流を記憶する記憶手段と、前記メモリセルが活性化されているときに前記第１のト
ランジスタに流れている電流から前記記憶手段に記憶さ
れている差電流を減算した電流を流すように制御される
第３のトランジスタと、前記第２のトランジスタと前記第３のトランジスタの間
に設けられた出力ノードとを含むことを特徴とする、半
導体記憶装置。
【請求項７】行および列方向に配列された複数のメモ
リセル、各メモリセル行に対応して設けられたワード線
および各メモリセル列に対応して設けられたビット線対
を含む複数のメモリセルアレイと、前記各メモリセルアレイの前記ビット線対と交差して設
けられ、前記各メモリセルアレイの対応するビット線対
が共通接続されたビット線信号入出力線対と、前記メモリセルが前記ワード線によって活性化されたと
き該メモリセルの２値信号に応じて前記ビット線信号入
出力線対に生じる電流変化を増幅するセンスアンプとを
備えた半導体記憶装置であって、前記センスアンプは、それぞれが前記ビット線信号入出力線対の一方入出力線
または他方入出力線に流れている電流に応じた電流を流
すように制御される第１および第２のトランジスタと、前記メモリセルが活性化される前に前記第１のトランジ
スタに流れている電流と前記第２のトランジスタに流れ
ている電流の差電流を記憶する記憶手段と、前記メモリセルが活性化されているときに前記第１のト
ランジスタに流れている電流から前記記憶手段に記憶さ
れている差電流を減算した電流を流すように制御される
第３のトランジスタと、前記第２のトランジスタと前記第３のトランジスタの間
に設けられた出力ノードとを含むことを特徴とする、半
導体記憶装置。
【請求項８】前記記憶手段は、前記半導体記憶装置に
入力された所定の入力信号に応答して、前記第１のトラ
ンジスタに流れている電流と前記第２のトランジスタに
流れている電流の差電流を記憶することを特徴とする、
請求項５ないし７のいずれかに記載の半導体記憶装置。