JPH11167795A - 強誘電体メモリセル及び装置 - Google Patents

強誘電体メモリセル及び装置

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JPH11167795A
JPH11167795A JP10281710A JP28171098A JPH11167795A JP H11167795 A JPH11167795 A JP H11167795A JP 10281710 A JP10281710 A JP 10281710A JP 28171098 A JP28171098 A JP 28171098A JP H11167795 A JPH11167795 A JP H11167795A
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JP
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ferroelectric capacitor
memory cell
ferroelectric
voltage
transfer transistor
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Jae Whan Kim
ジェ ファン キム
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  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 強誘電体メモリ装置の全体メモリセルを2T1C
構造で構成することによって補償(compensation)または
リフレッシュのような別途の動作なしに安定して速い動
作を可能にすること。 【解決手段】 電荷を保存するための強誘電体キャパシ
タと、強誘電体キャパシタに保存された電荷をビットラ
インに供給するトランスファートランジスターと、待機
状態で強誘電体キャパシタに保存された電荷の損失を補
償するために制御信号に応答して強誘電体キャパシタの
電荷貯蔵電極に電圧を印加するスイッチング手段を含
み、強誘電体キャパシタの電荷貯蔵電極は電気的にトラ
ンスファートランジスターに連結され、トランスファー
トランジスターのプレート電極は定電圧発生器に電気的
に連結される。これによって課題を解決することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は半導体装置に関し、
特に強誘電体物質をキャパシタの誘電体に使用してその
キャパシタを情報の貯蔵手段とする強誘電体メモリセル
及び装置に関するものである。
【０００２】
【従来の技術】図１の（Ｂ）は強誘電体キャパシタの記
号を示し、図１の（Ａ）は強誘電体キャパシタ端子A,B
間の電圧にともなう関係を図式化したものであって、強
誘電体物質を誘電体に使用するキャパシタ両端の電圧と
誘起された電荷量との間にヒステリシス関係があること
を示す。
【０００３】強誘電体キャパシタは両端の電圧が"0"Vの
時に誘起された電荷量がP1,P2 の２種類の状態で存在し
て電源の供給がなくても２進形態のデータを保存するこ
とができる。
【０００４】このような特性を利用して強誘電体キャパ
シタは非揮発性メモリ素子の記憶手段として利用され
る。また、強誘電体キャパシタの両端に印加される電圧
の大きさによって強誘電体内の分極状態が変化してキャ
パシタに保存された電荷量が変化する。P1状態の分極を
維持している強誘電体キャパシタに-3V 以下の十分に大
きい負電圧を印加すると図１の（Ａ）のヒステリシス曲
線に沿ってキャパシタがスイッチングされP3方向に分極
状態が変化し、この負電圧を除去してキャパシタ両端の
電圧を"0V"とするとP2状態に移動する。すなわち、強誘
電体キャパシタは電圧によって矢印方向に電荷量状態が
変化して、強誘電体キャパシタに保存された情報はキャ
パシタの両端に電圧印加時誘起される電荷量の変化を感
知してデータ化される。
【０００５】このような強誘電体キャパシタの特徴を利
用してメモリ装置に適用して具現した従来の多くの例が
ある。１個のトランスファートランジスターと１個の強
誘電体キャパシタ(1T1C)で構成される強誘電体メモリセ
ルはメモリアレイでトランスファートランジスターを駆
動するための多数のワードラインとキャパシタに保存さ
れた電荷量を感知増幅するための多数のビットラインと
が互いに交差して配列され、ワードラインはトランスフ
ァートランジスターのゲートに連結してオン／オフを制
御し、ビットラインはトランスファートランジスターの
ソースに連結する。トランスファートランジスターのド
レーンには強誘電体キャパシタが連結され、このキャパ
シタの他の端子はプレートライン(plate line) に連結
される。
【０００６】強誘電体メモリセルは強誘電体キャパシタ
に保存された電荷量を検出したり保存したりするために
キャパシタの両端に電界を印加しなければならない。一
度読まれたメモリセルを元来の状態にかえすためにはリ
ストア(restore) 作業が必要となる。
【０００７】このような理由のため強誘電体メモリセル
を動作させて読書きするためにプレートラインの駆動が
必要となる。しかし、プレートラインに連結された多数
の強誘電体キャパシタは大きいキャパシタンスを持ちプ
レートラインの抵抗もやはり金属配線に比べて大きいの
で、RC時定数が増加してプレートライン駆動時に信号の
大きな遅延を発生し高速動作の障害要因になる。
【０００８】図２は詳述した問題を解決するためにプレ
ートラインを1/2 電源電圧(Vcc/2)に固定させてセルを
動作させるメモリセルのコア部分を図示した従来例であ
って、20はビットラインプリチャージ部、21はビットラ
インイコライズ部、22はコラムスイッチ部、23は感知増
幅器、24はメモリセル、25はレファレンス電圧生成部を
各々示す。このようなプレートラインを固定させて構成
した構造をNDP(Non-Driven Plate,IEEE Solid-State
Circuit, Vol.31, No.11, November 1996, pp 1
625-pp 1633) 構造という。
【０００９】図３は上記NDP 構造を使用した回路を動作
させるための制御信号ダイヤグラムであり、図４はNDP
構造が使われたメモリアレイを図示したものである。
【００１０】図２、図３及び図４を参照して詳細な動作
を説明する。待機状態でPBL 信号は" ハイ(high)" にな
りビットラインは0Vでプリチャージされ、セル選択時に
は選択されたセルのビットラインに連結されたビットラ
インプリチャージ部(20)がオフされる。
【００１１】図２のN11 トランジスターが選択されたと
仮定する。PBL は" ロー(low)"になっておりBL1N及びBL
1Tは0Vにプリチャージされた状態でフローティングされ
ている。この時N11 のワードラインWL１が" ハイ" にな
ってオンになり、強誘電体キャパシタC13 に保存された
電荷がビットラインに印加されてビットライン電圧が上
昇し、次に感知増幅器(23 ）の感知動作の実行のために
レファレンス電圧が必要となり感知増幅器(23 ）の他ノ
ードに連結されたBL1Tにレファレンス電圧生成部から生
成されたレファレンス電圧が印加される。
【００１２】ビットライン電圧が上昇した後感知増幅器
(23)を通じて感知増幅されて小信号が完全な" ハイ"
と" ロー" 値とになる。この時の強誘電体キャパシタの
状態は図3 の"3" の状態になり、リストアを終えるため
にビットラインイコライズ部(21)でEBL を" ハイ" にし
てビットラインをVcc/2 にすれば強誘電体キャパシタの
状態は"4" の状態になって元来の状態に戻る。
【００１３】このようにNDP 構造を使用すればプレート
ラインをドライブする必要がないために強誘電体メモリ
の全体動作の速度を速くなる。しかし、このようなNDP
構造ではリフレッシュ(refresh) 動作を必要とするとい
う問題がある。
【００１４】図５はメモリセルであって一つのトランス
ファートランジスターと一つの強誘電体キャパシタとを
図示したもので、図６は図５のストレージノード(Stora
geNode, 以下、SNノードという。) に接合キャパシタン
ス(junction capacitance) と接合抵抗(junction res
istance ）とが存在することを示す図面である。図示し
たように、強誘電体キャパシタ及びトランスファートラ
ンジスターに連結されたSNノードの接合に抵抗成分が存
在するために待機状態で漏洩電流が発生する。このよう
な漏洩電流によりSNノードの電位はVcc/2 から減少し、
SNノードの電位減少は強誘電体キャパシタ両端の電位差
を発生させて保存された電荷量の減少を誘発する。この
ような問題点を解決するために従来のNDP 構造において
ビットラインをVcc/2 にプリチャージさせた後にワード
ラインを順次にターン−オンさせる方法を取ったが、こ
の方法も保存された電荷の減少を誘発し相変らずリフレ
ッシュ動作を必要とする。
【００１５】上記のような漏洩電流による電荷量の減少
及びそれにともなうリフレッシュの必要性に対する従来
のまた別の例として、他のメモリセル構造(2個のトラン
ジスターと１個の強誘電体キャパシタ：2T1C) を使用す
ること( 米国特許5,224,069及び5,121,353 ）がある
が、これも待機状態での接合漏洩電流による電荷量の損
失及びリフレッシュの必要性を完全になくせないという
問題点が相変らず存在する。これに対する詳細な動作の
説明は上記米国特許を参照して、ここでは省略する。
【００１６】
【発明が解決しようとする課題】本発明は上記のような
問題点を解決するために案出されたものであって、強誘
電体メモリ装置のメモリセル内部での接合による漏洩電
流によって引き起される電荷量の減少を防止してリフレ
ッシュ動作が必要ないメモリセルを持つ強誘電体メモリ
装置及びその動作方法を提供することにその目的があ
る。
【００１７】
【課題を解決するための手段】上記目的を達成するため
の本発明は強誘電体メモリセルにおいて、電荷を保存す
るための強誘電体キャパシタと、上記強誘電体キャパシ
タに保存された電荷をビットラインに供給するためのト
ランスファートランジスターと、待機状態で上記強誘電
体キャパシタに保存された電荷の損失を補償するために
制御信号に応答して上記強誘電体キャパシタの上記電荷
貯蔵電極に電圧を印加するためのスイッチング手段を含
み、上記強誘電体キャパシタの電荷貯蔵電極は電気的に
上記トランスファートランジスターに連結され、上記ト
ランスファートランジスターのプレート電極は定電圧発
生器に電気的に連結されることを特徴とする。
【００１８】また、本発明は強誘電体メモリ装置におい
て、電荷を保存するための強誘電体キャパシタと、ワー
ドライン駆動信号により制御されて上記強誘電体キャパ
シタの電荷貯蔵電極に連結されるトランスファートラン
ジスターと、待機状態で上記強誘電体キャパシタに保存
された電荷の損失を補償するために制御信号に応答して
上記強誘電体キャパシタの上記電荷貯蔵電極に電圧を印
加するためのスイッチングトランジスターとを含む強誘
電体メモリセルと、上記強誘電体キャパシタから伝えら
れた電荷を受けて感知増幅器の第１入力端に供給するた
めの第１ビットラインと、レファレンス電圧を受けて上
記感知増幅器の第2 入力端に供給するための第２ビット
ラインと、上記トランスファートランジスターがターン
−オフである間上記スイッチングトランジスターに上記
制御信号を出力するための制御手段と、上記レファレン
ス電圧を生成するために上記強誘電体キャパシタと同じ
特性の強誘電体キャパシタを具備したダミーセルとを含
むレファレンス電圧発生手段と、上記強誘電体キャパシ
タのプレート電極に上記定電圧を供給するための定電圧
発生手段と、上記強誘電体メモリ装置が待機状態である
間上記電荷貯蔵電極に供給される上記電圧を生成するた
めの電圧発生手段とを含んでなる。
【００１９】
【発明の実施形態】以下、添付した図面を参照しながら
本発明を詳細に説明する。
【００２０】図７は本発明のメモリセルのコア部分を図
示した回路図で、70はビットラインプリチャージ部、71
はビットラインイコライズ部、72はコラムスイッチ部、
73は感知増幅器、74は２個のメモリセルを含むメモリセ
ルブロック、75はレファレンス電圧生成部を各々示す。
【００２１】上記メモリセルブロック(74 ）は各メモリ
セル別の2T1C構造で構成される。各メモリセルの構成は
次の通りである。ワードラインはトランスファートラン
ジスターのゲートに連結されてオン／オフを制御し、ビ
ットラインはトランスファートランジスターのソースに
連結され、トランスファートランジスターのドレーンは
強誘電体と連結され、強誘電体の他端子はプレートライ
ンに連結され、スイッチングトランジスターのソースは
SNノードに連結され、スイッチングトランジスターのド
レーンにはVcc/2 の電源が供給される。
【００２２】各メモリセルのスイッチングトランジスタ
ーN2及びN12 は接合の漏洩電流による電荷量の損失を補
償するためのトランジスターとして動作してSNノードで
発生する接合漏洩電流による電荷量の損失を補償する。
【００２３】図８は本発明の回路を動作させるための制
御信号ダイヤグラムを図示したものであり、図７と図８
を参照して本発明の動作を説明する。
【００２４】メモリセルのデータを読むための動作はま
ず待機状態ではPBL が" ハイ" になってビットラインを
0Vにプリチャージさせて、セルを選択して読むために選
択されたセルのビットラインに連結されたビットライン
プリチャージ部(70)をオフさせる。第１メモリセル(74
1）を読もうとすると、PBL は" ロー" になってビット
ラインBL1N及びBL1Tは0Vにプリチャージされた状態でフ
ローティングされる。
【００２５】次に、N11 のワードライン(WL1）は" ハ
イ" になってN11 をターン−オンさせ、スイッチングト
ランジスター(N2)のゲート入力信号(SW1）は" ロー" に
なってスイッチングトランジスター(N2)をターン−オフ
させ、強誘電体キャパシタ(C13) に保存された電荷がビ
ットライン(BL1N)に印加されてビットライン電圧が上昇
する。この時感知増幅のために感知増幅器(73)の他ノー
ドに連結されたビットライン(BL1T)にレファレンス電圧
生成部(75') から生成されたレファレンス電圧が印加さ
れる。ビットライン(BL1N)の電圧上昇後感知増幅器(73)
を動作させてビットライン間の小信号を増幅して完全
な" ハイ" と" ロー" とにする。
【００２６】この状態での強誘電体キャパシタ(C13）の
状態は図８に図示したように"3" の状態になって、リス
トアを終えるためにビットラインイコライズ部(71 ）の
EBLを" ハイ" にしてビットラインをVcc/2 にすれば強
誘電体キャパシタ(C13）は"4" の状態になって強誘電体
キャパシタの分極化状態は元来の状態に戻る。
【００２７】強誘電体キャパシタ(C13) をリストアした
後ワードライン(WL1）は非活性化（ロー）にり、SW１は
さらに" ハイ" になって待機状態での漏洩電流による電
荷量損失を補償するようになる。
【００２８】図９は本発明のメモリセル構造を使用した
一実施例としてオープン−ビットライン(open-bit lin
e)構造のNDP 強誘電体メモリ装置のセルアレイを図示し
た。N19 セルが選択されれば、WL11が" ハイ" になって
感知増幅器に連結された反対側レファレンス電圧生成部
から出力されるレファレンス電圧がビットラインに印加
されてメモリに保存された情報を読む。
【００２９】図10は本発明のメモリセル構造を使用する
また別の一実施例として折返し−ビットライン(folded-
bit line)構造のNDP 強誘電体メモリ装置のセルアレイ
を図示した。N19 セルが選択されれば、WL11が" ハイ"
になって、強誘電体キャパシタ(C19) に保存された情報
がBL11に印加され、/BL11 にはレファレンス電圧生成部
から出力されたレファレンス電圧が印加されて感知増幅
器により増幅されてデジタル化される。
【００３０】電荷量損失を補償するために追加されたス
イッチングトランジスターをオン／オフするためのポリ
ライン(poly line ）が添加されて、ドレーン領域であ
るn+アクティブ領域が添加される。
【００３１】待機状態でスイッチングトランジスターに
流れる電流は微小で、オン／オフ時の過度状態でも電流
消耗が非常に少ない。したがって、メモリセルの外部に
位置したVcc/2 電圧を発生させるための回路からメモリ
セルへ伝達するためのインターコネクションライン(int
erconnection line）を抵抗が大きいn+アクティブ領域
端で構成してもメモリセルまで電圧降下はほとんど発生
しない。
【００３２】すなわち、金属配線などのような抵抗が少
ないインターコネクションラインに連結する必要がない
のでスイッチングトランジスターが添加されることによ
り発生される面積の損失が大きくない。
【００３３】以上で説明した本発明は前述した実施例及
び添付された図面により限定されることがなく、本発明
の技術的思想を逸脱しない範囲内で色々な置換、変形及
び変更が可能だということは本発明が属する技術分野で
通常の知識を持った者にあっては明白なことである。
【００３４】
【発明の効果】上記の通りになされる本発明はメモリセ
ルのSNノードで発生する接合漏洩電流による電荷量の損
失を補償する一つのトランジスター( スイッチングトラ
ンジスター) をさらに追加して強誘電体メモリ装置の全
体メモリセルを2T1C構造で構成することによって補償(c
ompensation)またはリフレッシュのような別途の動作な
しに、安定して速い動作を可能にする。さらに本発明は
電荷量の損失を補償するための特別な追加ロジックなし
に構成可能で、補償のために追加されたスイッチングト
ランジスターによる面積の損失を減らすためにレイアウ
トの際トランスファートランジスターのゲートとスイッ
チングトランジスターのゲートとを平行に構成して、ス
イッチングトランジスターのドレーンが隣接メモリセル
と連結された共通アクティブ拡散領域インターコネクシ
ョンを使用して連結することによって追加されたスイッ
チングトランジスターの発生面積の損失を減らす効果を
得る。
【図面の簡単な説明】
【図１】（Ａ）は強誘電体キャパシタ端子A,B との間の
電圧にともなう関係を示す図であり、（Ｂ）は強誘電体
キャパシタの記号を示す図である。
【図２】メモリセルのコア部分を図示した従来例の回路
図である。
【図３】従来例の回路に対する制御信号ダイヤグラムを
示す図である。
【図４】従来例のメモリアレイに対する回路図である。
【図５】従来例で一つのメモリセルだけを示した図であ
る。
【図６】ストリジノード(Storage Node) に接合キャパ
シタンス(junction capacitance) と接合抵抗(junctio
n resistance ）とが存在することを示す図である。
【図７】本発明に係るメモリセルのコア部分を図示した
回路図である。
【図８】本発明に係る制御信号ダイヤグラムを示す図で
ある。
【図９】本発明に係るメモリセル構造を使用した一実施
例の回路図である。
【図１０】本発明に係るメモリセル構造を使用した別の
実施例の回路図である。
【符号の説明】
７０ ビットラインプリチャージ部 ７１ ビットラインイコライズ部 ７２ コラム スイッチ部 ７３ 感知増幅器 ７４ メモリセルブロック ７５ レファレンス電圧生成部

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 強誘電体メモリセルにおいて、 電荷を保存するための強誘電体キャパシタと、 上記強誘電体キャパシタに保存された電荷をビットライ
    ンに供給するためのトランスファートランジスターと、 待機状態で上記強誘電体キャパシタに保存された電荷の
    損失を補償するために制御信号に応答して上記強誘電体
    キャパシタの上記電荷貯蔵電極に電圧を印加するための
    スイッチング手段を含み、 上記強誘電体キャパシタの電荷貯蔵電極は電気的に上記
    トランスファートランジスターに連結され、上記トラン
    スファートランジスターのプレート電極は定電圧発生器
    に電気的に連結されることを特徴とする強誘電体メモリ
    セル。
  2. 【請求項２】 上記制御信号はワードライン駆動信号と
    常に反対の位相を持ち、 上記スイッチング手段はMOS トランジスターであること
    を特徴とする請求項１に記載の強誘電体メモリセル。
  3. 【請求項３】 上記強誘電体キャパシタの電荷貯蔵電極
    に印加される上記電圧は、 上記メモリセルの上記強誘電体キャパシタに印加される
    電源電圧Vcc の1/2 であることを特徴とする請求項１に
    記載の強誘電体メモリセル。
  4. 【請求項４】 上記スイッチング手段は、 上記トランスファートランジスターとアクティブ領域を
    共有することを特徴とする請求項１に記載の強誘電体メ
    モリセル。
  5. 【請求項５】 上記スイッチング手段のゲートアレイは
    上記トランスファートランジスターのゲートアレイと平
    行に構成されることを特徴とする請求項４に記載の強誘
    電体メモリセル。
  6. 【請求項６】 強誘電体メモリ装置において、 電荷を保存するための強誘電体キャパシタと、ワードラ
    イン駆動信号により制御されて上記強誘電体キャパシタ
    の電荷貯蔵電極に連結されるトランスファートランジス
    ターと、待機状態で上記強誘電体キャパシタに保存され
    た電荷の損失を補償するために制御信号に応答して上記
    強誘電体キャパシタの上記電荷貯蔵電極に電圧を印加す
    るためのスイッチングトランジスターとを含む強誘電体
    メモリセルと、 上記強誘電体キャパシタから伝えられた電荷を受けて感
    知増幅器の第１入力端に供給するための第１ビットライ
    ンと、 レファレンス電圧を受けて上記感知増幅器の第２入力端
    に供給するための第2ビットラインと、 上記トランスファートランジスターがターン- オフであ
    る間上記スイッチングトランジスターに上記制御信号を
    出力するための制御手段と、 上記レファレンス電圧を生成するために上記強誘電体キ
    ャパシタと同じ特性の強誘電体キャパシタを具備したダ
    ミーセルとを含むレファレンス電圧発生手段と、 上記強誘電体キャパシタのプレート電極に上記定電圧を
    供給するための定電圧発生手段と、 上記強誘電体メモリ装置が待機状態である間上記電荷貯
    蔵電極に供給される上記電圧を生成するための電圧発生
    手段とを含んでなる強誘電体メモリ装置。
  7. 【請求項７】 上記強誘電体キャパシタの電荷貯蔵電極
    に印加される上記電圧は、 上記メモリセルの上記強誘電体キャパシタに印加される
    電源電圧Vcc の1/2 であることを特徴とする請求項６に
    記載の強誘電体メモリ装置。
  8. 【請求項８】 上記スイッチングトランジスターは、 上記トランスファートランジスターとアクティブ領域を
    共有することを特徴とする請求項６に記載の強誘電体メ
    モリ装置。
  9. 【請求項９】 上記スイッチングトランジスターのゲー
    トアレイは上記トランスファートランジスターのゲート
    アレイと平行に構成されることを特徴とする請求項８に
    記載の強誘電体メモリ装置。
  10. 【請求項１０】 上記電荷貯蔵電極及び上記プレート電
    極は待機状態で同じ電圧レベルを持つことを特徴とする
    請求項６に記載の強誘電体メモリ装置。
JP10281710A 1997-10-02 1998-10-02 強誘電体メモリセル及び装置 Pending JPH11167795A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970051050A KR19990030710A (ko) 1997-10-02 1997-10-02 강유전체 메모리 장치 및 그 동작 방법
KR1997-51050 1997-10-02

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