JP2002094024A - ２ｔ−１ｃ型強誘電体ランダムアクセスメモリ及びその動作方法 - Google Patents
２ｔ−１ｃ型強誘電体ランダムアクセスメモリ及びその動作方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】 疲労やインプリントといった劣化の問題を解
決し、信頼性に優れた２Ｔ−１Ｃ型強誘電体ランダムア
クセスメモリ及びその動作方法を提供する。 【解決手段】 強誘電体キャパシタ２、３、４の「充
電」と「放電」現象が、二つのトランジスタ６、７、８
及び８、１２、１０のｐ−ｎ接合と連関して用いられる
ように構成する。このような本発明に係る２Ｔ−１Ｃ型
強誘電体ランダムアクセスメモリは、各単位メモリセル
が２個のトランジスタと１個のキャパシタとを含んで構
成されるので、従来の強誘電体ランダムアクセスメモリ
で実行されていたスイッチ動作が不要となって、情報の
書込み動作及び読出し動作が行なわれるようになると共
に、２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリでの
疲労や、インプリントといったような劣化現象の問題が
極力抑えられるようになる。
決し、信頼性に優れた２Ｔ−１Ｃ型強誘電体ランダムア
クセスメモリ及びその動作方法を提供する。 【解決手段】 強誘電体キャパシタ２、３、４の「充
電」と「放電」現象が、二つのトランジスタ６、７、８
及び８、１２、１０のｐ−ｎ接合と連関して用いられる
ように構成する。このような本発明に係る２Ｔ−１Ｃ型
強誘電体ランダムアクセスメモリは、各単位メモリセル
が２個のトランジスタと１個のキャパシタとを含んで構
成されるので、従来の強誘電体ランダムアクセスメモリ
で実行されていたスイッチ動作が不要となって、情報の
書込み動作及び読出し動作が行なわれるようになると共
に、２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリでの
疲労や、インプリントといったような劣化現象の問題が
極力抑えられるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体ランダムア
クセスメモリ及びその動作方法に係り、より詳細には、
各単位メモリセルが２個のトランジスタ（２Ｔｒａｎｓ
ｉｓｔｏｒ；２Ｔ）と１個のキャパシタ（１Ｃａｐａｃ
ｉｔｏｒ；１Ｃ）とを具備する２Ｔ−１Ｃ型の強誘電体
ランダムアクセスメモリ（以下、「２Ｔ−１Ｃ ＦＲＡ
Ｍ」と称する。）及びその動作方法に関する。
クセスメモリ及びその動作方法に係り、より詳細には、
各単位メモリセルが２個のトランジスタ（２Ｔｒａｎｓ
ｉｓｔｏｒ；２Ｔ）と１個のキャパシタ（１Ｃａｐａｃ
ｉｔｏｒ；１Ｃ）とを具備する２Ｔ−１Ｃ型の強誘電体
ランダムアクセスメモリ（以下、「２Ｔ−１Ｃ ＦＲＡ
Ｍ」と称する。）及びその動作方法に関する。
【０００２】
【従来の技術】強誘電体ランダムアクセスメモリ（Ｆｅ
ｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ：ＦＲＡＭ）は、強誘電体キャパシタに
よるスイッチ動作に基づいて、情報の書込み動作や情報
の読出し動作を実行するものである。すなわち、双安定
分極状態における陽分極が「１」に割り当てられ、陰分
極が「０」に割り当てられることによって情報の書込み
動作または情報の読出し動作が実行される。
ｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ：ＦＲＡＭ）は、強誘電体キャパシタに
よるスイッチ動作に基づいて、情報の書込み動作や情報
の読出し動作を実行するものである。すなわち、双安定
分極状態における陽分極が「１」に割り当てられ、陰分
極が「０」に割り当てられることによって情報の書込み
動作または情報の読出し動作が実行される。
【０００３】このような新しい概念は、ＣＭＯＳトラン
ジスタのｐ−ｎ接合における動作と関連付けられ、強誘
電体における「充電」と「放電」の機構に基づくもので
ある。このようなＦＲＡＭの構造では，ＣＭＯＳトラン
ジスタがソースとドレインとの間で電流を切断したり、
電流を通じたりするようなスイッチ動作を必要としない
ので、疲労やインプリント（ｉｍｐｒｉｎｔ）といった
劣化の問題を避けることが可能となる。
ジスタのｐ−ｎ接合における動作と関連付けられ、強誘
電体における「充電」と「放電」の機構に基づくもので
ある。このようなＦＲＡＭの構造では，ＣＭＯＳトラン
ジスタがソースとドレインとの間で電流を切断したり、
電流を通じたりするようなスイッチ動作を必要としない
ので、疲労やインプリント（ｉｍｐｒｉｎｔ）といった
劣化の問題を避けることが可能となる。
【０００４】従来のＦＲＡＭはこのような強誘電体分極
の双安定状態を用いるものであり、その際の陽分極と陰
分極とが各々「１」と「０」に割り当てられて記憶論理
として使用される。しかしながら、このようなＦＲＡＭ
の双安定分極状態を記憶論理に利用するべくＦＲＡＭで
のスイッチ動作が実行される限りにおいては、疲労やイ
ンプリント、さらにはインパルスブレークダウンといっ
たような信頼性の問題が内包され、このことがより一層
信頼性に優れたＦＲＡＭ製品を実現することを困難とし
ている。
の双安定状態を用いるものであり、その際の陽分極と陰
分極とが各々「１」と「０」に割り当てられて記憶論理
として使用される。しかしながら、このようなＦＲＡＭ
の双安定分極状態を記憶論理に利用するべくＦＲＡＭで
のスイッチ動作が実行される限りにおいては、疲労やイ
ンプリント、さらにはインパルスブレークダウンといっ
たような信頼性の問題が内包され、このことがより一層
信頼性に優れたＦＲＡＭ製品を実現することを困難とし
ている。
【０００５】
【発明が解決しようとする課題】本発明は前記した疲労
やインプリントといったような劣化の問題を解決し、よ
り一層信頼性に優れた強誘電体ランダムアクセスメモリ
を実現させること可能とするために創案されたものであ
って、本発明の目的は、ＣＭＯＳトランジスタのｐ−ｎ
接合に関連付けられる、強誘電体キャパシタの「充電」
と「放電」の状態を用いた２Ｔ−１Ｃ型強誘電体ランダ
ムアクセスメモリ及びその動作方法を提供することにあ
る。
やインプリントといったような劣化の問題を解決し、よ
り一層信頼性に優れた強誘電体ランダムアクセスメモリ
を実現させること可能とするために創案されたものであ
って、本発明の目的は、ＣＭＯＳトランジスタのｐ−ｎ
接合に関連付けられる、強誘電体キャパシタの「充電」
と「放電」の状態を用いた２Ｔ−１Ｃ型強誘電体ランダ
ムアクセスメモリ及びその動作方法を提供することにあ
る。
【０００６】
【課題を解決するための手段】前記課題を解決するため
の本発明に係る２Ｔ−１Ｃ型強誘電体ランダムアクセス
メモリ（以下、「２Ｔ−１Ｃ ＦＲＡＭ」という。）
は、第１の不純物がドーピングされた複数個のポテンシ
ャルウェルを有する半導体基板と、二つのトランジスタ
及び一つのキャパシタを各々含む複数個のメモリセル
と、これらのメモリセルをマトリックス状に連結する複
数個の連結ライン及びダミーキャパシタとを含み、前記
二つのトランジスタは、前記各ポテンシャルウェル内の
前記半導体基板上で、第２の不純物がドーピングされて
形成されたソースと、前記各ポテンシャルウェル内の前
記半導体基板上で、第１の方向に前記ソースと並列して
配置されるように、前記第２の不純物が各々所定の間隔
でドーピングされて形成された第１のドレイン及び第２
のドレインと、前記ソースと第１のドレインとの間の第
１のチャネル上部に形成された絶縁層の上に形成される
第１のゲートと、前記第１のドレインと第２のドレイン
との間の第２のチャネル上部に形成された絶縁層の上に
形成される第２のゲートとを具備し、前記一つのキャパ
シタは、前記ソースの上部領域に形成された絶縁層の上
に形成される下部電極と、前記下部電極上に積層された
強誘電体層と、前記強誘電体層上に形成された上部電極
とを具備し、前記連結ラインは、前記各メモリセルにお
いて第１の方向に配列された第１のゲートを連結する第
１のワードラインと、前記第１の方向と垂直な第２の方
向に配列されたメモリセルの第１のドレインを連結し、
かつ前記ダミーキャパシタが共通して接続されたビット
ラインと、前記第２の方向に配列されたメモリセルの第
２のゲートを連結する第２のワードラインと、前記第２
の方向に配列されたメモリセルの第２のドレインを連結
するセンシングラインと、前記各メモリセルのソースと
下部電極とを連結するコンタクトプラグと、前記第２の
方向に配列されたメモリセルの上部電極を連結するプレ
ートラインとを具備して構成されることを特徴とする。
（請求項１）
の本発明に係る２Ｔ−１Ｃ型強誘電体ランダムアクセス
メモリ（以下、「２Ｔ−１Ｃ ＦＲＡＭ」という。）
は、第１の不純物がドーピングされた複数個のポテンシ
ャルウェルを有する半導体基板と、二つのトランジスタ
及び一つのキャパシタを各々含む複数個のメモリセル
と、これらのメモリセルをマトリックス状に連結する複
数個の連結ライン及びダミーキャパシタとを含み、前記
二つのトランジスタは、前記各ポテンシャルウェル内の
前記半導体基板上で、第２の不純物がドーピングされて
形成されたソースと、前記各ポテンシャルウェル内の前
記半導体基板上で、第１の方向に前記ソースと並列して
配置されるように、前記第２の不純物が各々所定の間隔
でドーピングされて形成された第１のドレイン及び第２
のドレインと、前記ソースと第１のドレインとの間の第
１のチャネル上部に形成された絶縁層の上に形成される
第１のゲートと、前記第１のドレインと第２のドレイン
との間の第２のチャネル上部に形成された絶縁層の上に
形成される第２のゲートとを具備し、前記一つのキャパ
シタは、前記ソースの上部領域に形成された絶縁層の上
に形成される下部電極と、前記下部電極上に積層された
強誘電体層と、前記強誘電体層上に形成された上部電極
とを具備し、前記連結ラインは、前記各メモリセルにお
いて第１の方向に配列された第１のゲートを連結する第
１のワードラインと、前記第１の方向と垂直な第２の方
向に配列されたメモリセルの第１のドレインを連結し、
かつ前記ダミーキャパシタが共通して接続されたビット
ラインと、前記第２の方向に配列されたメモリセルの第
２のゲートを連結する第２のワードラインと、前記第２
の方向に配列されたメモリセルの第２のドレインを連結
するセンシングラインと、前記各メモリセルのソースと
下部電極とを連結するコンタクトプラグと、前記第２の
方向に配列されたメモリセルの上部電極を連結するプレ
ートラインとを具備して構成されることを特徴とする。
（請求項１）
【０００７】また、前記の本発明に係る２Ｔ−１Ｃ Ｆ
ＲＡＭにおいて、前記第１の不純物はｐ型の不純物であ
り、前記第２の不純物はｎ+型の不純物であることが好
ましい。（請求項２） さらに、前記第１の不純物はｎ型の不純物であり、前記
第２の不純物はｐ+型の不純物であることが望ましい。
（請求項３） そして、メモリセルの前記第２のドレインを連結する前
記センシングラインは前記第１の方向に配列されると都
合がよい。（請求項４） また、前記ダミーキャパシタは各メモリセルの第１のド
レインとビットラインとの間に形成されてもよい。（請
求項５）
ＲＡＭにおいて、前記第１の不純物はｐ型の不純物であ
り、前記第２の不純物はｎ+型の不純物であることが好
ましい。（請求項２） さらに、前記第１の不純物はｎ型の不純物であり、前記
第２の不純物はｐ+型の不純物であることが望ましい。
（請求項３） そして、メモリセルの前記第２のドレインを連結する前
記センシングラインは前記第１の方向に配列されると都
合がよい。（請求項４） また、前記ダミーキャパシタは各メモリセルの第１のド
レインとビットラインとの間に形成されてもよい。（請
求項５）
【０００８】また、前記課題を解決するための本発明に
係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリの動
作方法は、第１の不純物でドーピングされた複数個のポ
テンシャルウェルを有する半導体基板、二つのトランジ
スタと一つのキャパシタを各々含む複数個のメモリセ
ル、これらのメモリセルをマトリックス状に連結する複
数個の連結ライン及びダミーキャパシタとを含み、前記
二つのトランジスタは、前記各ポテンシャルウェル内の
前記半導体基板上で、第２の不純物がドーピングされて
形成されたソースと、前記各ポテンシャルウェル内の前
記半導体基板上で、第１の方向に前記ソースと並列して
配置されるように、前記第２の不純物が各々所定の間隔
でドーピングされて形成された第１のドレイン及び第２
のドレインと、前記ソースと第１のドレインとの間の第
１のチャネル上部に形成された絶縁層の上に形成される
第１のゲートと、前記第１のドレインと第２のドレイン
との間の第２のチャネル上部に形成された絶縁層の上に
形成される第２のゲートとを具備し、前記一つのキャパ
シタは、前記ソースの上部領域に形成された絶縁層の上
に形成される下部電極と、前記下部電極上に積層された
強誘電体層と、前記強誘電体層上に形成された上部電極
とを具備し、前記連結ラインは、前記各メモリセルにお
いて第１の方向に配列された第１のゲートを連結する第
１のワードラインと、前記第１の方向と垂直な第２の方
向に配列されたメモリセルの第１のドレインを連結し、
かつ前記ダミーキャパシタが共通して接続されたビット
ラインと、前記第２の方向に配列されたメモリセルの第
２のゲートを連結する第２のワードラインと、前記第２
の方向に配列されたメモリセルの第２のドレインを連結
するセンシングラインと、前記各メモリセルのソースと
下部電極とを連結するコンタクトプラグと、前記第２の
方向に配列されたメモリセルの上部電極を連結するプレ
ートラインとを具備する２Ｔ−１Ｃ型強誘電体ランダム
アクセスメモリの動作方法において、（ａ）前記第１の
ワードラインに電圧Ｖwを印加し、前記プレートライン
に電圧Ｖpを印加して選択されたメモリセルに「０」状
態の情報の書込み動作を実行する段階と、（ｂ）前記第
１のワードラインに電圧Ｖwを印加し、前記第２のワー
ドラインに電圧Ｖcを印加して選択されたメモリセルに
「１」状態の情報の書込み動作を実行する段階と、
（ｃ）前記第１のワードラインに電圧Ｖwを印加し、前
記第２のワードラインに電圧Ｖcを印加して、前記選択
されたメモリセルから負電荷を検出することにより前記
情報の書込み動作が実行された状態の読出し動作を実行
する段階とを含むことを特徴とする。（請求項６）
係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリの動
作方法は、第１の不純物でドーピングされた複数個のポ
テンシャルウェルを有する半導体基板、二つのトランジ
スタと一つのキャパシタを各々含む複数個のメモリセ
ル、これらのメモリセルをマトリックス状に連結する複
数個の連結ライン及びダミーキャパシタとを含み、前記
二つのトランジスタは、前記各ポテンシャルウェル内の
前記半導体基板上で、第２の不純物がドーピングされて
形成されたソースと、前記各ポテンシャルウェル内の前
記半導体基板上で、第１の方向に前記ソースと並列して
配置されるように、前記第２の不純物が各々所定の間隔
でドーピングされて形成された第１のドレイン及び第２
のドレインと、前記ソースと第１のドレインとの間の第
１のチャネル上部に形成された絶縁層の上に形成される
第１のゲートと、前記第１のドレインと第２のドレイン
との間の第２のチャネル上部に形成された絶縁層の上に
形成される第２のゲートとを具備し、前記一つのキャパ
シタは、前記ソースの上部領域に形成された絶縁層の上
に形成される下部電極と、前記下部電極上に積層された
強誘電体層と、前記強誘電体層上に形成された上部電極
とを具備し、前記連結ラインは、前記各メモリセルにお
いて第１の方向に配列された第１のゲートを連結する第
１のワードラインと、前記第１の方向と垂直な第２の方
向に配列されたメモリセルの第１のドレインを連結し、
かつ前記ダミーキャパシタが共通して接続されたビット
ラインと、前記第２の方向に配列されたメモリセルの第
２のゲートを連結する第２のワードラインと、前記第２
の方向に配列されたメモリセルの第２のドレインを連結
するセンシングラインと、前記各メモリセルのソースと
下部電極とを連結するコンタクトプラグと、前記第２の
方向に配列されたメモリセルの上部電極を連結するプレ
ートラインとを具備する２Ｔ−１Ｃ型強誘電体ランダム
アクセスメモリの動作方法において、（ａ）前記第１の
ワードラインに電圧Ｖwを印加し、前記プレートライン
に電圧Ｖpを印加して選択されたメモリセルに「０」状
態の情報の書込み動作を実行する段階と、（ｂ）前記第
１のワードラインに電圧Ｖwを印加し、前記第２のワー
ドラインに電圧Ｖcを印加して選択されたメモリセルに
「１」状態の情報の書込み動作を実行する段階と、
（ｃ）前記第１のワードラインに電圧Ｖwを印加し、前
記第２のワードラインに電圧Ｖcを印加して、前記選択
されたメモリセルから負電荷を検出することにより前記
情報の書込み動作が実行された状態の読出し動作を実行
する段階とを含むことを特徴とする。（請求項６）
【０００９】また、前記本発明に係る２Ｔ−１Ｃ型強誘
電体ランダムアクセスメモリの動作方法おいて、前記
（ｃ）段階は、前記選択されたメモリセルに接続された
センシングラインを通じてこの選択されたメモリセルの
負電荷を検出することにより行なわれることが好まし
い。（請求項７） さらに、前記（ｃ）段階で前記選択されたメモリセルの
状態は、前記選択されたメモリセルから負電荷が検出さ
れれば「０」状態と読み出され、前記選択されたメモリ
セルから負電荷が検出されなければ「１」状態と読み出
されるように構成するとよい。（請求項８） そして、前記（ｃ）段階は、前記「０」状態の情報の読
出し動作を実行した後には必ず、前記「０」状態と読み
出されたメモリセルが「０」状態をそのまま保持するよ
うに「０」状態に復旧させる段階をさらに含むと都合が
よい。（請求項９）
電体ランダムアクセスメモリの動作方法おいて、前記
（ｃ）段階は、前記選択されたメモリセルに接続された
センシングラインを通じてこの選択されたメモリセルの
負電荷を検出することにより行なわれることが好まし
い。（請求項７） さらに、前記（ｃ）段階で前記選択されたメモリセルの
状態は、前記選択されたメモリセルから負電荷が検出さ
れれば「０」状態と読み出され、前記選択されたメモリ
セルから負電荷が検出されなければ「１」状態と読み出
されるように構成するとよい。（請求項８） そして、前記（ｃ）段階は、前記「０」状態の情報の読
出し動作を実行した後には必ず、前記「０」状態と読み
出されたメモリセルが「０」状態をそのまま保持するよ
うに「０」状態に復旧させる段階をさらに含むと都合が
よい。（請求項９）
【００１０】
【発明の実施の形態】以下、図面を参照しながら本発明
に係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリ
（２Ｔ−１Ｃ ＦＲＡＭ）及びその動作方法について詳
細に説明する。本発明に係る２Ｔ−１Ｃ ＦＲＡＭは、
強誘電体キャパシタの「充電」と「放電」の現象をＣＭ
ＯＳトランジスタのｐ−ｎ接合と連関させて用いるもの
である。このような強誘電体キャパシタとＣＭＯＳトラ
ンジスタとが機能的に連関してなる構造にあっては、従
来のＦＲＡＭにおいて実行されていたようなスイッチ動
作を必要としないものとなる。
に係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリ
（２Ｔ−１Ｃ ＦＲＡＭ）及びその動作方法について詳
細に説明する。本発明に係る２Ｔ−１Ｃ ＦＲＡＭは、
強誘電体キャパシタの「充電」と「放電」の現象をＣＭ
ＯＳトランジスタのｐ−ｎ接合と連関させて用いるもの
である。このような強誘電体キャパシタとＣＭＯＳトラ
ンジスタとが機能的に連関してなる構造にあっては、従
来のＦＲＡＭにおいて実行されていたようなスイッチ動
作を必要としないものとなる。
【００１１】図１及び図２は、各々本発明に係る２Ｔ−
１Ｃ ＦＲＡＭの単位セル構造を模式的に示す図であっ
て、図１は２Ｔ−１Ｃ ＦＲＡＭの単位セルの模式的な
断面図であり、図２は２Ｔ−１Ｃ ＦＲＡＭの単位セル
の模式的な平面図である。図１の参照番号９は第１の不
純物がドーピングされたポテンシャルウェルである。ソ
ース６、第１のドレイン（拡散層）８、第２のドレイン
（拡散層）１０はそれぞれポテンシャルウェル９内で第
２の不純物がドーピングされた領域である。
１Ｃ ＦＲＡＭの単位セル構造を模式的に示す図であっ
て、図１は２Ｔ−１Ｃ ＦＲＡＭの単位セルの模式的な
断面図であり、図２は２Ｔ−１Ｃ ＦＲＡＭの単位セル
の模式的な平面図である。図１の参照番号９は第１の不
純物がドーピングされたポテンシャルウェルである。ソ
ース６、第１のドレイン（拡散層）８、第２のドレイン
（拡散層）１０はそれぞれポテンシャルウェル９内で第
２の不純物がドーピングされた領域である。
【００１２】本発明にあっては、前記第１の不純物がｐ
型またはｎ型の不純物であり、これらに対応する第２の
不純物はそれぞれｎ+型またはｐ+型の不純物である。す
なわち、第１の不純物がｐ型であれば第２の不純物はｎ
+型となり、第１の不純物がｎ型であれば第２の不純物
はｐ+型となる。本実施の形態では第１の不純物がｐ
型、第２の不純物がｎ+型であることに基づいて説明さ
れる。
型またはｎ型の不純物であり、これらに対応する第２の
不純物はそれぞれｎ+型またはｐ+型の不純物である。す
なわち、第１の不純物がｐ型であれば第２の不純物はｎ
+型となり、第１の不純物がｎ型であれば第２の不純物
はｐ+型となる。本実施の形態では第１の不純物がｐ
型、第２の不純物がｎ+型であることに基づいて説明さ
れる。
【００１３】このような本発明に係る２Ｔ−１Ｃ ＦＲ
ＡＭの構造にあっては、各メモリセルはｎ+型の不純物
がドーピングされた第１のドレインとしての拡散層８を
共有する二つのトランジスタ、すなわちソース６とフロ
ーティングゲート７と第１のドレイン（拡散層）８とを
含むトランジスタ及び第１のドレイン８と第２のワード
ライン１２と第２のドレイン（拡散層）１０とを含むト
ランジスタと、一つの強誘電体キャパシタ２、３、４と
から構成されている。
ＡＭの構造にあっては、各メモリセルはｎ+型の不純物
がドーピングされた第１のドレインとしての拡散層８を
共有する二つのトランジスタ、すなわちソース６とフロ
ーティングゲート７と第１のドレイン（拡散層）８とを
含むトランジスタ及び第１のドレイン８と第２のワード
ライン１２と第２のドレイン（拡散層）１０とを含むト
ランジスタと、一つの強誘電体キャパシタ２、３、４と
から構成されている。
【００１４】また、ダミーキャパシタ１４はビットライ
ン１３に連結されている。このダミーキャパシタ１４は
ビットライン１３の端部に共通なダミーキャパシタとな
っているが、第１のドレイン８とビットライン１３との
間に挟まれるように設けられてもよい。そして、第１の
ワードライン５がフローティングゲート７に連結されて
いる。
ン１３に連結されている。このダミーキャパシタ１４は
ビットライン１３の端部に共通なダミーキャパシタとな
っているが、第１のドレイン８とビットライン１３との
間に挟まれるように設けられてもよい。そして、第１の
ワードライン５がフローティングゲート７に連結されて
いる。
【００１５】また、２番目のトランジスタは、共通の拡
散層としての第１のドレイン８と第２のワードライン１
２とセンシングライン１１とに連結されるものであり、
ｎ+型の不純物がドーピングされた拡散層としての第２
のドレイン１０を含んでなる。また、センスアンプ（ｓ
ｅｎｓｅ ａｍｐｌｉｆｉｅｒ：Ｓ／Ａ）はセンシング
ライン１１に連結されている。
散層としての第１のドレイン８と第２のワードライン１
２とセンシングライン１１とに連結されるものであり、
ｎ+型の不純物がドーピングされた拡散層としての第２
のドレイン１０を含んでなる。また、センスアンプ（ｓ
ｅｎｓｅ ａｍｐｌｉｆｉｅｒ：Ｓ／Ａ）はセンシング
ライン１１に連結されている。
【００１６】さらに、ソース６はコンタクトプラグ１６
によって強誘電体キャパシタ２、３、４に連結され、典
型的なＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｂｉｔ ｌ
ｉｎｅ）構造を形成している。なお、集積度が比較的低
いメモリを製作する場合には、強誘電体キャパシタ２、
３、４がフィールドオキサイド（酸化膜）上に形成され
てもよい。そして、上部電極２はプレートライン１に連
結されている。また、プレートライン１、ビットライン
１３及び第２のワードライン１２は、それぞれ第１のワ
ードライン５に対して垂直に交差している。
によって強誘電体キャパシタ２、３、４に連結され、典
型的なＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｂｉｔ ｌ
ｉｎｅ）構造を形成している。なお、集積度が比較的低
いメモリを製作する場合には、強誘電体キャパシタ２、
３、４がフィールドオキサイド（酸化膜）上に形成され
てもよい。そして、上部電極２はプレートライン１に連
結されている。また、プレートライン１、ビットライン
１３及び第２のワードライン１２は、それぞれ第１のワ
ードライン５に対して垂直に交差している。
【００１７】以上のような構造を有する２Ｔ−１Ｃ Ｆ
ＲＡＭの動作原理は以下の通りである。なお、本発明に
係る２Ｔ−１Ｃ ＦＲＡＭの動作方法を容易に理解でき
るようにするために、ここではｎ−ｐ−ｎトランジスタ
を適用した場合を例にとってその動作原理を説明する。
また、前記ｎ−ｐ−ｎトランジスタの代わりにｐ−ｎ−
ｐトランジスタを適用した場合には、前記両者の電流方
向とスイッチ動作の方向とがそれぞれ逆向きとなるだけ
で同じ原理を適用することができる。
ＲＡＭの動作原理は以下の通りである。なお、本発明に
係る２Ｔ−１Ｃ ＦＲＡＭの動作方法を容易に理解でき
るようにするために、ここではｎ−ｐ−ｎトランジスタ
を適用した場合を例にとってその動作原理を説明する。
また、前記ｎ−ｐ−ｎトランジスタの代わりにｐ−ｎ−
ｐトランジスタを適用した場合には、前記両者の電流方
向とスイッチ動作の方向とがそれぞれ逆向きとなるだけ
で同じ原理を適用することができる。
【００１８】第１のワードライン５にワードライン電圧
（Ｖw）を印加し、プレートライン１にプレートライン
電圧（Ｖp）を印加して「０」状態の情報の書込み動作
を実行する。このようにすれば強誘電体キャパシタ２、
３、４は下方向きに分極されるようになる。このとき、
強誘電体の電気双極子を補償するべく正電荷が上部電極
２に誘導され、負電荷がダミーキャパシタ１４の上部電
極に誘導される。図３（Ａ）は、このようにして「０」
状態の情報の書込み動作を実行するときの初期状態を示
す図である。
（Ｖw）を印加し、プレートライン１にプレートライン
電圧（Ｖp）を印加して「０」状態の情報の書込み動作
を実行する。このようにすれば強誘電体キャパシタ２、
３、４は下方向きに分極されるようになる。このとき、
強誘電体の電気双極子を補償するべく正電荷が上部電極
２に誘導され、負電荷がダミーキャパシタ１４の上部電
極に誘導される。図３（Ａ）は、このようにして「０」
状態の情報の書込み動作を実行するときの初期状態を示
す図である。
【００１９】このようにして行なわれる電圧の印加が終
了すると、前記負電荷は静電的な均衡を保持するべくダ
ミーキャパシタ１４から他所に流れる。また、ｎ+の拡
散層であるソース６はポテンシャルウェル９とｐ−ｎ接
合を構成しているため、このｐ−ｎ接合の部位には接合
キャパシタンスが存在する。その結果、このｐ−ｎ接合
の部位で逆バイアス状態が生じ、このｐ−ｎ接合の部位
には電荷が流れなくなる。
了すると、前記負電荷は静電的な均衡を保持するべくダ
ミーキャパシタ１４から他所に流れる。また、ｎ+の拡
散層であるソース６はポテンシャルウェル９とｐ−ｎ接
合を構成しているため、このｐ−ｎ接合の部位には接合
キャパシタンスが存在する。その結果、このｐ−ｎ接合
の部位で逆バイアス状態が生じ、このｐ−ｎ接合の部位
には電荷が流れなくなる。
【００２０】その結果として、前記負電荷は最初のトラ
ンジスタのｐ−ｎ接合の部位に集まるようになる。この
状態が図３（Ｂ）に示すような「０」状態の情報の書込
み動作の定常状態である。このような状態は、いわゆる
「充電」と呼ばれるものであるが、これはｐ−ｎ接合の
部位に、このような状態で負電荷が充電されていること
によるものである。
ンジスタのｐ−ｎ接合の部位に集まるようになる。この
状態が図３（Ｂ）に示すような「０」状態の情報の書込
み動作の定常状態である。このような状態は、いわゆる
「充電」と呼ばれるものであるが、これはｐ−ｎ接合の
部位に、このような状態で負電荷が充電されていること
によるものである。
【００２１】また、下部電極４に負電荷を供給すること
によってｐ−ｎ接合の部位にある負電荷が除去され得
る。第１のワードライン５にワードライン電圧（Ｖw）
が印加され、第２のワードライン１２にコントロール電
圧（Ｖc）が印加される場合、前記二つのトランジスタ
のいずれにもチャネルが形成され、負電荷がセンシング
ライン１１から下部電極４に向けて流れ得る。この過程
を図４（Ａ）に示す。一方、下部電極４に負電荷が集ま
って、下部電極４と強誘電体双極子とが電気的な均衡を
形成すれば、ｐ−ｎ接合の部位にあった負電荷は放電さ
れて消失する。この状態は「放電」と呼ばれ、「１」に
割り当てられる。この過程を図４（Ｂ）に示す。
によってｐ−ｎ接合の部位にある負電荷が除去され得
る。第１のワードライン５にワードライン電圧（Ｖw）
が印加され、第２のワードライン１２にコントロール電
圧（Ｖc）が印加される場合、前記二つのトランジスタ
のいずれにもチャネルが形成され、負電荷がセンシング
ライン１１から下部電極４に向けて流れ得る。この過程
を図４（Ａ）に示す。一方、下部電極４に負電荷が集ま
って、下部電極４と強誘電体双極子とが電気的な均衡を
形成すれば、ｐ−ｎ接合の部位にあった負電荷は放電さ
れて消失する。この状態は「放電」と呼ばれ、「１」に
割り当てられる。この過程を図４（Ｂ）に示す。
【００２２】図５（Ａ）及び図５（Ｂ）は情報の読出し
動作を実行する過程を示すものである。すなわち、
「０」状態の情報の読出し動作を実行するには、図５
（Ａ）に示すように、第１のワードライン５にワードラ
イン電圧（Ｖw）を印加し、第２のワードライン１２に
コントロール電圧（Ｖc）を印加する。その結果、負電
荷を検出するセンスアンプ（Ｓ／Ａ）が連結されたセン
シングライン１１を通じて負電荷が流れるようになる。
動作を実行する過程を示すものである。すなわち、
「０」状態の情報の読出し動作を実行するには、図５
（Ａ）に示すように、第１のワードライン５にワードラ
イン電圧（Ｖw）を印加し、第２のワードライン１２に
コントロール電圧（Ｖc）を印加する。その結果、負電
荷を検出するセンスアンプ（Ｓ／Ａ）が連結されたセン
シングライン１１を通じて負電荷が流れるようになる。
【００２３】同様の過程が「１」状態の情報の読出し動
作を実行するときにも適用されるが、図５（Ｂ）に示す
ように、この場合には電荷が検出されない。したがっ
て、「０」を「ｏｎ」状態、「１」を「ｏｆｆ」状態と
もいう。「０」状態の情報の読出し動作を実行する過程
では、「０」の状態が消失する。したがって、この
「０」状態の情報の読出し動作を実行した過程の後に
も、「０」状態の情報が保持されるようにするために、
負電荷を再貯蔵させる過程、すなわち負電荷を復旧させ
る過程が必要となる。このような負電荷の復旧過程は、
「０」の書込み動作を実行することによってなされる。
作を実行するときにも適用されるが、図５（Ｂ）に示す
ように、この場合には電荷が検出されない。したがっ
て、「０」を「ｏｎ」状態、「１」を「ｏｆｆ」状態と
もいう。「０」状態の情報の読出し動作を実行する過程
では、「０」の状態が消失する。したがって、この
「０」状態の情報の読出し動作を実行した過程の後に
も、「０」状態の情報が保持されるようにするために、
負電荷を再貯蔵させる過程、すなわち負電荷を復旧させ
る過程が必要となる。このような負電荷の復旧過程は、
「０」の書込み動作を実行することによってなされる。
【００２４】図６（Ａ）から（Ｃ）は、本発明に係る２
Ｔ−１Ｃ ＦＲＡＭに含まれるメモリセルの等価回路と
情報の読出し動作を実行する過程及び情報の書込み動作
を実行する過程に対して電圧を印加する手順を示す。図
６（Ａ）から（Ｃ）に示されるように、いずれかの特定
のメモリセルをアドレスするべく、常に電圧（Ｖw）が
先に印加される。
Ｔ−１Ｃ ＦＲＡＭに含まれるメモリセルの等価回路と
情報の読出し動作を実行する過程及び情報の書込み動作
を実行する過程に対して電圧を印加する手順を示す。図
６（Ａ）から（Ｃ）に示されるように、いずれかの特定
のメモリセルをアドレスするべく、常に電圧（Ｖw）が
先に印加される。
【００２５】図７は、本発明に係る２Ｔ−１Ｃ ＦＲＡ
Ｍに含まれるメモリセルの配列の構成が概略的に示され
た図である。図７に示されるように、センシングライン
Ｓ／Ａ（図１から図５に示されているセンシングライン
１１に対応するもの）は、第１のワードラインＷ（図１
から図５に示されているワードライン５に対応するも
の）と垂直に交差するように構成されてもよい。また
は、このセンシングラインＳ／Ａが前記第１のワードラ
インＷと平行に配列するように構成されてもよい。
Ｍに含まれるメモリセルの配列の構成が概略的に示され
た図である。図７に示されるように、センシングライン
Ｓ／Ａ（図１から図５に示されているセンシングライン
１１に対応するもの）は、第１のワードラインＷ（図１
から図５に示されているワードライン５に対応するも
の）と垂直に交差するように構成されてもよい。また
は、このセンシングラインＳ／Ａが前記第１のワードラ
インＷと平行に配列するように構成されてもよい。
【００２６】
【発明の効果】以上説明したように構成される本発明に
係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリによ
れば、従来の強誘電体ランダムアクセスメモリで行なわ
れていたような強誘電体でのスイッチ動作の実行を不要
として情報の書込み動作と情報の読出し動作とを行なう
ことが可能である。このことは、強誘電体キャパシタの
「充電」と「放電」の現象をＣＭＯＳトランジスタのｐ
−ｎ接合と連関させて用いるようにするべく、各メモリ
セルが二つのトランジスタと一つの強誘電体キャパシタ
とを具備して構成されていることによるものである。
係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリによ
れば、従来の強誘電体ランダムアクセスメモリで行なわ
れていたような強誘電体でのスイッチ動作の実行を不要
として情報の書込み動作と情報の読出し動作とを行なう
ことが可能である。このことは、強誘電体キャパシタの
「充電」と「放電」の現象をＣＭＯＳトランジスタのｐ
−ｎ接合と連関させて用いるようにするべく、各メモリ
セルが二つのトランジスタと一つの強誘電体キャパシタ
とを具備して構成されていることによるものである。
【００２７】すなわち、本発明に係る２Ｔ−１Ｃ型強誘
電体ランダムアクセスメモリは、陽分極と陰分極とを各
々「１」と「０」に割り当てて強誘電体（キャパシタ）
のスイッチ動作を実行することを基本的動作とする既存
のＦＲＡＭの構造を改善した全く新規な強誘電体ランダ
ムアクセスメモリ（ＦＲＡＭ）であるといえる。したが
って、疲労、インプリントのような劣化現象の問題を極
力避けることができる。さらに、インプリントはむしろ
本発明に係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメ
モリの構造に対して有利に作用するものである。
電体ランダムアクセスメモリは、陽分極と陰分極とを各
々「１」と「０」に割り当てて強誘電体（キャパシタ）
のスイッチ動作を実行することを基本的動作とする既存
のＦＲＡＭの構造を改善した全く新規な強誘電体ランダ
ムアクセスメモリ（ＦＲＡＭ）であるといえる。したが
って、疲労、インプリントのような劣化現象の問題を極
力避けることができる。さらに、インプリントはむしろ
本発明に係る２Ｔ−１Ｃ型強誘電体ランダムアクセスメ
モリの構造に対して有利に作用するものである。
【００２８】本発明は、以上のような図面に示された実
施の形態を参考として説明されたが、これらは単なる例
示的なものに過ぎず、当該分野における通常の知識を有
する者であれば、これらの実施の形態から各種の変形及
び均等な他の実施の形態が可能であることははいうまで
もない。したがって、本発明の真の技術的な保護範囲は
特許請求の範囲によって決定されるべきである。
施の形態を参考として説明されたが、これらは単なる例
示的なものに過ぎず、当該分野における通常の知識を有
する者であれば、これらの実施の形態から各種の変形及
び均等な他の実施の形態が可能であることははいうまで
もない。したがって、本発明の真の技術的な保護範囲は
特許請求の範囲によって決定されるべきである。
【図１】本発明に係る２Ｔ−１Ｃ型強誘電体ランダムア
クセスメモリの構成を模式的に示す垂直断面図である。
クセスメモリの構成を模式的に示す垂直断面図である。
【図２】図１に示す本発明に係る２Ｔ−１Ｃ強誘電体ラ
ンダムアクセスメモリの構成を模式的に示す平面図であ
る。
ンダムアクセスメモリの構成を模式的に示す平面図であ
る。
【図３】図３（Ａ）、（Ｂ）は図１に示す本発明に係る
２Ｔ−１Ｃ強誘電体ランダムアクセスメモリのメモリセ
ルに情報の書込み動作を実行する方法を説明するための
図面であって、各々のメモリセルに「０」状態の情報の
書込み動作を実行する（充電）過程を示す図面である。
２Ｔ−１Ｃ強誘電体ランダムアクセスメモリのメモリセ
ルに情報の書込み動作を実行する方法を説明するための
図面であって、各々のメモリセルに「０」状態の情報の
書込み動作を実行する（充電）過程を示す図面である。
【図４】図４（Ａ）、（Ｂ）は図１に示す本発明に係る
２Ｔ−１Ｃ強誘電体ランダムアクセスメモリのメモリセ
ルに情報の書込み動作を実行する方法を説明するための
図面であって、各々のメモリセルに「１」状態の情報の
書込み動作を実行する（放電）過程を示す図面である。
２Ｔ−１Ｃ強誘電体ランダムアクセスメモリのメモリセ
ルに情報の書込み動作を実行する方法を説明するための
図面であって、各々のメモリセルに「１」状態の情報の
書込み動作を実行する（放電）過程を示す図面である。
【図５】図５（Ａ）、（Ｂ）は図１に示す本発明に係る
２Ｔ−１Ｃ強誘電体ランダムアクセスメモリのメモリセ
ルで情報の読出し動作を実行する方法を説明するための
図面である。図５（Ａ）は「０」状態の情報の読出し動
作を実行する過程を説明するための図面であり、図５
（Ｂ）は「１」を読み出す過程を示す図面である。
２Ｔ−１Ｃ強誘電体ランダムアクセスメモリのメモリセ
ルで情報の読出し動作を実行する方法を説明するための
図面である。図５（Ａ）は「０」状態の情報の読出し動
作を実行する過程を説明するための図面であり、図５
（Ｂ）は「１」を読み出す過程を示す図面である。
【図６】図６（Ａ）、（Ｂ）、（Ｃ）は、それぞれ図３
（Ａ）、（Ｂ）、及び図４（Ａ）、（Ｂ）に示される情
報の書込み動作を実行する過程、並びに図５（Ａ）、
（Ｂ）に示される情報の読出し動作を実行する過程で、
印加される電圧の波形とその動作を示す等価回路図であ
る。
（Ａ）、（Ｂ）、及び図４（Ａ）、（Ｂ）に示される情
報の書込み動作を実行する過程、並びに図５（Ａ）、
（Ｂ）に示される情報の読出し動作を実行する過程で、
印加される電圧の波形とその動作を示す等価回路図であ
る。
【図７】図１に示す本発明に係る２Ｔ−１Ｃ強誘電体ラ
ンダムアクセスメモリのメモリセルアレイを示す等価回
路図である。
ンダムアクセスメモリのメモリセルアレイを示す等価回
路図である。
１ プレートライン ２ 上部電極 ３ 強誘電体 ４ 下部電極 ５ 第１のワードライン ６ ソース ７ フローティングゲート ８ 第１のドレイン（拡散層） ９ ポテンシャルウェル １０ 第２のドレイン（拡散層） １１ センシングライン １２ 第２のワードライン １３ ビットライン １４ ダミーキャパシタ １６ コンタクトプラグ
フロントページの続き (71)出願人 501251448 バージニア テック インテレクチュアル プロパティーズ インク Ｖｉｒｇｉｎｉａ Ｔｅｃｈ Ｉｎｔｅｌ ｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｉｅｓ、 Ｉｎｃ. ザ ユナイテッド ステイツ オブ アメ リカ、バージニア ブラックスガーグ 24060、スイート 1625、プラット ドラ イブ 1872 1872 Ｐｒａｔｔ Ｄｒｉｖｅ、Ｓｕｉｔ ｅ 1625、Ｂｌａｃｋｓｇｕｒｇ Ｖｉｒ ｇｉｎｉａ 24060、Ｔｈｅ Ｕｎｉｔｅ ｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ (72)発明者 柳 仁 ▲景▼ 大韓民国 京畿道 龍仁市 器興邑 農書 里 山14−１番地 三星綜合技術院内 Ｆターム(参考） 5F083 FR01 GA21 MA06 MA17 NA08
Claims (9)
- 【請求項１】 第１の不純物がドーピングされた複数個
のポテンシャルウェルを有する半導体基板と、二つのト
ランジスタ及び一つのキャパシタを各々含む複数個のメ
モリセルと、これらのメモリセルをマトリックス状に連
結した複数個の連結ライン及びダミーキャパシタとを含
み、 前記二つのトランジスタは、 前記各ポテンシャルウェル内の半導体基板上で、第２の
不純物がドーピングされて形成されたソースと、 前記各ポテンシャルウェル内の半導体基板上で、第１の
方向に前記ソースと並列して配置されるように、第２の
不純物が各々所定の間隔でドーピングされて形成された
第１のドレイン及び第２のドレインと、 前記ソースと第１のドレインとの間の第１のチャネル上
部に形成された絶縁層の上に形成される第１のゲート
と、 前記第１のドレインと第２のドレインとの間の第２のチ
ャネル上部に形成された絶縁層の上に形成される第２の
ゲートとを具備し、 前記一つのキャパシタは、 前記ソースの上部領域に形成された絶縁層の上に形成さ
れる下部電極と、 前記下部電極上に積層された強誘電体層と、 前記強誘電体層上に形成された上部電極とを具備し、 前記連結ラインは、 前記各メモリセルにおいて第１の方向に配列された第１
のゲートを連結する第１のワードラインと、 前記第１の方向と垂直な第２の方向に配列されたメモリ
セルの第１のドレインを連結し、かつ前記ダミーキャパ
シタが共通して接続されたビットラインと、 前記第２の方向に配列されたメモリセルの第２のゲート
を連結する第２のワードラインと、 前記第２の方向に配列されたメモリセルの第２のドレイ
ンを連結するセンシングラインと、 前記各メモリセルのソースと下部電極とを連結するコン
タクトプラグと、前記第２の方向に配列されたメモリセ
ルの上部電極を連結するプレートラインとを具備して構
成されることを特徴とする２Ｔ−１Ｃ型強誘電体ランダ
ムアクセスメモリ。 - 【請求項２】 前記第１の不純物は、ｐ型の不純物であ
り、 前記第２の不純物は、ｎ+型の不純物であることを特徴
とする請求項１に記載の２Ｔ−１Ｃ型強誘電体ランダム
アクセスメモリ。 - 【請求項３】 前記第１の不純物は、ｎ型の不純物であ
り、 前記第２の不純物は、ｐ+型の不純物であることを特徴
とする請求項１に記載の２Ｔ−１Ｃ型強誘電体ランダム
アクセスメモリ。 - 【請求項４】 前記センシングラインは、前記第１の方
向に配列されたメモリセルの第２のドレインを連結する
ことを特徴とする請求項１から請求項３のいずれか１項
に記載の２Ｔ−１Ｃ型強誘電体ランダムアクセスメモ
リ。 - 【請求項５】 前記ダミーキャパシタは、前記各メモリ
セルの第１のドレインとビットラインとの間に形成され
ることを特徴とする請求項１から請求項４のいずれか１
項に記載の２Ｔ−１Ｃ型強誘電体ランダムアクセスメモ
リ。 - 【請求項６】 第１の不純物でドーピングされた複数個
のポテンシャルウェルを有する半導体基板と、二つのト
ランジスタ及び一つのキャパシタを各々含む複数個のメ
モリセルと、これらのメモリセルをマトリックス状に連
結する複数個の連結ライン及びダミーキャパシタとを含
み、 前記二つのトランジスタは、 前記各ポテンシャルウェル内の前記半導体基板上で、第
２の不純物がドーピングされて形成されたソースと、 前記各ポテンシャルウェル内の前記半導体基板上で、第
１の方向に前記ソースと並列して配置されるように、前
記第２の不純物が各々所定の間隔でドーピングされて形
成された第１のドレイン及び第２のドレインと、 前記ソースと第１のドレインとの間の第１のチャネル上
部に形成された絶縁層の上に形成される第１のゲート
と、 前記第１のドレインと第２のドレインとの間の第２のチ
ャネル上部に形成された絶縁層の上に形成される第２の
ゲートとを具備し、 前記一つのキャパシタは、 前記ソースの上部領域に形成された絶縁層の上に形成さ
れる下部電極と、 前記下部電極上に積層された強誘電体層と、 前記強誘電体層上に形成された上部電極とを具備し、 前記連結ラインは、 前記各メモリセルにおいて第１の方向に配列された第１
のゲートを連結する第１のワードラインと、 前記第１の方向と垂直な第２の方向に配列されたメモリ
セルの第１のドレインを連結し、かつ前記ダミーキャパ
シタが共通して接続されたビットラインと、 前記第２の方向に配列されたメモリセルの第２のゲート
を連結する第２のワードラインと、 前記第２の方向に配列されたメモリセルの第２のドレイ
ンを連結するセンシングラインと、 前記各メモリセルのソースと下部電極とを連結するコン
タクトプラグと、 前記第２の方向に配列されたメモリセルの上部電極を連
結するプレートラインとを具備する２Ｔ−１Ｃ型強誘電
体ランダムアクセスメモリの動作方法において、 （ａ）前記第１のワードラインに電圧Ｖwを印加し、前
記プレートラインに電圧Ｖpを印加して選択されたメモ
リセルに「０」状態の情報の書込み動作を実行する段階
と、 （ｂ）前記第１のワードラインに電圧Ｖwを印加し、前
記第２のワードラインに電圧Ｖcを印加して選択された
メモリセルに「１」状態の情報の書込み動作を実行する
段階と、 （ｃ）前記第１のワードラインに電圧Ｖwを印加し、前
記第２のワードラインに電圧Ｖcを印加して、前記選択
されたメモリセルから負電荷を検出することにより、前
記情報の書込み動作が実行された状態の読出し動作を実
行する段階とを含むことを特徴とする２Ｔ−１Ｃ型強誘
電体ランダムアクセスメモリの動作方法。 - 【請求項７】 前記（ｃ）段階は、前記選択されたメモ
リセルに接続されたセンシングラインを通じてこの選択
されたメモリセルの負電荷を検出することにより行なわ
れることを特徴とする請求項６に記載の２Ｔ−１Ｃ型強
誘電体ランダムアクセスメモリの動作方法。 - 【請求項８】 前記（ｃ）段階で前記選択されたメモリ
セルの状態は、前記選択されたメモリセルから負電荷が
検出されれば「０」状態と読み出され、前記選択された
メモリセルから負電荷が検出されなければ「１」状態と
読み出されることを特徴とする請求項６または請求項７
に記載の２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリ
の動作方法。 - 【請求項９】 前記（ｃ）段階は、前記「０」状態の情
報の読出し動作を実行した後には必ず前記「０」状態と
読み出されたメモリセルが「０」状態をそのまま保持す
るように「０」状態に復旧させる段階をさらに含むこと
を特徴とする請求項６から請求項８のいずれか１項に記
載の２Ｔ−１Ｃ型強誘電体ランダムアクセスメモリの動
作方法。
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