JP4370514B2 - 半導体記憶装置及びその製造方法 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、不揮発性メモリ素子とＤＲＡＭ素子とを同一メモリセル内に備える半導体記憶装置とその製造方法に関する。

特開平０７−７８４８４号公報（特許文献１）には、不揮発性記憶装置が開示されている。この不揮発性記憶装置は、通常の不揮発性メモリセルと、その不揮発性メモリセルが接続するビット線と、そのビット線を選択する選択スイッチ素子と、容量素子とを備える。この容量素子は、ビット線やこのビット線に電気的に接続する部分が有する寄生容量で構成される。この通常の不揮発性メモリセルは、制御ゲート及び浮遊ゲートを有するトランジスタを備える。

特開平０５−２６７６８７号公報（特許文献２）には、不揮発性記憶素子が開示されている。この不揮発性記憶素子によれば、スイッチングトランジスタは、半導体基板にチャンネル領域を挟んで形成されたソース領域及びドレイン領域と、チャンネル領域上に電荷を蓄積する強誘電体膜を介して設けられたゲート電極とを有する。また、スイッチングトランジスタのソース領域にバリアメタルを接触させることにより、ショットキーダイオードが形成されている。

特開平０６−２４４３８４号公報（特許文献３）には、ＤＲＡＭセルと不揮発性メモリセルが複合された複合メモリセルの製造方法が開示されている。この製造方法によれば、素子形成用基板上に、フローティングゲート及びコントロールゲートを備えた不揮発性メモリセルが形成され、且つ、その素子形成用基板上に、ＤＲＡＭセルの情報蓄積部が形成される。そして、素子形成用基板の不揮発性メモリセル及びＤＲＡＭセルの情報蓄積部が形成された面と、支持基板とが張り合わされた後、素子形成用基板の一部分が除去される。残された素子形成用基板にＤＲＡＭセルのチャネル領域及びソース・ドレイン領域が形成される。この特許文献における図５は、複合メモリセルの等価回路を示している。

特開平０８−２４１５８５号公報（特許文献４）には、半導体記憶装置が開示されている。この半導体記憶装置のメモリセルは、１個のトランジスタと１個のキャパシタを備える。このトランジスタのゲートがワード線に接続され、ドレインがビット線に接続され、ソースが記憶ノードとしてのキャパシタの一端に接続され、キャパシタの他端がプレート電極に接続されている。そして、このメモリセルが、複数のワード線と複数のビット線との交点に選択的に配置されている。電源がオンされているアクティブ時、選択されたワード線につながるメモリセル内の各トランジスタがオンされ、非選択のワード線につながるメモリセル内の各トランジスタがオフ状態にある。電源がオンされているスタンドバイ時、電源オフ時、電源投入時、及び電源遮断時は、全てのメモリセルの内のトランジスタがオフ状態にある。

特開平１１−２７４４２９号公報（特許文献５）には、半導体記憶装置が開示されている。この半導体記憶装置のメモリセルは、転送ゲート用トランジスタと、その転送ゲート用トランジスタの一方の主電極領域と接続された第１電極層と、一定電位のプレート線に接続された第２電極層と、キャパシタとを備える。このキャパシタは、第１および第２の電極層に狭まれる。また、このキャパシタは、駆動電圧の最大値におけるリーク電流密度が１０^-6Ａ／ｃｍ²以上、１Ａ／ｃｍ²以下である強誘電体薄膜から形成される。

特許第２５２９８８５号（特許文献６）には、不揮発性半導体メモリが開示されている。この不揮発性半導体メモリによれば、複数のメモリセルがアレイ状に配置される。各々のメモリセルは、基板に設けられた第１表面を有する第１半導体領域と、第１表面上に設けられた荷電蓄積機構と、荷電蓄積機構に容量結合して設けられた第１制御ゲートと、第１表面とキャリアの授受を可能とするように接続された第２領域と、第１制御ゲートに容量結合して設けられた第２制御ゲートとを備える。また、各々のメモリセルは、第１制御ゲートに接続して設けられた随時電位設定手段を有する。

特開平０７−０７８４８４号公報 特開平０５−２６７６８７号公報 特開平０６−２４４３８４号公報 特開平０８−２４１５８５号公報 特開平１１−２７４４２９号公報 特許 第２５２９８８５号

本発明の目的は、電力供給が断たれる場合に、データを保護することができる半導体記憶装置とその製造方法を提供することにある。

本発明の他の目的は、電力供給が断たれる場合に、データをバックアップするのに必要な時間を低減することができる半導体記憶装置とその製造方法を提供することにある。

本発明の更に他の目的は、通常動作時、通常のＤＲＡＭと同等の機能を実現することができる半導体記憶装置とその製造方法を提供することにある。

本発明の更に他の目的は、特性劣化を抑制することができる半導体記憶装置とその製造方法を提供することにある。

本発明の更に他の目的は、製造コストを抑制することができる半導体記憶装置とその製造方法を提供することにある。

以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明に係る半導体記憶装置（１００）は、マトリックス状に配置された複数のメモリセル（１１）を有し、この複数のメモリセル（１１）の各々は、第１ワード線（２１）、第２ワード線（２２）、第１ビット線（２３）、及び第２ビット線（２４）に接続される。また、この複数のメモリセル（１１）の各々は、トランジスタ（３０）と、キャパシタ（４０）と、不揮発性メモリ（５０）と備える。このトランジスタ（３０）は、第１ワード線（２１）に接続されたゲート（３２）と、第１ビット線（２３）に接続されたドレイン（２ａ）と、キャパシタ（４０）に接続されたソース（２ｂ）とを有する。また、不揮発性メモリ（５０）は、第２ワード線（２２）、第２ビット線（２４）、及びトランジスタ（３０）のソース（２ｂ）に接続される。そして、この不揮発性メモリ（５０）のソース・ドレイン間の領域は、非導通になるように形成される。これにより、通常動作時にＤＲＡＭと同等の機能が実現され、又、不揮発性メモリ（５０）への異常書き込みが防止される。従って、半導体記憶装置としての特性が劣化することが抑制される。

この半導体記憶装置（１００）において、複数のメモリセル（１１）は、第１メモリセル（１１ａ、１１ｃ）と、第２メモリセル（１１ｂ、１１ｄ）とを含んでもよい。この時、第１メモリセル（１１ａ、１１ｃ）に接続する第１ビット線（２３Ａ、２３Ｂ）は、第２メモリセル（１１ｂ、１１ｄ）に接続する第２ビット線（２３Ａ、２３Ｂ）と共通である。また。第１メモリセル（１１ａ、１１ｃ）に接続する第２ビット線（２４Ａ、２４Ｂ）は、第２メモリセル（１１ｂ、１１ｄ）に接続する第１ビット線（２４Ａ、２４Ｂ）と共通である。また、第１ビット線（２３）と第２ビット線（２４）は、同一のセンスアンプ（６０）に接続される。つまり、複数のメモリセルは、いわゆる「折り返し型」形状で配置される。

本発明に係る半導体記憶装置（１００）において、不揮発性メモリ（５０）は、基板（１）の上に形成されるコントロールゲート（５４）と、基板（１）とコントロールゲート（５４）との間に絶縁膜（５１、５２、５５、５６）に囲まれて形成されるフローティングゲート（５３）と、基板（１）中に形成された第１拡散領域（２ｃ）及び第２拡散領域（２ｂ）とを備える。コントロールゲート（５４）は、第２ワード線（２２）に接続される。第１拡散領域（２ｃ）は、第２ビット線（２４）に接続される。第２拡散領域（２ｂ）は、トランジスタ（３０）のソース（２ｂ）に接続される。また、第１拡散領域（２ｃ）と第２拡散領域（２ｂ）との間の領域が、非導通になるように形成される。具体的には、埋め込み絶縁膜（５７）が、第１拡散領域（２ｃ）と第２拡散領域（２ｂ）との間に形成される。また、基板（１）の導電型はｐ型であり、第１拡散領域（２ｃ）及び第２拡散領域（２ｂ）の導電型はｎ型である。

本発明に係る半導体記憶装置（１００）において、トンネル絶縁膜（５６）は、第１拡散領域（２ｃ）とフローティングゲート（５３）との間に形成される。このトンネル絶縁膜（５６）は、電子がトンネル効果によって通過することができる膜である。

このような半導体記憶装置（１００）において、電源がオフされる時、第１ワード線（２１）にゲート電圧（Ｖ_Ｇ）が印加され、第２ワード線（２２）に第１制御電圧（ＶＣＧ）が印加される。また、第２ビット線（２４）に印加される電圧レベルは、第１ビット線（２３）に印加される電圧レベルの逆に設定される。これにより、キャパシタ（４０）に蓄積されている第１データ電荷に対応するバックアップ電荷が、フローティングゲート（５３）に現れる。ここで、第１制御電圧（Ｖ_ＣＧ）は、正の電圧である。あるいは、第１制御電圧（Ｖ_ＣＧ）は、負の電圧である。

また、電源がオンされる時、キャパシタ（４０）の電圧レベルがＨｉｇｈに設定された後に、第２ワード線（２２）に第２制御電圧（Ｖ_ＣＧ）が印加される。そして、ＧＩＤＬ（Gate Induced Drain Leakage）電流が、第２拡散領域（２ｂ）を介して、キャパシタ（４０）と基板（１）の間に流れる。これにより、バックアップ電荷に対応する第２データ電荷が、キャパシタ（４０）に蓄積される。ここで、第２制御電圧（Ｖ_ＣＧ）は、負の電圧である。

本発明に係る半導体記憶装置（１００）は、マトリックス状に配置された複数のメモリセル（１１）を有する。この複数のメモリセル（１１）の各々は、キャパシタ（４０）と、キャパシタ（４０）に接続されたトランジスタ（３０）と、トランジスタ（３０）及びキャパシタ（４０）に接続された不揮発性メモリ（５０）とを備える。また、この不揮発性メモリ（５０）のソース・ドレイン間の領域は、非導通になるように形成される。電源がオフされる時、キャパシタ（４０）に蓄積されている第１データ電荷に対応するバックアップ電荷が、不揮発性メモリ（５０）に記憶される。一方、電源がオンされる時、バックアップ電荷に対応する第２データ電荷が、キャパシタ（４０）に蓄積される。

以上のような半導体記憶装置（１００）において、この第２データ電荷は、第１データ電荷が示すデータが反転されたデータを示す。従って、電源がオンされた後、複数のメモリセル（１１）において、ビット反転操作が行われる。つまり、「Ｈｉｇｈ」データは「Ｌｏｗ」データに反転し、「Ｌｏｗ」データは「Ｈｉｇｈ」データに反転する。

また、本発明に係る半導体記憶装置（１００）において、トンネル絶縁膜（５６）は、第２拡散領域（２ｂ）とフローティングゲート（５３）との間に形成されてもよい。この場合、電源がオフされる時、第２ワード線（２２）に第１制御電圧（Ｖ_ＣＧ）が印加される。これにより、キャパシタ（４０）に蓄積されている第１データ電荷に対応するバックアップ電荷が、フローティングゲート（５３）に現れる。ここで、第１制御電圧（Ｖ_ＣＧ）は、正の電圧である。あるいは、第１制御電圧（Ｖ_ＣＧ）は、負の電圧である。一方、電源がオンされる時、キャパシタ（４０）の電圧レベルがＨｉｇｈに設定された後に、第２ワード線（２２）に第２制御電圧（Ｖ_ＣＧ）が印加される。そして、ＧＩＤＬ（Gate Induced Drain Leakage）電流が、第２拡散領域（２ｂ）を介して、キャパシタ（４０）と基板（１）の間に流れる。これにより、バックアップ電荷に対応する第２データ電荷が、キャパシタ（４０）に蓄積される。ここで、第２制御電圧（Ｖ_ＣＧ）は、負の電圧である。

本発明に係る半導体記憶装置（１００）は、複数のメモリセル（１１）におけるデータを制御する制御ユニット（１３０）と、スイッチ（１３１）と、スイッチ（１３１）及び制御ユニット（１３０）に接続されたスイッチング検出器（１３２）とを更に備える。このスイッチング検出器（１３２）は、スイッチ（１３１）がオフにされたことを検出し、スイッチ（１３１）がオフになったことを示すスイッチオフ信号を制御ユニット（１３０）に出力する。制御ユニット（１３０）は、スイッチオフ信号を受け取った場合、バックアップ電荷が不揮発性メモリ（５０）に記憶された後に電源（１２０）がオフされるように、複数のメモリセル（１１）を制御する。

このように、本発明に係る半導体記憶装置（１００）によれば、複数のメモリセル（１１）に記憶されているデータが保護される。このようなバックアップ動作は、消費電力を節約しようとする場合、不意に電源が切断された場合、停電の場合などに有効である。また、この時、複数のメモリセル（１１）に格納されているデータは、ワード線（２１）単位でバックアップされる。よって、複数のメモリセル（１１）に格納されているデータは、高速でバックアップされる。

本発明に係る不揮発性メモリ（５０）は、基板（１）と、基板（１）上に第１絶縁膜（５１、５６）を介して形成されたフローティングゲート（５３）と、フローティングゲート（５３）上に第２絶縁膜（５２）を介して形成されたコントロールゲート（５４）と、基板（１）中に形成されたソース（２ｂ、２ｃ）及びドレイン（２ｂ、２ｃ）とを備える。また、ソース（２ｂ、２ｃ）とドレイン（２ｂ、２ｃ）との間の領域は、非導通になるように形成される。具体的には、埋め込み絶縁膜（５７）が、ソース（２ｂ、２ｃ）とドレイン（２ｂ、２ｃ）との間に形成される。また、上記第１絶縁膜（５１、５６）は、ゲート絶縁膜（５１）と、トンネル効果により電子が通過するトンネル絶縁膜（５６）とを含む。このトンネル絶縁膜（５６）は、ソース（２ｂ、２ｃ）及びドレイン（２ｂ、２ｃ）のいずれかとフローティングゲート（５３）との間に形成される。

本発明に係る半導体記憶装置（１００）の製造方法は、（ａ）基板（１）表面に到達する埋め込み絶縁膜（５７）を、基板（１）中に形成する工程と、（ｂ）電子がトンネル効果により通過するトンネル絶縁膜（５６）を、埋め込み絶縁膜（５７）の一部を覆うように、基板（１）上に形成する工程と、（ｃ）第１ゲート絶縁膜（５１）を、埋め込み絶縁膜（５７）の一部を覆うように、基板（１）上に形成する工程と、（ｄ）トンネル絶縁膜（５６）及び第１ゲート絶縁膜（５１）の上に、第１ゲート電極（５３）を形成する工程と、（ｅ）第１ゲート電極（５３）の上に、第２ゲート絶縁膜（５２）を介して第２ゲート電極（５４）を形成する工程とを備える。

この製造方法は、（ｆ）トンネル絶縁膜（５６）の下方に、基板（１）と導電型の異なる第１拡散領域（２）を形成する工程と、（ｇ）第１ゲート絶縁膜（５１）の下方に、基板（１）と導電型の異なる第２拡散領域（２）を形成する工程とを更に備える。また、この製造方法は、（ｈ）第１拡散領域（２）あるいは第２拡散領域（２）をソースとするトランジスタ（３０）を形成する工程と、（ｉ）第１拡散領域（２）あるいは第２拡散領域（２）と接続するようにキャパシタ（４０）を形成する工程とを更に備える。

本発明に係る半導体記憶装置によれば、電力供給が断たれる場合に、データを保護することが可能となる。

本発明に係る半導体記憶装置によれば、電力供給が断たれる場合に、データをバックアップするのに必要な時間が低減される。

本発明に係る半導体記憶装置によれば、通常動作時、通常のＤＲＡＭと同等の機能を実現することが可能となる。

本発明に係る半導体記憶装置によれば、特性劣化が抑制される。

本発明に係る半導体記憶装置の製造方法によれば、上記の半導体記憶装置が提供され、且つ、製造コストが抑制される。

添付図面を参照して、本発明による半導体記憶装置及び半導体記憶装置の製造方法を説明する。

（第一の実施の形態）
図１は、本発明の第一の実施の形態に係る半導体記憶装置の構成を示す回路図である。この半導体記憶装置は、マトリックス状に配置された複数のメモリセル（メモリセルアレイ１０）を備える。図１において、４ビット分のメモリセルアレイ１０、すなわちメモリセル１１ａ〜１１ｄが示されている。複数のメモリセルの各々（１１ａ〜１１ｄ）は、トランジスタ３０、キャパシタ４０、及び不揮発性メモリ５０を備える。後述されるように、この不揮発性メモリ５０は、「非導通」の特性を備えている。トランジスタ３０として、ＭＯＳＦＥＴが例示され、このトランジスタ３０とキャパシタ４０の組は、以下、「ＤＲＡＭ素子」と参照される。

図１に示されるように、各々のメモリセル１１は、第１ワード線２１、第２ワード線２２、第１ビット線２３、第２ビット線２４に接続されている。例えば、メモリセル１１ａは、第１ワード線２１Ａ、第２ワード線２２Ａ、第１ビット線２３Ａ、第２ビット線２４Ａに接続されている。また、メモリセル１１ｄは、第１ワード線２１Ｂ、第２ワード線２２Ｂ、第１ビット線２３Ｂ、第２ビット線２４Ｂに接続されている。この第１ワード線２１は及び第２ワード線２２は、それぞれＤＲＡＭ素子（３０、４０）及び不揮発性メモリ５０の制御に用いられる。

メモリセル１１ａにおいて、選択用のトランジスタ３０ａのゲートは第１ワード線２１Ａに接続され、そのドレインは第１ビット線２３Ａに接続されている。選択用のトランジスタ３０ａのソースは、キャパシタ４０ａの一端に接続されている。また、不揮発性メモリ５０ａは、そのキャパシタ４０ａの一端（トランジスタ３０ａのソース）、第２ワード線２２Ａ、及び第２ビット線２４Ａに接続されている。つまり、不揮発性メモリ５０ａのゲートは第２ワード線２２Ａに接続される。不揮発性メモリ５０ａのソース・ドレインの一方は第２ビット線２４Ａに接続され、他方はキャパシタ４０ａの一端に接続される。また、キャパシタ４０ａの他端は、対向電極２５に接続されている。

センスアンプ６０は、メモリセル１１のデータの読み込みやメモリセル１１へのデータの書き込みに使用される。例えば、第１ビット線２３Ａと第２ビット線２４Ａが、センスアンプ６０Ａに接続されている。つまり、第１ビット線２３Ａと第２ビット線２４Ａは、「ビット線対」を構成し、互いに相補的に機能する。

メモリセル１１ｂにおいて、選択用のトランジスタ３０ｂのゲートは第１ワード線２１Ｂに接続され、そのドレインは第２ビット線２４Ａに接続されている。選択用のトランジスタ３０ａのソースは、キャパシタ４０ｂの一端に接続されている。また、不揮発性メモリ５０ｂは、そのキャパシタ４０ｂの一端（トランジスタ３０ｂのソース）、第２ワード線２２Ｂ、及び第１ビット線２３Ａに接続されている。つまり、不揮発性メモリ５０ｂのゲートは第２ワード線２２Ｂに接続される。不揮発性メモリ５０ｂのソース・ドレインの一方は第１ビット線２３Ａに接続され、他方はキャパシタ４０ｂの一端に接続される。また、キャパシタ４０ｂの他端は、対向電極２５に接続されている。

このように、メモリセル１１ａのトランジスタ３０ａに接続されるビット線（２３Ａ）は、メモリセル１１ｂの不揮発性メモリ５０ｂに接続されるビット線と共通である。また、メモリセル１１ａの不揮発性メモリ５０ａに接続されるビット線（２４Ａ）は、メモリセル１１ｂのトランジスタ３０ｂに接続されるビット線と共通である。このビット線対２３Ａ、２４Ａが、上述のように、１つのセンスアンプ６０Ａに接続されている。つまり、図１において、ビット線２３、２４は、いわゆる「折り返し型」の形状で配置され、メモリセル１１の各々に接続される。一般的に、この「折り返し型」の配置形状は、雑音耐性や低電力特性などの点で優れる。

メモリセル１１ｃ、１１ｄの構成は、上記メモリセル１１ａ、１１ｂの構成と同様である。つまり、第１ビット線２３Ｂと第２ビット線２４Ｂは、センスアンプ６０Ｂに接続される。このように、第１ビット線２３Ｂと第２ビット線２４Ｂは、「ビット線対」を構成し、互いに相補的に機能する。

図２は、本発明の第一の実施の形態に係るメモリセルアレイ１０の構造を概略的に示す平面図である。図２において、図１に示されたメモリセル１１ａ〜１１ｄの配列が示されている。上述の第１ワード線２１と第２ワード線２２は、図２において横方向に延びるように形成されている。また、第１ビット線２３と第２ビット線２４は、上記ワード線２１、２２に直交するように形成され、図２において上下方向に延びるように形成されている。トランジスタ３０及び不揮発性メモリ５０は、後述されるビット線コンタクト２７を介して、第１ビット線２３あるいは第２ビット線２４に接続される。図２に示されるように、キャパシタ４０は、１つのメモリセル１１において、トランジスタ３０と不揮発性メモリ５０の間に形成される。

図３は、本発明の第１の実施の形態に係る半導体記憶装置の構造を示す断面図である。例えば、図３は、図２における破線Ｘ−Ｘ´に沿ったメモリセル１１ａの断面を示す。基板１中に複数の拡散領域２ａ、２ｂ、２ｃが形成されている。この基板１として、ｐ型シリコン基板が例示され、拡散領域２の導電型としてｎ型が例示される。この拡散領域２ａ、２ｂを含む領域に、トランジスタ３０（ＮＭＯＳトランジスタ）が形成され、拡散領域２ｂ、２ｃを含む領域に、不揮発性メモリ５０が形成されている。

拡散領域２ａ、２ｂ間の基板１上に、ゲート絶縁膜３１が形成され、そのゲート絶縁膜３１の上にゲート電極３２が形成されている。このゲート電極３２は、保護絶縁膜３３により囲まれている。このように構成されたトランジスタ３０において、拡散領域２ａはドレインであり、拡散領域２ｂはソースである。そして、上述の第１ワード線２１は、ゲート電極３２として形成されている。また、拡散領域２ａ上には、ビット線コンタクト２７が形成されており、上述の第１ビット線２３は、このビット線コンタクト２７を介してドレインに接続するように形成されている。

また、拡散領域２ｂ、２ｃ間の基板１上に、絶縁膜（５１、５６）を介して、フローティングゲート５３が形成されている。この絶縁膜は、第１ゲート絶縁膜５１とトンネル絶縁膜５６を含む。具体的には、図３において、フローティングゲート５３と拡散領域２ｂとの間に、第１ゲート絶縁膜５１が形成され、フローティングゲート５３と拡散領域２ｃとの間に、トンネル絶縁膜５６が形成されている。このトンネル絶縁膜５６の膜厚は極めて薄く（例えば１０ｎｍ以下）、電子は、「トンネル効果（tunnel effect）」により、このトンネル絶縁膜５６を通過することができる。このトンネル効果として、トンネル絶縁膜に強い電界を加えることによって発生する「Ｆ−Ｎトンネル（Fowler-Nordheim Tunneling）」が知られている。

フローティングゲート５３の上に第２ゲート絶縁膜５２が形成され、その第２ゲート絶縁膜５２の上にコントロールゲート５４が形成されている。このフローティングゲート５３及びコントロールゲート５４は、保護絶縁膜５５により囲まれている。このように構成された不揮発性メモリ５０において、拡散領域２ｂはドレインであり、拡散領域２ｃはソースである。そして、上述の第２ワード線２２は、コントロールゲート５４として形成されている。また、拡散領域２ｃ上には、ビット線コンタクト２７が形成されており、上述の第２ビット線２４は、このビット線コンタクト２７を介して拡散領域２ｃに接続するように形成されている。なお、フローティングゲート５３は、絶縁膜により完全に囲まれている。

本発明に係る半導体記憶装置によれば、不揮発性メモリ５０のソース・ドレイン間の領域（チャネル領域）は、「非導通」になるように形成される。具体的には、図３に示されるように、埋め込み絶縁膜５７が、基板１中の拡散領域２ｂと拡散領域２ｃとの間に形成される。この埋め込み絶縁膜５７は、基板１の表面に達するように形成される。上述のように、第１ゲート絶縁膜５１は、フローティングゲート５３と拡散領域２ｂとの間に、すなわち、この埋め込み絶縁膜５７の一方側に形成される。また、トンネル絶縁膜５６は、フローティングゲート５７と拡散領域２ｃとの間に、すなわち、この埋め込み絶縁膜５７の他方側に形成される。

拡散領域２ｂの上には、キャパシタコンタクト４４が形成されており、キャパシタ４０は、このキャパシタコンタクト４４に接続するように形成されている。このキャパシタ４０は、上部電極４１、誘電体膜４２、下部電極４３を備え、この下部電極４３がキャパシタコンタクト４４に接続するように形成されている。誘電体膜４２は、下部電極４３を覆うように形成され、上部電極４１は、誘電体膜４２の上に形成されている。そして、この上部電極４１は、上述の対向電極２５に接続されている。

以上に示されたように、本発明に係る半導体記憶装置によれば、メモリセル１１は、選択用のトランジスタ３０、キャパシタ４０、及び非導通特性を有する不揮発性メモリ５０とを備える。以下、このような半導体記憶装置の動作を、図４及び図５を用いて詳細に説明する。

図４は、本発明の第一の実施の形態に係る半導体記憶装置の動作を説明するための回路図である。図４において、１つのメモリセル１１に対応する回路が模式的に示されている。具体的には、図４において、トランジスタ３０、キャパシタ４０、不揮発性メモリ５０、トランジスタ３０に接続された第１ビット線２３、不揮発性メモリ５０に接続された第２ビット線２４、及びビット線対（２３、２４）に接続されたセンスアンプ６０が示されている（図１参照）。

一般的に半導体素子にはｐｎ接合が存在する。例えば、図３において、キャパシタ４０と不揮発性メモリ５０をつなぐ領域にｐｎ接合が形成される。つまり、拡散領域２ｂと基板１によりｐｎ接合が形成される。基板の導電型がｐ型、拡散領域２ｂの導電型がｎ型であるとき、図４に示されるＰＮダイオード５８がキャパシタ４０につながるとみなされる。このｐｎ接合における接合リーク電流Ｉ_ＬＣは、基板１へ流れ込み（逆電流）、これによって、キャパシタに蓄積されたデータ電荷が減少することが知られている。

一般的に、この接合リーク電流Ｉ_ＬＣは極めて小さい。しかしながら、この接合リーク電流Ｉ_ＬＣがゲート絶縁膜（第１ゲート絶縁膜５１）の電位に強く依存することも知られている。具体的には、コントロールゲート５４に「負電圧」が印加された場合、接合耐圧より十分に小さい電圧差においても、接合リーク電流Ｉ_ＬＣが発生することが知られている。このような電流は、ＧＩＤＬ（Gate Induced Drain Leakage）電流と呼ばれている。このＧＩＤＬ電流は、量子効果によるトンネル電流が流れることに起因し、このトンネル電流は、基板・ゲート絶縁膜界面におけるエネルギーバンドが、負電界の効果によって曲げられ、実行バンド幅が短くなることに起因する。

図５は、本発明の第一の実施の形態に係るメモリセル１１におけるリーク電流特性を示すグラフである。図５において、縦軸は接合リーク電流Ｉ_ＬＣを示し、横軸はコントロールゲート５４に印加される制御電圧（負電圧）Ｖ_ＣＧを示す。また、線Ｃ１及びＣ２は、フローティングゲート５３に格納される電荷によるＩＶ特性の変化を示す。

フローティングゲート５３に正電荷が格納されている場合、この正電荷によって上述の負電界の効果が緩和される。よって、接合リーク電流Ｉ_ＬＣを発生させるには、より高い負の制御電圧Ｖ_ＣＧが必要となる。すなわち、この場合、接合リーク電流Ｉ_ＬＣは流れにくくなり、ＩＶ特性は、図５中の線Ｃ１で示される特性になる。一方、フローティングゲート５３に電子が注入されている場合、すなわち負電荷が格納されている場合、この負電荷によって上述の負電界の効果が強化される。よって、接合リーク電流Ｉ_ＬＣが流れやすくなり、ＩＶ特性は、図５中の線Ｃ２で示される特性になる。フローティングゲート５３に格納される電荷がゼロの場合、接合リーク電流Ｉ_ＬＣは、負電荷が格納されている場合より流れにくくなり、正電荷が格納されている場合より流れやすくなる。以下、フローティングゲート５３の帯電状況に応じて、この特性Ｃ１及びＣ２が適宜参照される。

通常時の動作：
本発明に係るメモリセル１１において、不揮発性メモリ５０は常に非導通状態にあるので、通常動作時、このメモリセル１１は、通常のＤＲＡＭメモリセルと等価である。ここで、「通常動作」とは、電源から電力が供給されている状態における動作を意味する。従って、データの読み書きは、通常のＤＲＡＭに対する方法と同様の方法により実行される。また、メモリセル１１に格納されたデータの保持は、通常のＤＲＡＭにおけるリフレッシュ方法と同様の方法により実行される。

このように、本発明によれば、不揮発性メモリ５０のソース・ドレイン間が非導通になるように形成されているので、通常動作時にＤＲＡＭと同等の機能が実現される。更に、通常動作時（ＤＲＡＭ動作時）、不揮発性メモリ５０への異常書き込みが防止される。つまり、キャパシタ４０に保持されるデータへの影響が防止され、半導体記憶装置としての特性が劣化することが抑制される。すなわち、動作の安定した半導体記憶装置が提供される。

電源がオフされる時の動作：
装置への電力供給が停止される時、本発明に係る半導体記憶装置において、「セルフリフレッシュ動作」が実行される。電力供給の停止動作は、例えば、周知の電圧感知回路によって検出される。あるいは、後述されるスイッチング検出器を用いることによって、電源スイッチのスイッチング動作が監視されてもよい。電力供給の停止動作が検出された後、以下に示される「セルフリフレッシュ動作」が実行された後に、電力供給が停止される。

図４を参照して、まず、第１ビット線２３及び第２ビット線２４が、プリチャージ電圧（Ｖ_ｃｃ／２）に初期設定される。次に、第１ワード線２１に所定の電圧Ｖ_Ｇが印加され、トランジスタ３０が選択される。これにより、キャパシタ４０に格納されたデータが、選択されたトランジスタ３０を介して第１ビット線２３に読み出される。次に、センスアンプ６０により、読み出された信号が増幅され、ビット線対２３、２４に所定の電圧が印加される。キャパシタ４０に格納されていたデータが「Ｈｉｇｈ」の場合、第１ビット線２３の電圧レベルは「Ｈｉｇｈ」（以下、Ｈｉｇｈ電圧と参照される）になり、第２ビット線２４の電圧レベルは「Ｌｏｗ」（以下、Ｌｏｗ電圧と参照される）になる。逆に、キャパシタ４０に格納されていたデータが「Ｌｏｗ」の場合、第１ビット線２３にはＬｏｗ電圧が印加され、第２ビット線２４にはＨｉｇｈ電圧が印加される。このように、第１ビット線２３の電圧レベルと第２ビット線２４の電圧レベルは、互いに逆になるように設定される。

このように増幅された電圧は、再書き込み電圧として利用される。つまり、第１ワード線２１（ゲート電極３２）に所定の電圧Ｖ_Ｇが印加され、キャパシタ４０には、「Ｈｉｇｈ」又は「Ｌｏｗ」のデータが再び書き込まれる。また、この時、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、正の制御電圧Ｖ_ＣＧが印加される。具体的には、制御電圧Ｖ_ＣＧと第２ビット線２４に印加されるＨｉｇｈ電圧との差によって「トンネル現象」が発生しない値に、制御電圧Ｖ_ＣＧは設定される。

キャパシタ４０に格納されていたデータがＨｉｇｈの場合、上述の通り、第２ビット線２４にはＬｏｗ電圧が印加されている。従って、コントロールゲート５４と第２ビット線との電圧差により、トンネル絶縁膜５６に十分な強度の電界が加わる。これにより、電子が、トンネル絶縁膜５６を通過し、フローティングゲート５３に注入される（Ｆ−Ｎトンネル効果）。これは、今考慮しているメモリセル１１のリーク電流特性が、例えば、図５中の線Ｃ２で示される特性になることを意味する。

一方、キャパシタ４０に格納されていたデータがＬｏｗの場合、上述の通り、第２ビット線２４にはＨｉｇｈ電圧が印加されている。この時、コントロールゲート５４と第２ビット線との電圧差は、トンネル現象を発生させるに十分な強度の電界を生成しない。従って、電子は、トンネル絶縁膜５６を通過できず、フローティングゲート５３には注入されない。本実施の形態において、この時のリーク電流特性は、図５中の線Ｃ１により示されるものとする。

このように、キャパシタ４０に格納されていたデータに依って、トンネル絶縁膜５６に加わる電界強度は異なる。この性質を利用し、コントロールゲート５４に適切な正の制御電圧Ｖ_ＣＧを印加することによって、キャパシタ４０に格納されていたデータに応じたデータが、不揮発性メモリ５０に書き込まれる。つまり、電源がオフされる時、キャパシタ４０に蓄積されている電荷（以下、第１データ電荷と参照される）に対応する電荷（以下、バックアップ電荷と参照される）が、フローティングゲート５３に現れる。以上の動作は、開始されるアドレスが指定された上で、任意のメモリセル１１（通常は全てのメモリセル１１）に対して実行される。

電源がオンされる時の動作：
本発明によれば、メモリセル１１のデータの復活に対して、上述の接合リーク電流Ｉ_ＬＣ（ＧＩＤＬ電流）が積極的に活用される。電源がオフされ、フローティングゲート５３に電子が注入された場合、メモリセル１１のリーク電流特性は、図５中の特性Ｃ２で表される。一方、フローティングゲート５３に電子が注入されなかった場合、メモリセル１１のリーク電流特性は、図５中の特性Ｃ１で表される。このように、もともとキャパシタ４０に格納されていたデータに応じて、メモリセル１１のリーク電流特性は変化する。そして、このリーク電流特性は、装置への電力供給が断たれた後も、不揮発性メモリ５０のおかげで保持され続ける。

電源がオンされると、まず、キャパシタ４０に「Ｈｉｇｈデータ」が書き込まれる。これは、対向電極２５が電源線に繋がっているためである。次に、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、負の制御電圧Ｖ_ＣＧが印加される。具体的には、図５に示された特性Ｃ２の場合に接合リーク電流Ｉ_ＬＣが流れ、特性Ｃ１の場合に接合リーク電流Ｉ_ＬＣが流れない値に、制御電圧Ｖ_ＣＧは設定される。

電源がオフされる時に、フローティングゲート５３に電子が注入された場合、接合リーク電流Ｉ_ＬＣ（ＧＩＤＬ電流）が、拡散領域２ｂを介して、キャパシタ４０から基板１へ流れる。つまり、電源がオフされた時、「Ｈｉｇｈデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｌｏｗデータ」がキャパシタ４０に復活する。この放電時間は、長くても数ｍｓである。

一方、電源がオフされる時に、フローティングゲート５３に電子が注入されなかった場合、接合リーク電流Ｉ_ＬＣは流れない。よって、その「Ｈｉｇｈデータ」が、キャパシタ４０に数秒間に渡って維持される。この間に、第２ワード線２２の電位が０Ｖもしくは若干正電位に戻されると、接合リーク電流Ｉ_ＬＣはもはや流れない。つまり、電源がオフされた時、「Ｌｏｗデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｈｉｇｈデータ」がキャパシタ４０に復活する。

このように、キャパシタ４０に格納されていたデータに依って、メモリセル１１のリーク電流特性は異なる（図５参照）。この性質を利用し、コントロールゲート５４に適切な負の制御電圧Ｖ_ＣＧを印加することによって、フローティングゲート５３に記憶されたデータに応じたデータが、キャパシタ４０に書き込まれる。つまり、電源がオンされるとき、フローティングゲート５３に蓄積されている上記バックアップ電荷と相関を有する電荷（以下、第２データ電荷と参照される）が、キャパシタ４０に蓄積される。

ここで、この第２データ電荷と第１データ電荷は、負の相関を有する。つまり、メモリセル１１に復活するデータは、もともと記憶されていたデータの反対である。従って、本実施の形態によれば、電源がオンされる際、あるいは電源がオンされた後、全てのメモリセル１１において「ビット反転操作」が行われる。例えば、電源がオンされる時、「電源オン・電源オフ・電源オン」というシーケンスが実行されればよい。つまり、ある状態のメモリセルの内容を復活させるためには、上記の電源オフ−オン操作が偶数回実行されればよい。このビット反転操作によって、メモリセル１１内のＨｉｇｈデータは、Ｌｏｗデータに変わり、メモリセル１１内のＬｏｗデータは、Ｈｉｇｈデータに変わる。

不揮発性メモリの初期化動作：
最後に、通常の手法を用いて、不揮発性メモリ５０の初期化が行われる。つまり、第２ワード線２２及び第２ビット線２４に適正な電圧が印加され、電子がフローティングゲート５３から引き抜かれる。これにより、不揮発性メモリ５０は、初期状態に戻る。この初期化動作のタイミングは、装置の設計者により適宜決定され得る。例えば、ノイズによるデータ破壊を防ぐために、この初期化動作は、電源がオフされる際の上述の書き込み動作の直前に行われる。

以上に説明された本発明に係る半導体記憶装置による効果は、以下の通りである。すなわち、同一メモリセル１１内にＤＲＡＭ素子（３０、４０）と非導電性の不揮発性メモリ素子（５０）が形成され、メモリセル１１に記憶されているデータが保護される。具体的には、電力供給が断たれる時に、ＤＲＡＭ素子に記憶されているデータに対応するデータが、不揮発性メモリ素子に自動的に書き込まれる。そして、電力が再度供給される時に、不揮発性メモリ素子に格納されているデータに対応するデータが、ＤＲＡＭ素子に復活する。このようなバックアップ動作は、消費電力を節約しようとする場合、不意に電源が切断された場合、停電の場合などに有効である。そのような場合にコンピュータが停止しても、それまで取り扱っていたデータは不揮発性メモリ素子に格納されるため、必要によりそのデータが取り出され得る。

また、本発明に係る半導体記憶装置によれば、メモリセルアレイ１０に格納されているデータは、ワード線２１単位でバックアップされる。すなわち、メモリセルアレイ１０に格納されているデータは、高速でバックアップされる。例えば、ＤＲＡＭセルアレイとフラッシュメモリセルアレイが、同じチップ上に別々に形成される場合、そのＤＲＡＭセルアレイに格納されているデータは、ビット単位でフラッシュメモリセルアレイに転送される。このため、その転送作業には、膨大な時間が必要とされる。本発明に係る半導体記憶装置によれば、電力供給が断たれる場合に、データをバックアップするのに必要な時間が低減される。

更に本発明に係る半導体記憶装置によれば、不揮発性メモリ５０のソース・ドレイン間が非導通になるように形成されている。従って、通常動作時に通常のＤＲＡＭと同等の機能が実現され、互換性が維持される。また、通常動作時（ＤＲＡＭ動作時）、不揮発性メモリ５０への異常書き込みが防止される。つまり、キャパシタ４０に保持されるデータへの影響が防止され、半導体記憶装置としての特性が劣化することが抑制される。すなわち、動作の安定した半導体記憶装置が提供される。

次に、本発明に係る半導体記憶装置の製造方法を説明する。図６Ａ〜図６Ｃは、その製造工程を説明するための半導体記憶装置の断面図であり、特に、非導通型の不揮発性メモリ５０を含む部分の製造方法を示す。

まず、埋め込み絶縁膜５７が、周知のトレンチ埋設法（トレンチ分離法）によって、シリコンの基板１中に形成される。この埋め込み絶縁膜５７は、基板１の表面から、基板１中へ延びるように形成される。次に、基板１上にトンネル絶縁膜５６が形成される。ここで、図６Ａに示されるように、このトンネル絶縁膜５６は、埋め込み絶縁膜５７の一部を覆うように形成される。トンネル絶縁膜５６の材料として、シリコン窒化膜が例示される。例えば、基板１上にＣＶＤ法によりシリコン窒化膜が形成された後、そのシリコン窒化膜が所望のパターンにパターニングされる。パターニングされたシリコン窒化膜は、埋め込み絶縁膜５７の表面の一部を覆っている。

次に、第１ゲート絶縁膜５１となる絶縁膜８１が、熱酸化法により基板１上に形成される。シリコン窒化膜のトンネル絶縁膜５６は、マスクとして用いられる。ここで、図６Ａに示されるように、この絶縁膜８１（第１ゲート絶縁膜５１）は、埋め込み絶縁膜５７の一部を覆うように形成される。次に、トンネル絶縁膜５６及び絶縁膜８１の上に、フローティングゲート５３となるポリシリコン膜８２が形成される。そして、このポリシリコン膜８２の上に、第２ゲート絶縁膜５２となる絶縁膜８３が形成される（以上、図６Ａ参照）。

次に、上記ポリシリコン膜８２と絶縁膜８３が、所定の形にパターニングされ、フローティングゲート５３が形成される。このフローティングゲート５３は、トンネル絶縁膜５６及び第１ゲート絶縁膜５１の両方にまたがるように形成される。つまり、フローティングゲート５３の下には、埋め込み絶縁膜５７が存在している。その後、熱酸化処理が行われ、フローティングゲート５３の露出部分に酸化膜８４が形成される。続いて、絶縁膜８１や酸化膜８４の上に、コントロールゲート５４となるポリシリコン（あるいはケイ化タングステン）８５が形成される。そして、そのポリシリコン８５の上に、絶縁膜８６が積層される（以上、図６Ｂ参照）。

次に、このポリシリコン８５や絶縁膜８６が、所望のパターンにパターニングされ、ゲート電極３２、コントロールゲート５４が形成される。そして、イオン注入法などによって、基板１中の所定の場所に拡散領域２が形成される。例えば、基板１の導電型がｐ型の場合、この拡散領域２の導電型はｎ型である。その後、保護絶縁膜５５や層間絶縁膜５が形成される（以上、図６Ｃ参照）。

これ以降、公知のＤＲＡＭ製造方法と同様の方法で、キャパシタ４０やトランジスタ３０、配線などが形成される。例えば図３に示されるように、第１ゲート絶縁膜５１の下方に形成された拡散領域２をソースとするトランジスタ３０や、その拡散領域２に接続されるキャパシタ４０が形成される。あるいは、トンネル絶縁膜５６の下方に形成された拡散領域２をソースとするトランジスタ３０や、その拡散領域２に接続されるキャパシタ４０が形成される（図８参照）。以上に示された方法により、本発明に係る半導体記憶装置が製造される。

このように、本発明に係る半導体記憶装置の製造方法は、通常のＤＲＡＭの設計との互換性が高く、装置の設計を容易にならしめる。また、ＤＲＡＭ製造における材料がそのまま適用でき、且つ、ＤＲＡＭと同様の量産性が実現される。また、通常のＤＲＡＭ素子に不揮発性メモリ素子を追加しただけの最小セルレイアウトが可能である。このように、本発明に係る半導体記憶装置の製造方法によれば、製造コストが抑制される。

図７は、上述のメモリセルアレイ１０を備える半導体記憶装置の構成を示すブロック図である。図７において、半導体記憶装置１００は、メモリセルアレイ１０を有するチップ１１０を備える。チップ１１０には、Ｘデコーダ１１１、Ｙデコーダ１１２、センスアンプ１１３、バッファ１１４などが形成されている。Ｘデコーダ１１１は、アドレス制御信号に基づき、第１ワード線２１や第２ワード線２２のの制御を行う。また、Ｙデコーダ１１２は、アドレス制御信号に基づき、第１ビット線２３や第２ビット線２４の制御を行う。センスアンプ１１３は、ビット線２３、２４に読み出されたデータ信号の増幅を行う。バッファ１１４は、入力データや出力データの授受を行う。

また、半導体記憶装置１００は、メモリセルアレイ１０におけるデータや電力供給を制御する制御ユニット１３０、スイッチ１３１、及びスイッチング検出器１３２を更に備える。スイッチング検出器１３２は、スイッチ１３１及び制御ユニット１３０に接続される。このスイッチング検出器１３２は、スイッチ１３１におけるスイッチ動作を監視し、スイッチ１３１がオフにされたことを検出すると、スイッチオフ信号を制御ユニット１３０に出力する。このスイッチオフ信号は、スイッチ１３１がオフになったことを示す信号である。

制御ユニット１３０は、電源１２０とチップ１１０との間に介在する。この制御ユニット１３０は、電力供給の停止動作が検出された時、つまりスイッチオフ信号を受け取った時、以上に示された「セルフリフレッシュ動作」を実行する。これにより、メモリセルアレイ１０の各メモリセル１１において、ＤＲＡＭ素子に記憶されているデータに対応するデータが、不揮発性メモリ５０に記憶される。この「セルフリフレッシュ動作」が完了した後に、制御ユニット１３０は、電源１２０からチップ１１０への電力供給を停止させる。

以上に説明されたように、本発明に係る半導体記憶装置によれば、電力供給が断たれる場合に、データが保護され、且つ、そのデータのバックアップに必要な時間が低減される。また、通常動作時、通常のＤＲＡＭと同等の機能を実現することが可能となる。更に、半導体記憶装置としての特性劣化が抑制される。

（第二の実施の形態）
本発明の第二の実施の形態に係る半導体記憶装置によれば、電源がオフされる時、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、負の制御電圧Ｖ_ＣＧが印加される。具体的には、制御電圧Ｖ_ＣＧと第２ビット線２４に印加されるＬｏｗ電圧との差によって「トンネル現象」が発生しない値に、制御電圧Ｖ_ＣＧは設定される。その他の動作は、第一の実施の形態における動作と同様であり、その説明は適宜省略される。

電源がオフされる時の動作：
キャパシタ４０に格納されていたデータがＬｏｗの場合、上述の通り、第２ビット線２４にはＨｉｇｈ電圧が印加されている。従って、コントロールゲート５４と第２ビット線との電圧差により、トンネル絶縁膜５６に十分な強度の電界が加わる。これにより、電子が、トンネル絶縁膜５６を通過し、フローティングゲート５３から引き抜かれる（Ｆ−Ｎトンネル効果）。これは、今考慮しているメモリセル１１のリーク電流特性が、例えば、図５中の線Ｃ１で示される特性になることを意味する。

一方、キャパシタ４０に格納されていたデータがＨｉｇｈの場合、上述の通り、第２ビット線２４にはＬｏｗ電圧が印加されている。この時、コントロールゲート５４と第２ビット線との電圧差は、トンネル現象を発生させるに十分な強度の電界を生成しない。従って、電子は、トンネル絶縁膜５６を通過できず、フローティングゲート５３から引き抜かれない。本実施の形態において、この時のリーク電流特性は、図５中の線Ｃ２により示されるものとする。

電源がオンされる時の動作：
電源がオンされると、まず、キャパシタ４０に「Ｈｉｇｈデータ」が書き込まれる。次に、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、負の制御電圧Ｖ_ＣＧが印加される。具体的には、図５に示された特性Ｃ２の場合に接合リーク電流Ｉ_ＬＣが流れ、特性Ｃ１の場合に接合リーク電流Ｉ_ＬＣが流れない値に、制御電圧Ｖ_ＣＧは設定される。これにより、電源オフ時にキャパシタ４０に格納されていたデータに依って、接合リーク電流Ｉ_ＬＣ（ＧＩＤＬ電流）が流れる。

つまり、電源がオフされた時、「Ｈｉｇｈデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｌｏｗデータ」がキャパシタ４０に復活する。一方、電源がオフされた時、「Ｌｏｗデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｈｉｇｈデータ」がキャパシタ４０に復活する。ここで、メモリセル１１に復活するデータは、もともと記憶されていたデータの反対である。従って、本実施の形態によれば、電源がオンされた後、全てのメモリセル１１において、「ビット反転操作」が行われる。このビット反転操作によって、メモリセル１１内のＨｉｇｈデータは、Ｌｏｗデータに変わり、メモリセル１１内のＬｏｗデータは、Ｈｉｇｈデータに変わる。

（第三の実施の形態）
図８は、本発明の第三の実施の形態に係る半導体記憶装置の構造を示す断面図である。本実施の形態によれば、トンネル絶縁膜５６は、フローティングゲート５３と拡散領域２ｂとの間に形成される。そして、第１ゲート絶縁膜５１は、フローティングゲート５３と拡散領域２ｃとの間に形成されている。この拡散領域２ｂが、トランジスタ３０及びキャパシタ４０に接続され、拡散領域２ｃは、第２ビット線２４に接続される。すなわち、不揮発性メモリ５０へのデータの書き込みは、拡散領域２ｂ側から直接行われる。半導体記憶装置のその他の構造は、第一の実施の形態において示された構造（図３参照）と同様であり、その説明は省略される。

電源がオフされる時の動作：
本実施の形態によれば、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、正の制御電圧Ｖ_ＣＧが印加される。具体的には、制御電圧Ｖ_ＣＧとキャパシタ４０（下部電極４３）に印加されるＨｉｇｈ電圧との差によって「トンネル現象」が発生しない値に、制御電圧Ｖ_ＣＧは設定される。

キャパシタ４０に格納されていたデータがＬｏｗの場合、コントロールゲート５４と下部電極４３との電圧差により、トンネル絶縁膜５６に十分な強度の電界が加わる。これにより、電子が、トンネル絶縁膜５６を通過し、フローティングゲート５３に注入される（Ｆ−Ｎトンネル効果）。これは、今考慮しているメモリセル１１のリーク電流特性が、例えば、図５中の線Ｃ２で示される特性になることを意味する。

一方、キャパシタ４０に格納されていたデータがＨｉｇｈの場合、コントロールゲート５４と下部電極４３との電圧差は、トンネル現象を発生させるに十分な強度の電界を生成しない。従って、電子は、トンネル絶縁膜５６を通過できず、フローティングゲート５３には注入されない。本実施の形態において、この時のリーク電流特性は、図５中の線Ｃ１により示されるものとする。

電源がオンされる時の動作：
電源がオンされると、まず、キャパシタ４０に「Ｈｉｇｈデータ」が書き込まれる。次に、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、負の制御電圧Ｖ_ＣＧが印加される。具体的には、図５に示された特性Ｃ２の場合に接合リーク電流Ｉ_ＬＣが流れ、特性Ｃ１の場合に接合リーク電流Ｉ_ＬＣが流れない値に、制御電圧Ｖ_ＣＧは設定される。これにより、電源オフ時にキャパシタ４０に格納されていたデータに依って、接合リーク電流Ｉ_ＬＣ（ＧＩＤＬ電流）が流れる。

つまり、電源がオフされた時、「Ｌｏｗデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｌｏｗデータ」がキャパシタ４０に復活する。一方、電源がオフされた時、「Ｈｉｇｈデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｈｉｇｈデータ」がキャパシタ４０に復活する。本実施の形態によれば、ビット反転操作は必要とされない。本発明の第三の実施の形態においても、前述の実施の形態と同様の効果が得られる。

（第四の実施の形態）
本発明の第四の実施の形態に係る半導体記憶装置の構造は、第三の実施の形態に係る構造と同様である（図８参照）。本実施の形態によれば、電源がオフされる時、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、負の制御電圧Ｖ_ＣＧが印加される。具体的には、制御電圧Ｖ_ＣＧとキャパシタ４０（下部電極４３）に印加されるＬｏｗ電圧との差によって「トンネル現象」が発生しない値に、制御電圧Ｖ_ＣＧは設定される。

電源がオフされる時の動作：
キャパシタ４０に格納されていたデータがＨｉｇｈの場合、コントロールゲート５４と下部電極４３との電圧差により、トンネル絶縁膜５６に十分な強度の電界が加わる。これにより、電子が、トンネル絶縁膜５６を通過し、フローティングゲート５３から引き抜かれる（Ｆ−Ｎトンネル効果）。これは、今考慮しているメモリセル１１のリーク電流特性が、例えば、図５中の線Ｃ１で示される特性になることを意味する。

一方、キャパシタ４０に格納されていたデータがＬｏｗの場合、コントロールゲート５４と下部電極４３との電圧差は、トンネル現象を発生させるに十分な強度の電界を生成しない。従って、電子は、トンネル絶縁膜５６を通過できず、フローティングゲート５３から引き抜かれない。本実施の形態において、この時のリーク電流特性は、図５中の線Ｃ２により示されるものとする。

電源がオンされる時の動作：
電源がオンされると、まず、キャパシタ４０に「Ｈｉｇｈデータ」が書き込まれる。次に、不揮発性メモリ５０の第２ワード線２２（コントロールゲート５４）に、負の制御電圧Ｖ_ＣＧが印加される。具体的には、図５に示された特性Ｃ２の場合に接合リーク電流Ｉ_ＬＣが流れ、特性Ｃ１の場合に接合リーク電流Ｉ_ＬＣが流れない値に、制御電圧Ｖ_ＣＧは設定される。これにより、電源オフ時にキャパシタ４０に格納されていたデータに依って、接合リーク電流Ｉ_ＬＣ（ＧＩＤＬ電流）が流れる。

つまり、電源がオフされた時、「Ｈｉｇｈデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｈｉｇｈデータ」がキャパシタ４０に復活する。一方、電源がオフされた時、「Ｌｏｗデータ」がキャパシタ４０に記憶されていた場合、次に電源がオンされる時、「Ｌｏｗデータ」がキャパシタ４０に復活する。本実施の形態によれば、ビット反転操作は必要とされない。

（第五の実施の形態）
図９は、本発明の第五の実施の形態に係るメモリセルアレイ１０´の構成を示す回路図である。図９において、図１と同様の構成には同一の符号が付され、その説明は適宜省略される。本実施の形態によれば、全てのメモリセル１１（１１ａ〜１１ｄ）において、素子とビット線２３、２４との接続関係は同一である。つまり、トランジスタ３０（３０ａ〜３０ｄ）は、第１ビット線２３に接続され、不揮発性メモリ５０（５０ａ〜５０ｄ）は、第２ビット線２４に接続される。この半導体記憶装置の動作は、既述の実施の形態における動作と同様であり、既述の実施の形態と同様の効果が得られる。

（第六の実施の形態）
図１０は、本発明の第六の実施の形態に係るメモリセルアレイ１０ａの構成を示す回路図である。図１０において、図１と同様の構成には同一の符号が付され、その説明は適宜省略される。図１０に示されるように、メモリセル１１ａ（１１ｃ）において、トランジスタ３０ａ（３０ｃ）のゲートは第１ワード線２１Ａに接続され、そのドレインは第１ビット線２３Ａ（２３Ｂ）に接続されている。また、不揮発性メモリ５０ａ（５０ｃ）のゲートは第２ワード線２２に接続され、ソース・ドレインの一方は第２ビット線２４Ａ（２４Ｂ）に接続され、他方はキャパシタ４０ａ（４０ｃ）の一端に接続される。また、ビット線対２３Ａ、２４Ａ（２３Ｂ、２４Ｂ）は、同一のセンスアンプ６０Ａ（６０Ｂ）に接続される。

本実施の形態によれば、第２ビット線２４Ａと第１ビット線２３Ｂの間にも、メモリセルが配置される。すなわち、図１０に示されるように、メモリセル１１ｂは、第一ワード線２１Ｂ、第２ワード線２２、第１ビット線２３Ｂ、及び第２ビット線２４Ａに接続される。トランジスタ３０ｂのゲートは第１ワード線２１Ｂに接続され、そのドレインは第２ビット線２４Ａに接続されている。また、不揮発性メモリ５０ｂのゲートは第２ワード線２２に接続され、ソース・ドレインの一方は第１ビット線２３Ｂに接続され、他方はキャパシタ４０ｂの一端に接続される。メモリセル１１ｄの接続も、メモリセル１１ｂと同様である。

このようなメモリセル１１ｂや１１ｄは、メモリセル１１ａや１１ｃに接続される第１ワード線２１Ａと異なる第１ワード線２１Ｂに接続される。第１ワード線２１ＡがＨｉｇｈレベルに設定された場合、トランジスタ３０ａ、３０ｃがオンされる。この時、メモリセル１１ａのデータは、ビット線対２３Ａ、２４Ａ、及びセンスアンプ６０Ａを用いることにより読み出される。同様に、メモリセル１１ｃのデータは、ビット線対２３Ｂ、２４Ｂ、及びセンスアンプ６０Ｂを用いることにより読み出される。

一方、第１ワード線２１ＢがＨｉｇｈレベルに設定された場合、トランジスタ３０ｂ、３０ｄがオンされる。この時、メモリセル１１ｂのデータは、ビット線対２３Ａ、２４Ａ、及びセンスアンプ６０Ａを用いることにより読み出される。同様に、メモリセル１１ｄのデータは、ビット線対２３Ｂ、２４Ｂ、及びセンスアンプ６０Ｂを用いることにより読み出される。このように、通常のＤＲＡＭ動作が実行される。

不揮発性メモリ５０ｂや５０ｄへのデータの書き込みにおいて、ビット線対２３、２４を用いる方式は適用できない。従って、本実施の形態において、メモリセル１１は、図８に示された構造を有するように形成される。「セルフリフレッシュ」動作は、第三、第四の実施の形態と同様の方式により実行される。これにより、それら実施の形態と同様の効果が得られる。尚、図１０において、「折りたたみ型」のビットライン配置が示されたが、このメモリセルアレイ１０ａには「開放型」のビットライン配置も適用され得る。

本発明において、メモリセル１１の配列は上記のものに限られず、当業者が容易に想到する範囲で適宜変更され得る。また、ビットラインの配置形状も、「折りたたみ型」や「開放型」など、適当な配置形状が選択され得る。

図１は、本発明の第一の実施の形態に係る半導体記憶装置の構成を示す回路図である。 図２は、本発明の第一の実施の形態に係る半導体記憶装置の構造を示す平面概略図である。 図３は、本発明の第一の実施の形態に係る半導体記憶装置の構造を示す断面図である。 図４は、本発明の第一の実施の形態に係る半導体記憶装置の動作を説明するための回路図である。 図５は、本発明の第一の実施の形態に係るメモリセルにおけるリーク電流特性を示すグラフである。 図６Ａは、本発明の第一の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。 図６Ｂは、本発明の第一の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。 図６Ｃは、本発明の第一の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。 図７は、本発明の第一の実施の形態に係る半導体記憶装置の構成を示すブロック図である。 図８は、本発明の第三の実施の形態に係る半導体記憶装置の構造を示す断面図である。 図９は、本発明の第五の実施の形態に係る半導体記憶装置の構成を示す回路図である。 図１０は、本発明の第六の実施の形態に係る半導体記憶装置の構成を示す回路図である。

符号の説明

１ 基板
２ 拡散領域
５ 層間絶縁膜
１０ メモリセルアレイ
１１ メモリセル
２１ 第１ワード線
２２ 第２ワード線
２３ 第１ビット線
２４ 第２ビット線
２５ 対向電極
２７ ビット線コンタクト
３０ トランジスタ
３１ ゲート絶縁膜
３２ ゲート電極
４０ キャパシタ
４１ 上部電極
４２ 誘電体膜
４３ 下部電極
４４ キャパシタコンタクト
５０ 不揮発性メモリ
５１ 第１ゲート絶縁膜
５２ 第２ゲート絶縁膜
５３ フローティングゲート
５４ コントロールゲート
５６ トンネル絶縁膜
５７ 埋め込み絶縁膜
５８ ＰＮダイオード
６０ センスアンプ
８１、８３、８４ 絶縁膜
８２、８５ ポリシリコン膜
１００ 半導体記憶装置
１１０ チップ
１２０ 電源
１３０ 制御ユニット
１３２ スイッチング検出器

Claims (23)

1. マトリックス状に配置された複数のメモリセルを有し、
   前記複数のメモリセルの各々は、第１、第２ワード線、及び第１、第２ビット線に接続され、
   前記複数のメモリセルの各々は、
   トランジスタと、
   キャパシタと、
   不揮発性メモリと
   を具備し、
   前記トランジスタは、
   前記第１ワード線に接続されたゲートと、
   前記第１ビット線に接続されたドレインと、
   前記キャパシタに接続されたソースと
   を備え、
   前記不揮発性メモリは、
   基板の上に形成されるコントロールゲートと、
   前記基板と前記コントロールゲートとの間に絶縁膜に囲まれて形成されるフローティングゲートと、
   前記基板中に形成された第１拡散領域及び第２拡散領域と
   を備え、
   前記コントロールゲートは、前記第２ワード線に接続され、
   前記第１拡散領域は、前記第２ビット線に接続され、
   前記第２拡散領域は、前記トランジスタの前記ソースに接続され、
   前記第１拡散領域と前記第２拡散領域との間の領域が非導通になるように、前記第１拡散領域と前記第２拡散領域との間に埋め込み絶縁膜が形成された
   半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記複数のメモリセルは、
   第１メモリセルと、
   第２メモリセルと
   を含み、
   前記第１メモリセルに接続する前記第１ビット線は、前記第２メモリセルに接続する前記第２ビット線と共通であり、
   前記第１メモリセルに接続する前記第２ビット線は、前記第２メモリセルに接続する前記第１ビット線と共通である
   半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   前記第１ビット線と前記第２ビット線は、同一のセンスアンプに接続される
   半導体記憶装置。
4. 請求項１乃至３のいずれかに記載の半導体記憶装置において、
   前記基板の導電型はｐ型であり、
   前記第１拡散領域及び前記第２拡散領域の導電型はｎ型である
   半導体記憶装置。
5. 請求項１乃至４のいずれかに記載の半導体記憶装置において、
   トンネル絶縁膜が、前記第１拡散領域と前記フローティングゲートとの間に形成され、
   電子は、トンネル効果により、前記トンネル絶縁膜を通過する
   半導体記憶装置。
6. 請求項１乃至４のいずれかに記載の半導体記憶装置において、
   トンネル絶縁膜が、前記第２拡散領域と前記フローティングゲートとの間に形成され、
   電子は、トンネル効果により、前記トンネル絶縁膜を通過する
   半導体記憶装置。
7. 請求項５に記載の半導体記憶装置において、
   電源がオフされる時、
   前記第１ワード線にゲート電圧が印加され、
   前記第２ワード線に第１制御電圧が印加され、
   前記キャパシタに蓄積されている第１データ電荷に対応するバックアップ電荷が、前記フローティングゲートに現れる
   半導体記憶装置。
8. 請求項７に記載の半導体記憶装置において、
   前記第２ビット線に印加される電圧レベルは、前記第１ビット線に印加される電圧レベルの逆に設定される
   半導体記憶装置。
9. 請求項７又は８に記載の半導体記憶装置において、
   前記第１制御電圧は、正の電圧である
   半導体記憶装置。
10. 請求項７又は８に記載の半導体記憶装置において、
    前記第１制御電圧は、負の電圧である
    半導体記憶装置。
11. 請求項７乃至１０のいずれかに記載の半導体記憶装置において、
    電源がオンされる時、
    前記第２ワード線に第２制御電圧が印加され、
    前記バックアップ電荷に対応する第２データ電荷が、前記キャパシタに蓄積される
    半導体記憶装置。
12. 請求項７乃至１０のいずれかに記載の半導体記憶装置において、
    電源がオンされる時、
    前記キャパシタの電圧レベルがＨｉｇｈに設定された後に、前記第２ワード線に第２制御電圧が印加され、
    前記バックアップ電荷に対応する第２データ電荷が、前記キャパシタに蓄積される
    半導体記憶装置。
13. 請求項１１又は１２に記載の半導体記憶装置において、
    ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が、前記第２拡散領域を介して、前記キャパシタと前記基板の間に流れる
    半導体記憶装置。
14. 請求項１１乃至１３のいずれかに記載の半導体記憶装置において、
    前記第２制御電圧は、負の電圧である
    半導体記憶装置。
15. マトリックス状に配置された複数のメモリセルを有し、
    前記複数のメモリセルの各々は、
    キャパシタと、
    前記キャパシタに接続されたトランジスタと、
    前記トランジスタ及び前記キャパシタに接続された不揮発性メモリと
    を具備し、
    前記不揮発性メモリは、
    基板の上に形成されるコントロールゲートと、
    前記基板と前記コントロールゲートとの間に絶縁膜に囲まれて形成されるフローティングゲートと、
    前記基板中に形成された第１拡散領域及び第２拡散領域と
    を備え、
    前記第１拡散領域と前記第２拡散領域との間の領域が非導通になるように、前記第１拡散領域と前記第２拡散領域との間に埋め込み絶縁膜が形成され、
    電源がオフされる時、前記キャパシタに蓄積されている第１データ電荷に対応するバックアップ電荷が、前記不揮発性メモリに記憶され、
    電源がオンされる時、前記バックアップ電荷に対応する第２データ電荷が、前記キャパシタに蓄積される
    半導体記憶装置。
16. 請求項１１乃至１５のいずれかに記載の半導体記憶装置において、
    前記第２データ電荷は、前記第１データ電荷が示すデータが反転されたデータを示す
    半導体記憶装置。
17. 請求項１６に記載の半導体記憶装置において、
    電源がオンされた後、前記複数のメモリセルにおいて、ビット反転操作が行われる
    半導体記憶装置。
18. 請求項６に記載の半導体記憶装置において、
    電源がオフされる時、
    前記第２ワード線に第１制御電圧が印加され、
    前記キャパシタに蓄積されている第１データ電荷に対応するバックアップ電荷が、前記フローティングゲートに現れる
    半導体記憶装置。
19. 請求項１８に記載の半導体記憶装置において、
    前記第１制御電圧は、正の電圧である
    半導体記憶装置。
20. 請求項１８に記載の半導体記憶装置において、
    前記第１制御電圧は、負の電圧である
    半導体記憶装置。
21. 請求項１８乃至２０のいずれかに記載の半導体記憶装置において、
    電源がオンされる時、
    前記キャパシタの電圧レベルがＨｉｇｈに設定された後に、前記第２ワード線に第２制御電圧が印加され、
    前記バックアップ電荷に対応する第２データ電荷が、前記キャパシタに蓄積される
    半導体記憶装置。
22. 請求項２１に記載の半導体記憶装置において、
    前記第２制御電圧は、負の電圧であり、
    ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）電流が、前記第２拡散領域を介して、前記キャパシタと前記基板の間に流れる
    半導体記憶装置。
23. 請求項７乃至２２のいずれかに記載の半導体記憶装置において、
    前記複数のメモリセルにおけるデータを制御する制御ユニットと、
    スイッチと、
    前記スイッチ及び前記制御ユニットに接続されたスイッチング検出器と
    を更に具備し、
    前記スイッチング検出器は、前記スイッチがオフにされたことを検出し、前記スイッチがオフになったことを示すスイッチオフ信号を前記制御ユニットに出力し、
    前記制御ユニットは、前記スイッチオフ信号を受け取った場合、前記バックアップ電荷が前記不揮発性メモリに記憶された後に電源がオフされるように、前記複数のメモリセルを制御する
    半導体記憶装置。

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