JP3960639B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、スタックゲート型メモリセル(メモリトランジスタ)を含む電気的にプログラムおよび消去可能な不揮発性半導体記憶装置(以下、「フラッシュメモリ」と称する)に関するものである。
【0002】
【従来の技術】
従来から、電気的にプログラムおよび消去可能な上記のフラッシュメモリは知られている。このフラッシュメモリはデータを記憶するための多数のメモリトランジスタを有している。図5には、従来のフラッシュメモリ内に形成される一般的なスタックゲート型メモリトランジスタ11の断面構造が示されている。
【0003】
図5を参照して、pウェル領域3の表面には間隔をあけてドレイン領域4とソース領域5とが形成されている。このドレイン領域4およびソース領域5は、この場合であれば高濃度のn型の不純物を含む。ドレイン領域4とソース領域5との間のpウェル領域3の表面上には、極めて薄い酸化膜などからなる絶縁膜(トンネル絶縁膜)7が約100Å程度の厚みに形成されている。このトンネル絶縁膜7の上にフローティングゲート8が形成され、このフローティングゲート8上に層間絶縁層9を介在してコントロールゲート(ワード線)10が形成されている。このように、メモリトランジスタ11は二重ゲート構造を有する。なお、上記のpウェル領域3は、p型半導体基板により置換えられるものであってもよい。
【0004】
上記のような構造を有するメモリトランジスタ11は、消去状態と呼ばれる状態あるいはプログラム状態と呼ばれる状態に保持される。ここで、フラッシュメモリの消去およびプログラムの一般的な定義について説明する。消去とは、複数のメモリトランジスタ11のしきい値電圧を一括して所定の状態に変えることをいい、プログラムとは、選択されたメモリトランジスタ11のしきい値電圧をもう1つの所定の状態に変えることをいう。具体的には、図5に示されるフローティングゲート8に電子が蓄積されているかあるいはフローティングゲート8から電子が放出されているかにより、上記の消去あるいはプログラムが行なわれる。
【0005】
上述のようなメモリトランジスタ11を有するフラッシュメモリの中でも、DINOR(DIvided bit-line NOR)型のフラッシュメモリと呼ばれるものが、IEICE TRANS. ELECTRON, VOL.E77-C, NO.8 AUGUST 1994, P.1279 〜 P.1285に開示されている。
【0006】
上記のDINOR型のフラッシュメモリでは、フローティングゲート8に電子が蓄積された状態が消去状態となり、フローティングゲート8から電子が引抜かれた状態がプログラム状態となる。
【0007】
図6には、DINOR型フラッシュメモリにおけるメモリトランジスタ11の消去状態あるいはプログラム状態が示されている。図6を参照して、消去状態すなわちフローティングゲート8に電子が注入されている状態では、コントロールゲート10から見たメモリトランジスタ11のしきい値電圧は相対的に高くなる。そのため、コントロールゲート電圧が、図6に示されるように、Vg1以上にならなければ、ドレイン4およびソース5間に所定値以上の電流(センス電流)は流れない。これは、フローティングゲート8に蓄積されている電子の負電荷によって正の電圧が打ち消されるからである。このような消去状態が図6における“1”に対応する。フローティングゲート8に蓄積された電子はそのままでは半永久的に消えないため、記憶されたデータも半永久的に保持される。
【0008】
一方、プログラム状態すなわちフローティングゲート8から電子が放出されている状態では、コントロールゲート10から見たメモリトランジスタ11のしきい値電圧は相対的に低くなる。この状態が図6における“0”に対応し、コントロールゲート電圧がVg0以上になることによりドレイン4およびソース5間に所定値以上の電流(センス電流)が流れる。
【0009】
上記のような2つの状態(消去状態あるいはプログラム状態)を検出することにより、メモリトランジスタ11に記憶されているデータを読取ることが可能となる。
【0010】
次に、図7(a),(b)を用いて、上記のDINOR型フラッシュメモリのプログラム動作および消去動作についてより詳しく説明する。
【0011】
まず図7(a)を参照して、プログラム動作時には、ドレイン4に書込電圧(正の高電圧)Vw(通常6V程度)を印加し、コントロールゲート10に負の高電圧−Vpp(−10V程度)を印加し、ソース5をオープン状態にする。それにより、ドレイン4とフローティングゲート8との重なった領域を介してFNトンネル現象によりフローティングゲート8からドレイン4へ電子が引抜かれる。その結果、メモリトランジスタ11のしきい値電圧が低下する。
【0012】
消去動作時には、図7(b)に示されるように、ドレイン4をフローティング状態にし、ソース5とpウェル領域3とに負の高電圧−Vppを印加し、コントロールゲート10に正の高電圧+Vppを印加する。それにより、トンネル絶縁膜7に高電界が印加され、トンネル現象によりpウェル領域3(半導体基板)からフローティングゲート8内に電子が注入される。その結果、メモリトランジスタ11のしきい値電圧が上昇する。
【0013】
【発明が解決しようとする課題】
上記のような電圧をメモリトランジスタ11に印加することによりメモリトランジスタ11が消去状態あるいはプログラム状態に移行され、データのプログラムや消去が行なわれる。しかしながら、上記のDINOR型フラッシュメモリの消去動作時には、次に説明するような問題点があった。その問題について図8および図9を用いて説明する。
【0014】
図8は、従来のDINOR型フラッシュメモリの消去動作に関与する回路を示すブロック図である。図8を参照して、半導体基板の主表面には複数のpウェル領域3aが形成され、このpウェル領域3aにはウェルドライバ60,ウェルデコーダ71およびウェル電源50が接続される。ウェルドライバ60はpウェル領域3aに所定の電圧を印加する機能を有し、ウェルデコーダ71は所定のpウェル領域3aを選択する機能を有し、ウェル電源50はpウェル領域3aに印加される所定の電圧を発生する機能を有する。
【0015】
1つのpウェル領域3a内には複数の消去ブロック26が配置される。この消去ブロック26は、複数個のメモリトランジスタ11により構成されるものであり、この消去ブロック26ごとに一括消去が行なわれる。そして、各消去ブロック26内のメモリトランジスタ11のソース5に接続されるソース線(図示せず)が形成され、このソース線はソース線ドライバ61に接続される。ソース線ドライバ61は、ソース線に所定の電位を印加する機能を有する。ソース線ドライバ61は、ブロックデコーダ70およびソース電源51に接続される。ブロックデコーダ70は、各pウェル領域3aに対応して設けられ、各pウェル領域3a内における所定の消去ブロック26を選択する機能を有する。ソース電源51は、ソース線に印加される所定の電圧を発生する機能を有する。
【0016】
上述のように、従来のフラッシュメモリにおいては、1つのpウェル領域3a内に複数の消去ブロック26が配置されていたため、消去動作時に、次に説明するような問題点が生じていた。その問題点について図9を用いて説明する。図9は、従来のフラッシュメモリの消去動作を説明するための概念図である。
【0017】
消去動作は各消去ブロック26ごとに行なわれるので、消去時には、図9に示されるように、同一のpウェル領域3a上には選択された消去ブロック26(選択消去ブロック)と、非選択の消去ブロック26(非選択消去ブロック)とが存在することとなる。
【0018】
そして、消去時には、pウェル領域3aに−Vppが印加される。また同時に、選択消去ブロック内のメモリトランジスタ11aのコントロールゲート10aには+Vppが印加され、メモリトランジスタ11aのドレイン4aはオープン状態とされ、メモリトランジスタ11aのソース5aには−Vppが印加される。一方、非選択消去ブロック内のメモリトランジスタ11bのコントロールゲートは接地され、メモリトランジスタ11bのドレイン4bはオープン状態とされ、メモリトランジスタ11bのソース5bには消去阻止電圧として−1/2Vppが印加される。
【0019】
ここで、非選択消去ブロック内のメモリトランジスタ11bと選択消去ブロック内のメモリトランジスタ11aとが同一のpウェル領域3a上に形成されているため、非選択消去ブロック内のメモリトランジスタ11bのソース5bに消去阻止電圧である−1/2Vppを印加したとしてもフローティングゲート8bから電子が引抜かれることを完全には阻止できない。言い換えれば、微量の電子がフローティングゲート8bから引抜かれる得る。
【0020】
そのため、同一のpウェル領域3a内に多数の消去ブロックが配置された場合あるいはデータの書換が多数回行なわれた場合には、誤消去される消去ブロック26が発生し得るものと考えられる。このような現象を、本明細書ではウェルディスターブと称することとする。このウェルディスターブは、フラッシュメモリの大容量化によりさらに厳しいものになると考えられる。
【0021】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、消去動作時に発生するウェルディスターブを回避することが可能となる不揮発性半導体記憶装置を提供することにある。
【0022】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、フローティングゲート,ソースおよびドレインを含み半導体基板の主表面におけるメモリセルアレイ領域上に形成された複数のメモリトランジスタを有し、半導体基板からフローティングゲートに電子が注入されることにより消去動作が行なわれ、フローティングゲートから半導体基板内に電子が引抜かれることによりプログラム動作が行なわれるものであることを前提とする。そして、この発明に係る不揮発性半導体記憶装置は、第1と第2のウェル領域と、第1と第2の消去ブロックと、共通の電圧印加手段とを備える。第1と第2のウェル領域は、メモリセルアレイ領域内に間隔をあけて形成される。第1の消去ブロックは、第1のウェル領域上に形成された第1のメモリトランジスタ群により構成される。第2の消去ブロックは、第2のウェル領域上に形成された第2のメモリトランジスタ群により構成される。電圧印加手段は、第1と第2のウェル領域と接続され、かつ第1のメモリトランジスタ群のソースと第2のメモリトランジスタ群のソースとにスイッチ手段を介在して接続され、第1および第2のウェル領域と第1および第2のメモリトランジスタ群のソースとに所定の電圧を印加するためのものである。上記電圧印加手段は、半導体基板から選択された第1の消去ブロックの第1のメモリトランジスタ群のフローティングゲートに電子が注入され非選択の第2の消去ブロックの第2のメモリトランジスタ群のフローティングゲートに電子が注入されない場合に第1と第2のウェルに対して異なる電圧を印加する。
【0023】
上述のように、この発明に係る不揮発性半導体記憶装置では、各消去ブロックごとに独立したウェルが形成され、各々のウェルには共通の電圧印加手段が接続されている。それにより、消去動作時に、選択された消去ブロックが配置されるウェルと非選択の消去ブロックが配置されるウェルとに対しそれぞれ異なる電圧を印加することが可能となる。それにより、消去動作時に非選択の消去ブロックにおけるメモリトランジスタに対し上述のウェルディスターブがかかることを効果的に阻止することが可能となる。
【0024】
なお、上記の電圧印加手段は、第1および第2のウェル領域と第1および第2のメモリトランジスタ群のソースとに接続される共通のウェル/ソースドライバと、このウェル/ソースドライバに接続され第1または第2のウェル領域と第1または第2の消去ブロックとを選択するウェル/ブロックデコーダと、ウェル/ソースドライバに接続される共通のウェル/ソース電源とを含むものであることが好ましい。
【0025】
電圧印加手段を上記のような構成とすることにより、従来例と比べて回路構成を簡略化することが可能となる。以下にその理由について説明する。前述のように、各消去ブロックごとに独立したウェルを形成することにより、非選択の消去ブロック内のメモリトランジスタのソースに消去阻止電圧(−1/2Vpp)を印加する必要がなくなる。それにより、たとえば図8に示されるソース電源51をウェル電源50で代用することが可能となる。その結果、ソース電源51を省略することができる。また、1つのウェル領域に対して1つの消去ブロックが配置されるので、たとえば図8に示されるウェルデコーダ71をブロックデコーダ70で代用できる。それにより、図8に示されるウェルデコーダ71を省略することが可能となる。さらに、図8に示されるウェルドライバ71でソース線ドライバ61を代用できる。それにより、図8に示されるソース線ドライバ61を省略することが可能となる。以上のことより、不揮発性半導体記憶装置の回路構成を従来例よりも簡略化することが可能となる。そればかりでなく、上記の消去阻止電圧を使用しなくて済むので、制御も容易となる。
【0026】
また、メモリセルアレイ領域内には、さらに第3のウェル領域が形成され、この第3のウェル領域上には第1および第2の消去ブロックと同様の構成を有する欠陥救済のための冗長ブロックが形成されることが好ましい。
【0027】
上記のように、冗長ブロックが消去ブロックと同様の構成を有することにより、冗長ブロックに対しても、上記のウェルディスターブがかかるのを効果的に阻止できる。その結果、ウェルディスターブのかからない条件の下で消去ブロックと冗長ブロックとを置換えることが可能となる。
【0028】
また、第1と第2のウェル領域上には第1と第2のセレクトゲートトランジスタがそれぞれ形成され、第1と第2のメモリトランジスタ群の上方には該第1と第2のメモリトランジスタ群内における複数のメモリトランジスタのドレインと接続される第1と第2の副ビット線が絶縁層を介在してそれぞれ形成され、第1と第2の副ビット線の上方には絶縁層を介在して主ビット線が形成されることが好ましい。そして、主ビット線は、第1のセレクトゲートトランジスタを介して第1の副ビット線と接続され、第2のセレクトゲートトランジスタを介して第2の副ビット線と接続される。
【0029】
上記のように、第1と第2のセレクトゲートトランジスタがそれぞれ形成されることにより、この第1と第2のセレクトゲートトランジスタによって主ビット線と第1および第2の副ビット線との導通/遮断を制御することが可能となる。それにより、消去動作時における各消去ブロック内でのドレインディスターブを効果的に阻止することが可能となる。
【0030】
また、第1と第2のウェル領域を分離するとともにこの第1と第2のウェル領域をそれぞれ周囲からも分離するための分離領域が第1と第2のウェル領域の周囲に形成される。そして、第1と第2のメモリトランジスタ群の上方には、好ましくは、第1と第2のメモリトランジスタ群のソースと電気的に接続される第1と第2のソース線が絶縁層を介在してそれぞれ形成される。また、上記の分離領域上には、好ましくは、第1あるいは第2のソース線と接続され、第1あるいは第2のソース線の抵抗を低減するための補助ソース線が形成される。
【0031】
上記のように、第1と第2のウェル領域の周囲に分離領域を形成することにより、この分離領域の上に補助ソース線を形成することが可能となる。この補助ソース線は、第1あるいは第2のソース線のいずれかに接続される。このような補助ソース線を設けることにより、ソース線の抵抗を低減することが可能となる。
【0032】
また、第1のメモリトランジスタ群内の複数のメモリトランジスタは、この複数のメモリトランジスタのフローティングゲート上に絶縁層を介在して形成された第1のワード線を共有し、第1の消去ブロックは第1のワード線を共有するすべてのメモリトランジスタを含むように第1のワード線の全長に沿って配置されることが好ましい。また、第2のメモリトランジスタ群内の複数のメモリトランジスタは、この複数のメモリトランジスタのフローティングゲート上に絶縁層を介在して形成された第2のワード線を共有し、第2の消去ブロックは第2のワード線を共有するすべてのメモリトランジスタを含むように第2のワード線の全長に沿って配置されることが好ましい。
【0033】
上記のように、第1あるいは第2の消去ブロックが第1あるいは第2のワード線の全長に沿って配置されることにより、第1あるいは第2のワード線を共有するすべてのメモリトランジスタを第1の消去ブロックあるいは第2の消去ブロック内に含めることが可能となる。それにより、消去動作時に、第1あるいは第2のワード線により他の消去ブロックでディスターブが発生するのを効果的に阻止することが可能となる。
【0034】
【発明の実施の形態】
以下、この発明の実施の形態について図1〜図4を用いて説明する。図1は、この発明の1つの実施の形態におけるDINOR型フラッシュメモリの消去動作に関与する回路を示すブロック図である。
【0035】
図1を参照して、フラッシュメモリのメモリセルアレイ領域内には、複数のpウェル領域3が間隔をあけて形成されている。そして、各々のpウェル領域3内に消去ブロック26が1つずつ配置されている。各々のpウェル領域3は、電気的に分離されている。このように互いに分離されたpウェル領域3内に各消去ブロック26を配置することにより、消去動作時のウェルディスターブを効果的に阻止することが可能となる。
【0036】
各々のpウェル領域3は、ウェル/ソース線ドライバ60aに接続される。また、各消去ブロック26内に配置される複数のメモリトランジスタのソースに接続されるソース線が、スイッチ素子を介してウェル/ソース線ドライバ60aに接続される。したがって、このウェル/ソース線ドライバ60aは、図8に示されるソース線ドライバとしての機能をも併せ持つこととなる。それにより、図8に示されるソース線ドライバ61あるいはウェルドライバ60のいずれかを省略することが可能となる。
【0037】
ウェル/ソース線ドライバ60aは、ウェル/ソース電源50aおよびウェル/ブロックデコーダ70aに接続される。ウェル/ソース電源50aは、ウェル電源とソース電源としての機能を併せ持ち、pウェル領域3あるいは上記のソース線に印加する所定の電圧を発生する。ウェル/ブロックデコーダ70aは、各消去ブロック26あるいは各pウェル領域3を選択する機能を有するものである。
【0038】
以上のように、本発明では、図8に示される従来例と比較して回路構成を簡略化することが可能となる。
【0039】
また、図1に示される構成では、この図1に示される複数個の消去ブロック26のうちの1つを、そのまま欠陥救済のための冗長ブロックとして用いることができる。つまり、各消去ブロック26と冗長ブロックとを全く等価な構成とすることができる。それにより、ディスターブなどの諸特性が均一な条件の下で、各消去ブロック26と冗長ブロックとの置換えを行なうことが可能となる。
【0040】
次に、図2および図3を用いて、本発明に係るフラッシュメモリの具体的な構造について詳しく説明する。図2は、この発明の1つの実施の形態におけるフラッシュメモリの部分平面図である。図3は、図2におけるIII−III線に沿う断面図である。
【0041】
図2および図3を参照して、p型半導体基板1の主表面にはnウェル領域2が形成される。このnウェル領域2はフラッシュメモリのメモリセルアレイ領域内に形成される。nウェル領域2の表面には間隔をあけてpウェル領域3が形成される。このpウェル領域3の周囲には分離酸化膜6が形成されている。この分離酸化膜6により、各々のpウェル領域3が分離される。なお、この分離酸化膜6の代わりに、分離用のトレンチを形成してもよい。それにより、分離幅を縮小することが可能となる。なお、上記のpウェル領域3は、通常の熱拡散により形成してもよいが、200keV以上の高エネルギで不純物を注入することにより形成してもよい。それにより、熱拡散によってpウェル領域3を形成する場合に比べ、pウェル領域3間の微細な分離が可能となる。
【0042】
pウェル領域3の表面にはセレクトゲートトランジスタが形成される。このセレクトゲートトランジスタは、セレクトゲート12と、n型不純物領域15a,15bを備える。そして、この場合であれば、pウェル領域3の両端に設けられる。この2つのセレクトゲートトランジスタ間には、1対の分離酸化膜6が形成され、この1対の分離酸化膜6間に複数のメモリトランジスタ11が形成される。
【0043】
メモリトランジスタ11は、1つの消去ブロック内に複数個配置され、メモリトランジスタ群を形成する。そして、このメモリトランジスタ群により1つの消去ブロックが構成される。メモリトランジスタ11の上方には、層間絶縁層13aを介在して副ビット線19a,19bが形成される。この副ビット線19a,19bは、コンタクトホール18を介して各メモリトランジスタ11のドレイン4と接続される。また、副ビット線19a,19bは、セレクトゲートトランジスタの一方のn型不純物領域15bともコンタクトホール17を介して接続される。
【0044】
副ビット線19a,19bを覆うように層間絶縁層13bが形成される。この層間絶縁層13b上には、たとえばAlを含む金属などからなる、配線層21,22,27,ソース線20および補助ソース線20aが形成される。配線層21はセレクトゲート12に接続され、ソース線20はメモリトランジスタ11のソース5に接続され、配線層22はメモリトランジスタ11のコントロールゲート(ワード線)10に接続される。なお、補助ソース線20aは、分離酸化膜6の上方に形成され、所定のソース線20に接続される。この補助ソース線20aを有することにより、ソース線20の抵抗を低減することが可能となる。
【0045】
上記の配線層21,22,27,ソース線20および補助ソース線20aを覆うように層間絶縁層13cが形成される。この層間絶縁層13c上には主ビット線24が形成される。この主ビット線24は、たとえばAlを含む金属などにより構成される。主ビット線24は、コンタクトホール23,配線層27およびコンタクトホール16を介してセレクトゲートトランジスタの他方のn型不純物領域15aに接続される。コンタクトホール16は層間絶縁層13a,13bを貫通して設けられ、その内部にはプラグ電極25が形成される。コンタクトホール23は、層間絶縁層13cを貫通して配線層27に到達するように設けられる。主ビット線24を覆うように絶縁層14が形成される。
【0046】
次に、上記のような構造を有する本発明に係るフラッシュメモリの消去動作について図4を用いて説明する。図4は、この発明に係るフラッシュメモリの消去動作を説明するための概念図である。
【0047】
図4を参照して、選択消去ブロック内のメモリトランジスタ11aの消去時に、非選択消去ブロック内のメモリトランジスタ11bにおけるコントロールゲート10bと,ソース5bと,ドレイン4bとメモリトランジスタ11bが形成されるpウェル領域3とにそれぞれ0Vが印加されている。このように、非選択消去ブロックが配置されるpウェル領域3の電位が0Vに固定されることにより、フラッシュメモリの消去動作時に、非選択消去ブロックにおけるウェルディスターブを阻止することが可能となる。なお、非選択消去ブロック内におけるメモリトランジスタ11bのコントロールゲート10b,ソース5b,ドレイン4bおよびpウェル領域3をオープン状態としてもよい。
【0048】
次に、再び図3を用いて、本発明に係るフラッシュメモリのさらなる特徴部分について説明する。上記のようにウェルディスターブを阻止できることに加えて、本発明に係るフラッシュメモリでは、消去動作時に、非選択消去ブロックにおけるドレインディスターブおよびワード線によるディスターブをも阻止することが可能となる。
【0049】
まずドレインディスターブについて説明する。図3に示されるように、主ビット線24は、セレクトゲートトランジスタを介在して副ビット線19aおよび19bと接続される。したがって、セレクトゲートトランジスタによって、主ビット線24と副ビット線19a,19bとの間の導通/遮断が制御される。それにより、このセレクトゲートトランジスタによって、非選択消去ブロックを主ビット線24に対して電気的に分離することが可能となる。それにより、消去動作時に、非選択消去ブロックにおけるドレインディスターブを阻止することが可能となる。
【0050】
また、図2に示されるように、コントロールゲート(ワード線)10は、主ビット線24と交差する方向に延在する。つまり、図1における消去ブロック26の長手方向と平行な方向にワード線が延在することとなる。このとき、ワード線の全長にわたって消去ブロック26が配置されることが好ましい。すなわち、1本のワード線を共有する複数個のメモリトランジスタをすべて1つの消去ブロック26内に含むように消去ブロック26が規定されることが好ましい。それにより、消去動作時に、非選択消去ブロック内におけるワード線によるディスターブを効果的に阻止することが可能となる。
【0051】
以上のように、この発明によれば、フラッシュメモリの消去動作時において、各消去ブロックをほぼ完全に電気的に分離することが可能となる。それにより、信頼性の高いフラッシュメモリが得られる。
【0052】
【発明の効果】
以上説明したように、この発明によれば、各消去ブロックごとに独立したウェルを形成するようにしたので、非選択消去ブロックにおける消去動作時のウェルディスターブを阻止することが可能となる。それにより、消去動作に起因する誤動作(誤消去)を効果的に阻止でき、信頼性の高い不揮発性半導体記憶装置が得られる。また、上記のように各消去ブロックごとにウェルを形成することにより、従来例よりも消去動作に関与する回路構成を簡略化することが可能となる。それにより、消去動作に関与する回路の占有面積を低減することが可能となる。さらに、セレクトゲートトランジスタを設け、かつワード線の全長にわたって消去ブロックを延在させることにより、消去動作時に、非選択消去ブロックにおけるドレインディスターブおよびワード線によるディスターブをも効果的に阻止することが可能となる。さらに、消去ブロックごとにウェルを形成することにより、消去ブロックと冗長ブロックとを全く等価な構成にすることが可能となる。それにより、ディスターブなどの諸特性がほぼ均一な条件の下で消去ブロックと冗長ブロックとの置換を行なうことが可能となる。さらに、各々の消去ブロックが形成されるウェル領域間を分離する分離領域を形成した場合には、この分離領域上の領域に補助ソース線を形成することが可能となる。それにより、ソース線の抵抗低減が可能となり、不揮発性半導体記憶装置の性能を向上させることも可能となる。
【図面の簡単な説明】
【図1】 この発明の1つの実施の形態におけるDINOR型フラッシュメモリの消去動作に関与する回路を示すブロック図である。
【図2】 この発明の1つの実施の形態におけるDINOR型フラッシュメモリの部分平面図である。
【図3】 図2におけるIII−III線に沿う断面図である。
【図4】 この発明に係るDINOR型フラッシュメモリの消去動作を説明するための概念図である。
【図5】 従来のフラッシュメモリにおける1つのメモリトランジスタを示す断面図である。
【図6】 従来のDINOR型フラッシュメモリの消去状態とプログラム状態とを示すグラフである。
【図7】 (a)は従来のDINOR型フラッシュメモリのプログラム動作を示す概念図である。
(b)は従来のDINOR型フラッシュメモリの消去動作を説明するための概念図である。
【図8】 従来のDINOR型フラッシュメモリの消去状態に関与する回路を示すブロック図である。
【図9】 従来のフラッシュメモリの消去動作を説明するための概念図である。
【符号の説明】
1 p型半導体基板、2 nウェル領域、3,3a pウェル領域、4a,4b,4 ドレイン、5a,5b,5 ソース、6 分離酸化膜、7a,7b,7トンネル絶縁膜、8a,8b,8 フローティングゲート、9a,9b,9,13a,13b,13c 層間絶縁層、10a,10b,10 コントロールゲート(ワード線)、11a,11b,11 メモリトランジスタ(メモリセル)、12 セレクトゲート、14 絶縁層、15a,15b n型不純物領域、16,17,18,23 コンタクトホール、19a,19b 副ビット線、20ソース線、20a 補助ソース線、21,22,27 配線層、24 主ビット線、25 プラグ電極、26 消去ブロック、50 ウェル電源、50a ウェル/ソース電源、51 ソース電源、60 ウェルドライバ、60a ウェル/ソース線ドライバ、61 ソース線ドライバ、70 ブロックデコーダ、70a ウェル/ブロックデコーダ、71 ウェルデコーダ。
Claims (11)
- フローティングゲート,ソースおよびドレインを含み半導体基板の主表面におけるメモリセルアレイ領域上に形成された複数のメモリトランジスタを有し、前記半導体基板から前記フローティングゲートに電子が注入されることにより消去動作が行なわれ、前記フローティングゲートから前記半導体基板内に電子が引抜かれることによりプログラム動作が行なわれる不揮発性半導体記憶装置であって、
前記メモリセルアレイ領域内に間隔をあけて形成された第1と第2のウェル領域と、
前記第1のウェル領域上に形成された第1のメモリトランジスタ群により構成される第1の消去ブロックと、
前記第2のウェル領域上に形成された第2のメモリトランジスタ群により構成される第2の消去ブロックと、
前記第1と第2のウェル領域と接続され、かつ前記第1のメモリトランジスタ群のソースと前記第2のメモリトランジスタ群のソースとにスイッチ手段を介在して接続され、前記第1および第2のウェル領域と前記第1および第2のメモリトランジスタ群のソースとに所定の電圧を印加するための共通の電圧印加手段とを備え、
前記第1と第2のウェル領域を分離するとともに前記第1と第2のウェル領域をそれぞれ周囲からも分離するための分離領域が前記第1と第2のウェル領域の周囲に形成され、
前記電圧印加手段は、前記半導体基板から選択された前記第1の消去ブロックの前記第1のメモリトランジスタ群の前記フローティングゲートに電子が注入され非選択の前記第2の消去ブロックの前記第2のメモリトランジスタ群の前記フローティングゲートに電子が注入されない場合に前記第1と第2のウェルに対して異なる電圧を印加することを特徴とする、不揮発性半導体記憶装置。 - 前記電圧印加手段は、前記第1および第2のウェル領域と前記第1および第2のメモリトランジスタ群のソースとに接続される共通のウェル/ソースドライバと、前記ウェル/ソースドライバに接続され前記第1または第2のウェル領域と前記第1または第2の消去ブロックとを選択する共通のウェル/ブロックデコーダと、前記ウェル/ソースドライバに接続される共通のウェル/ソース電源とを含む、請求項1に記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイ領域内には、さらに第3のウェル領域が形成され、
前記第3のウェル領域上には、前記第1および第2の消去ブロックと同様の構成を有する欠陥救済のための冗長ブロックが形成される、請求項1に記載の不揮発性半導体記憶装置。 - 前記第1と第2のウェル領域上には第1と第2のセレクトゲートトランジスタが形成され、
前記第1と第2のメモリトランジスタ群の上方には該第1と第2のメモリトランジスタ群内における複数の前記メモリトランジスタのドレインと接続される第1と第2の副ビット線が絶縁層を介在してそれぞれ形成され、
前記第1と第2の副ビット線の上方には絶縁層を介在して主ビット線が形成され、
前記主ビット線は、前記第1のセレクトゲートトランジスタを介して前記第1の副ビット線と接続され、前記第2のセレクトゲートトランジスタを介して前記第2の副ビット線と接続される、請求項1に記載の不揮発性半導体記憶装置。 - 前記第1と第2のメモリトランジスタ群の上方には、前記第1と第2のメモリトランジスタ群のソースと電気的に接続される第1と第2のソース線が絶縁層を介在してそれぞれ形成され、
前記分離領域上には、前記第1あるいは第2のソース線と接続され該第1あるいは第2のソース線の抵抗を低減するための補助ソース線が形成される、請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第1のワード線を共有し、
前記第1の消去ブロックは、前記第1のワード線を共有するすべての前記メモリトランジスタを含むように前記第1のワード線の全長に沿って配置され、
前記第2のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第2のワード線を共有し、
前記第2の消去ブロックは、前記第2のワード線を共有するすべての前記メモリトランジスタを含むように前記第2のワード線の全長に沿って配置される、請求項1に記載の不揮発性半導体記憶装置。 - フローティングゲート,ソースおよびドレインを含み半導体基板の主表面におけるメモリセルアレイ領域上に形成された複数のメモリトランジスタを有し、前記半導体基板から前記フローティングゲートに電子が注入されることにより消去動作が行なわれ、前記フローティングゲートから前記半導体基板内に電子が引抜かれることによりプログラム動作が行なわれる不揮発性半導体記憶装置であって、
前記メモリセルアレイ領域内に間隔をあけて形成された第1と第2のウェル領域と、
前記第1のウェル領域上に形成された第1のメモリトランジスタ群により構成される第1の消去ブロックと、
前記第2のウェル領域上に形成された第2のメモリトランジスタ群により構成される第2の消去ブロックと、
前記第1と第2のウェル領域と接続され、かつ前記第1のメモリトランジスタ群のソースと前記第2のメモリトランジスタ群のソースとにスイッチ手段を介在して接続され、前記半導体基板から選択された前記第1の消去ブロックの前記第1のメモリトランジスタ群の前記フローティングゲートに電子が注入され非選択の前記第2の消去ブロックの前記第2のメモリトランジスタ群の前記フローティングゲートに電子が注入されない場合に前記第1および第2のウェル領域に対して異なる電圧を印加可能であり、前記第1および第2のメモリトランジスタ群のソースに所定の電圧を印加可能な共通の電圧印加手段とを備え、
前記第1と第2のウェル領域を分離するとともに前記第1と第2のウェル領域をそれぞれ周囲からも分離するための分離領域が前記第1と第2のウェル領域の周囲に形成され、
前記第1と第2のメモリトランジスタ群の上方には、前記第1と第2のメモリトランジスタ群のソースと電気的に接続される第1と第2のソース線が絶縁層を介在してそれぞれ形成され、
前記分離領域上には、前記第1あるいは第2のソース線と接続され該第1あるいは第2のソース線の抵抗を低減するための補助ソース線が形成される、不揮発性半導体記憶装置。 - 前記電圧印加手段は、前記第1および第2のウェル領域と前記第1および第2のメモリトランジスタ群のソースとに接続される共通のウェル/ソースドライバと、前記ウェル/ソースドライバに接続され前記第1または第2のウェル領域と前記第1または第2の消去ブロックとを選択する共通のウェル/ブロックデコーダと、前記ウェル/ソースドライバに接続される共通のウェル/ソース電源とを含む、請求項7に記載の不揮発性半導体記憶装置。
- 前記メモリセルアレイ領域内には、さらに第3のウェル領域が形成され、
前記第3のウェル領域上には、前記第1および第2の消去ブロックと同様の構成を有する欠陥救済のための冗長ブロックが形成される、請求項7に記載の不揮発性半導体記憶装置。 - 前記第1と第2のウェル領域上には第1と第2のセレクトゲートトランジスタが形成され、
前記第1と第2のメモリトランジスタ群の上方には該第1と第2のメモリトランジスタ群内における複数の前記メモリトランジスタのドレインと接続される第1と第2の副ビット線が絶縁層を介在してそれぞれ形成され、
前記第1と第2の副ビット線の上方には絶縁層を介在して主ビット線が形成され、
前記主ビット線は、前記第1のセレクトゲートトランジスタを介して前記第1の副ビット線と接続され、前記第2のセレクトゲートトランジスタを介して前記第2の副ビット線と接続される、請求項7に記載の不揮発性半導体記憶装置。 - 前記第1のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第1のワード線を共有し、
前記第1の消去ブロックは、前記第1のワード線を共有するすべての前記メモリトランジスタを含むように前記第1のワード線の全長に沿って配置され、
前記第2のメモリトランジスタ群内の複数の前記メモリトランジスタは、該複数のメモリトランジスタの前記フローティングゲート上に絶縁層を介在して形成された第2のワード線を共有し、
前記第2の消去ブロックは、前記第2のワード線を共有するすべての前記メモリトランジスタを含むように前記第2のワード線の全長に沿って配置される、請求項7に記載の不揮発性半導体記憶装置。
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DE112004002836B4 (de) * | 2004-04-21 | 2014-11-27 | Spansion Llc (N.D.Ges.D. Staates Delaware) | Nichtflüchtige Halbleitervorrichtung und Verfahren zum automatischen Beheben eines Löschfehlers in der Halbleitervorrichtung |
US20070140008A1 (en) * | 2005-12-21 | 2007-06-21 | Microchip Technology Incorporated | Independently programmable memory segments within an NMOS electrically erasable programmable read only memory array achieved by P-well separation and method therefor |
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