KR100734637B1 - 반도체 디바이스, 메모리 셀 및 메모리 셀 구조물과 그 제어 방법 - Google Patents

반도체 디바이스, 메모리 셀 및 메모리 셀 구조물과 그 제어 방법 Download PDF

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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 반도체 장치에 관한 것으로서, 기록 트랜지스터(TWR), 판독 트랜지스터(TRE) 및 감지 트랜지스터 게이트, 제 1 담지 트랜지스터 전극(7) 및 제 2 감지 트랜지스터 전극(3)이 제공되는 감지 트랜지스터(TSE)를 포함하되, 제 1 감지 트랜지스터 전극(7)은 판독 트랜지스터 전극(9)에 접속되고, 감지 트랜지스터 게이트는 플로팅 게이트(FG)로서 배치되며, 전술한 플로팅 게이트는 감지 트랜지스터 산화물 층(THINOX)에 의해 제 2 감지 전극(3)과 분리되고 터널 산화물 층(TUNOX)에 의해 기록 트랜지스터 전극(1)과 분리되는 메모리 셀과, 프로그래밍 및 소거 동안 제 2 감지 트랜지스터 전극(3)에 사전결정된 전압을 제공하여 스트레스 유도 전류가 감지 트랜지스터 산화물 층(THINOX) 내에 흐르지 않도록 하는 전원 장치(Vsi_p, Vsi_e)(5)를 포함한다.

Description

반도체 디바이스, 메모리 셀 및 메모리 셀 구조물과 그 제어 방법{SEMICONDUCTOR DEVICE}
본 발명은 메모리 셀(memory cell)을 포함하는 반도체 디바이스에 관한 것으로서,
메모리 셀은,
- 기록 트랜지스터 게이트(a write transistor gate), 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극이 제공되는 기록 트랜지스터(a write transistor)와,
- 판독 트랜지스터 게이트(a read transistor gate), 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극이 제공되는 판독 트랜지스터(a read transistor)와,
- 감지 트랜지스터 게이트(a sense transistor gate), 제 1 감지 트랜지스터 전극 및 제 2 감지 트랜지스터 전극이 제공되는 감지 트랜지스터(a sense transistor)를 포함하는데, 제 1 감지 트랜지스터 전극은 제 2 판독 트랜지스터 전극에 접속되고, 감지 트랜지스터 게이트는 플로팅 게이트(a floating gate)로서 배치되며, 전술한 플로팅 게이트는 감지 트랜지스터 산화물 층에 의해 제 2 감지 전 극과 분리되고 터널 산화물 층에 의해 제 2 기록 트랜지스터 전극과 분리된다.
그러한 반도체 디바이스는 미국 특허 제 5,761,116 호로부터 공지되어 있다. 도 1은 종래 기술 간행물로부터 공지된 메모리 셀(a memory cell)에 대해 사용되는 기본 전기 회로(a basic electrical circuit)를 도시한다. 전기 회로는 3 개의 트랜지스터, 즉, 기록 트랜지스터 TWR, 판독 트랜지스터 TRE 및 감지 트랜지스터 TSE 를 도시한다.
기록 트랜지스터 TWR에는 도 1에 나타난 바와 같이 드레인 및 소스가 제공된다. 드레인은 기록 비트 라인(a write bit line) BLWR에 접속된다. 기록 트랜지스터 TWR의 기판은 접지된다. 기록 트랜지스터 TWR에는 기록 워드 라인 WLWR에 접속되는 게이트가 제공된다.
판독 트랜지스터 TRE에는 도 1에 나타난 바와 같이 드레인 및 소스가 제공된다. 드레인은 판독 비트 라인 BLRE에 접속된다. 판독 트랜지스터 TRE의 기판은 접지된다. 판독 트랜지스터 TRE에는 판독 워드 라인 WLRE에 접속되는 게이트가 제공된다.
감지 트랜지스터 TSE에는 도 1에 도시된 바와 같이 드레인 및 소스(3)가 제공 된다. 감지 트랜지스터 TSE의 드레인은 판독 트랜지스터 TRE의 소스에 접속된다. 감지 트랜지스터 TSE의 기판은 접지된다. 감지 트랜지스터 TSE의 게이트는 플로팅 게이트 FG에 접속된다.
플로팅 게이트 FG는 얇은 터널 산화물 층 TUNOX에 의해 기록 트랜지스터 TWR의 소스와 분리된다.
더욱이, 제어 게이트(a control gate) CG가 제공되는데, 이는 제어 게이트 산화물 층(또는 게이트 유전체)에 의해 플로팅 게이트 FG와 분리된다.
이러한 종래 기술의 메모리 셀의 동작은 아래 표 1에 요약된다.
Figure 112001032848730-pct00001
미국 특허 제 5,761,116 호에 따른 반도체 디바이스에서, 터널 산화물 층 TUNOX 및 감지 트랜지스터 산화물 층 THINOX 모두는 약 8.0 nm(80 Å)이다.
전반적으로, 내장형 반도체 비휘발성 메모리(embedded semiconductor non-volatile memories)는 프로그래밍(programming) 및 소거(erase) 동작 동안 종종 높은 신뢰도, 빠른 액세스 시간 및 저전력 소모를 요구한다. 고속을 위한 한가지 방 법은 산화물 층 두께를 줄이는 것이다. 그러나, 스트레스 유도 누설 전류(stress induced leakage current)(SILC)는 감지 트랜지스터 산화물 층 THINOX 및 터널 산화물 층 TUNOX에 대한 하한(a lower limits)을 설정한다. 케이 나루케(K. Naruke) 등의 "Stress induced leakage current to scale down EEPROM tunnel oxide thickness(IEDM 1988, pages 424-427)"도 참조된다.
발명의 개요
본 발명의 목적은 감지 트랜지스터 산화물 층 THINOX 내의 SILC 증가를 막고 그에 따라 EEPROM 게이트 산화물의 하한을 축소하는 메모리 셀 구성을 포함하는 반도체 디바이스를 제공하는 것이다.
본 발명의 목적은 서두에 규정된 것과 같은 메모리 셀을 포함하는 반도체 디바이스에 의해 달성되는데, 그 메모리 셀은 프로그래밍 및 소거 동안 제 2 감지 트랜지스터 전극에 사전결정된 전압을 제공하여, 실질적으로 스트레스 유도 누설 전류가 감지 트랜지스터 산화물 층 내에 발생하지 않도록 하는 전원 장치를 포함한다.
프로그래밍 및 소거 동안 그러한 부가적인 사전결정된 전압을 제 2 감지 트랜지스터 전극에 인가함으로써, 감지 트랜지스터 산화물 층 양단의 전압은 SILC가 (실질적으로) 발생할 수 없을 만큼 낮은 레벨로 유지될 수 있다. 이는 EEPROM 디바이스 내에 로직 게이트 산화물을 도포하고 공정들 및 디바이스들을 더 적합하게 만들 수 있는 가능성을 열어둔다.
이러한 기본적 아이디어는 단일 및 이중 폴리 공정(single and double poly processes) 모두에 적용할 수 있다.
감지 트랜지스터 산화물 층 및 터널 산화물 층은 5.0 내지 10.0 nm 사이의 두께를 가질 수 있지만, 6.0 내지 9.0 nm의 두께를 갖는 것이 바람직하다.
감지 트랜지스터 산화물 층에 인가되는 사전결정된 전압은 0.5 내지 3.6 V 사이에 존재하는 것이 바람직하다.
또한 본 발명은 복수 개의 메모리 셀을 포함하는 메모리 셀 구조에 관한 것인데, 각각의 메모리 셀은
- 기록 트랜지스터 게이트, 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극이 제공되는 기록 트랜지스터와,
- 판독 트랜지스터 게이트, 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극이 제공되는 판독 트랜지스터와,
- 감지 트랜지스터 게이트, 제 1 감지 트랜지스터 전극 및 제 2 감지 트랜지스터 전극이 제공되는 감지 트랜지스터를 포함하되, 제 1 감지 트랜지스터 전극은 제 2 판독 트랜지스터 전극에 접속되고, 감지 트랜지스터 게이트는 플로팅 게이트로서 배치되며, 전술한 플로팅 게이트는 감지 트랜지스터 산화물 층에 의해 제 2 감지 트랜지스터 전극과 분리되고 터널 산화물 층에 의해 제 2 기록 트랜지스터 전극과 분리되는데, 전원 장치는 프로그래밍 및 소거 동안 적어도 하나의 선택된 메모리 셀의 제 2 감지 트랜지스터 전극에 사전결정된 전압을 인가하여, 적어도 하나의 메모리 셀의 감지 트랜지스터 산화물 층 내에 스트레스 유도 누설 전류가 실질 적으로 발생하지 않도록 한다.
또한, 본 발명은 메모리 셀을 제어하는 방법에 관한 것으로서, 메모리 셀은
- 기록 트랜지스터 게이트, 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극이 제공되는 기록 트랜지스터와,
- 판독 트랜지스터 게이트, 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극이 제공되는 판독 트랜지스터와,
- 감지 트랜지스터 게이트, 제 1 감지 트랜지스터 전극 및 제 2 감지 트랜지스터 전극이 제공되는 감지 트랜지스터를 포함하되, 제 1 감지 트랜지스터 전극은 제 2 판독 트랜지스터 전극에 접속되고, 감지 트랜지스터 게이트는 플로팅 게이트로서 배치되고, 전술한 플로팅 게이트는 감지 트랜지스터 산화물 층에 의해 제 2 감지 전극과 분리되고 터널 산화물 층에 의해 제 2 기록 트랜지스터 전극과 분리되는데, 그 방법은 프로그래밍 및 소거 동안 제 2 감지 트랜지스터 전극에 사전결정된 전압을 제공하기 위한 전원 장치를 제어하여, 스트레스 유도 누설 전류가 감지 트랜지스터 산화물 층 내에 발생하지 않도록 하는 단계를 포함한다.
마지막으로, 본 발명은
- 기록 트랜지스터 게이트, 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극이 제공되는 기록 트랜지스터와,
- 판독 트랜지스터 게이트, 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극에 제공되는 판독 트랜지스터와,
- 감지 트랜지스터 게이트, 제 1 감지 트랜지스터 전극 및 제 2 감지 트랜지 스터 전극이 제공되는 감지 트랜지스터를 포함하되, 제 1 감지 트랜지스터 전극은 제 2 판독 트랜지스터 전극에 접속되고, 감지 트랜지스터 게이트는 플로팅 게이트로서 배치되며, 전술한 플로팅 게이트는 감지 트랜지스터 산화물 층에 의해 제 2 전극과 분리되고 터널 산화물 층에 의해 제 2 기록 트랜지스터 전극과 분리되는, 메모리 셀 구조를 제어하는 방법에 관한 것으로서, 그 방법은
- 적어도 하나의 사전결정된 메모리 셀을 선택하는 단계와,
- 프로그래밍 및 소거 동안 적어도 하나의 사전결정된 메모리 셀의 제 2 감지 트랜지스터 전극에 사전결정된 전압을 제공하여, 스트레스 유도 누설 전류가 적어도 하나의 사전결정된 메모리 셀의 감지 트랜지스터 산화물 층 내에 실질적으로 발생하지 않도록 하는 단계를 포함한다.
이하, 본 발명은 몇몇 도면을 참조하여 기술될 것인데, 이는 본 발명의 범주를 한정하는 것이 아니라 본 발명을 설명하기 위해서만 도시된 것이다. 본 발명의 범주는 첨부된 청구항에 의해서만 한정된다.
도 1은 종래 기술에 따른 메모리 셀의 전기 회로도,
도 2는 본 발명에 따른 전기 회로도,
도 3은 도 2에 따른 메모리 셀의 일부의 반도체 구조의 단면도,
도 4는 SILC 방지 특성을 갖는 EEPROM 셀과 SILC 방지 특성을 갖지 않는 EEPROM 셀의 내구성 및 최대 트랜스컨덕턴스 열화(endurance and maximum transconductance degradation)를 나타내는 몇몇 곡선을 도시한 그래프.
도 1은 배경 기술에서 설명되었다.
도 2는 본 발명에 따른 전기 회로에 의해 제어되는 두 개의 메모리 셀을 도시한다. 도 2에 따른 메모리 셀은 제어 게이트 CG가 이중 폴리 공정에 의해 제조된다는 점에서 도 1의 메모리 셀과 상이하다. 도 2에서 동일한 침조 번호는 도 1과 동일한 구성 요소를 나타낸다.
도 2는 두 개의 전원 Vsi_p, Vsi_e를 갖는 전원 장치를 두 개의 메모리 셀에 인가하는 것을 나타낸다. 물론, 더 많은 메모리 셀이 제공되고 이들 전원에 접속될 수 있다. 또한, 동일한 칩 상에 다른 유사한 전원에 의해 제어되는 다른 메모리 셀의 그룹이 있을 수도 있다. 전원 Vsi_p, Vsi_e는 제어기(5)에 접속된다. 도시된 바와 같이 제어기(5)에는 스위치 또는 트랜지스터(도시되지 않음)가 제공되고, 각각의 메모리 셀의 프로그래밍, 소거 및 기록 동안 하나 이상의 감지 트랜지스터 TSE각각의 소스(3)를 Vsi_p, Vsi_e 또는 접지 중 어느 하나에 접속시키도록 프로그래밍된다.
전원 Vsi_p, Vsi_e는 및 제어기(5)는 매우 개략적으로 도시되었다는 것을 이해해야 한다. 그들은 프로그래밍, 소거 및 판독 동안 하나 이상의 메모리 셀의 소스 전극(3) 상의 전압을 제어하는 수단이 사용될 필요가 있다는 것을 나타내고자 도시하였다.
도 3은 도 2에 따른 메모리 셀 중 하나의 일부의 단면도를 나타낸다. 도 3의 좌측에는 n+ 웰(1)이 도시되는데, 이는 기록 트랜지스터 TWR의 소스에 접속된다. 도 3의 우측에는 p 웰(11)이 도시되는데, 이는 감지 트랜지스터 TSE의 기판이다. n+ 웰(1) 및 p 웰(11) 사이에는 기록 트랜지스터 TWR 및 감지 트랜지스터 TSE 를 서로 분리시키는 두꺼운 산화물 층(4)이 있다.
도 3은 n+ 웰(1) 및 p 웰(11) 위에 정렬된 플로팅 게이트 FG를 도시한다. 플로팅 게이트 FG는 터널 산화물 층 TUNOX에 의해 n+ 웰(1)과 분리되고, 감지 트랜지스터 산화물 층 THINOX에 의해 p 웰(11)과 분리된다. 터널 산화물 층 TUNOX 및 감지 트랜지스터 산화물 층 THINOX은 실질적으로 동일한 제조 단계로 제조되기 때문에, 동일한 두께를 갖는다. 최근에는, 이들 두께가 대략 7.5 nm(75 Å)이다. 그러나, 이 두께는 미래에 더 줄어들 것이라 생각된다.
플로팅 게이트 FG는 제 1 폴리실리콘 층으로 제조된다. 제어 게이트 산화물 층(2)(또는 유전체 층의 스택)은 플로팅 게이트 FG 상에 증착된다. 제 2 폴리실리콘 층 CG는 제어 게이트 산화물 층(2) 상에 증착된다. 이러한 제 2 폴리실리콘 층은 메모리 셀을 소거하기 위한 제어 게이트로서 사용된다.
종래 기술에 따라, 즉, 전원 장치 Vsi_p, Vsi_e 없이 동작될 경우에는, 도 2 및 도 3에 도시된 메모리 셀의 동작은 아래의 표 2에 도시된 것과 같을 것이다.
Figure 112001032848730-pct00008
표 2에서, 예를 들어, 12 V인 Vpp는 프로그램 전압이다. Vtb는 백 바이어스(back bias)를 갖는 기록 트랜지스터 TWR의 임계 전압이다. Vtb에 대한 전형적인 값은 2.5 V이고, Vtb에 대한 전형적인 범위는 1 내지 4 V이다. Vcc는 Vbl_read + Vt보다 더 크다고 가정된 로직부(logic part)(도시되지 않음)의 전원 전압이다. Vbl_read 및 Vcg_read는 각각 판독 동작 동안 비트 라인 및 제어 게이트 CG 상의 전압이다. 통상적으로, Vcg_read는 판독 전류 및 판독 장애(read current and read disturbance)에 대해 최적화되고 예를 들어, 1 V이다.
전술한 바와 같이, 터널 산화물 층 TUNOX 및 감지 트랜지스터 산화물 층 THINOX는 동일한 공정 단계로 제조되는 것이 바람직하다. 때때로, 이는 감지 트랜지스터 산화물 층 THINOX가 터널 산화물 층 TUNOX보다 약간 더 얇게되는 결과를 낳기도 한다. 그러한 경우, 감지 트랜지스터 TSE 영역도 프로그래밍 및 소거 전류(erase current)의 원인이 될 수 있다. 달리 말하면, 프로그래밍 및 소거 동안 감지 트랜지스터 산화물 층 THINOX도 스트레스를 받게 된다.
가능한 전자 흐름은 다음과 같다. 즉, (과도한) 프로그래밍 동안 전자가 플로팅 게이트 FG로부터 터널 산화물 층 TUNOX를 통해 기록 트랜지스터 TWR로 흐르게 된다. 그러나, 감지 트랜지스터 산화물 층 THINOX은 TUNOX 만큼 얇고 감지 트랜지스터 TSE의 소스(3)(도시되지 않음)의 전압 V3는 접지 전위 (또는 플로팅)에 있기 때문에, 전자가 감지 트랜지스터 TSE의 소스(3)로부터 플로팅 게이트 FG로, 그리고 플로팅 게이트 FG로부터 기록 트랜지스터 TWR의 소스 방향으로 터널 영역으로 더욱 흐를 수도 있다. 소거 동안, 전자는 제어 게이트 CG 상의 고전압에 의해 이끌리게 되기 때문에, 전자는 터널 산화물 층 TUNOX 및 감지 트랜지스터 산화물 층 THINOX 모두를 통해 플로팅 게이트 FG 내로 흐를 것이다. 그러므로, 프로그래밍뿐만 아니라 소거 동안 감지 트랜지스터 산화물 층 THINOX는 전자가 기판으로부터 플로팅 게이트 FG 내로 주입되기 때문에 유니폴라 스트레스(unipolar stress)를 받게된다. 그 결과, 감지 트랜지스터 산화물 층 THINOX 내에 스트레스 유도 누설 전류 SILC가 발생하게 되는데, 이는 터널 산화물 층 TUNOX 내에서보다 더 심각할 수 있다. 이 는 특히, 수 많은 프로그래밍 및 소거 후, 심각한 보존 문제(retention problems)를 야기할 수 있다.
이러한 문제들을 해결하기 위해, 발명자는 SILC 방지 전압(a SILC inhibit voltage)이 판독 경로 내로 유도될 수 있다는 것을 알게 되었다. 이는 프로그래밍 및 소거 모두 동안 감지 트랜지스터 산화물 층 THINOX를 지나는 전계를 감소시켜, 감지 트랜지스터 산화물 층 THINOX가 더 이상 스트레스 받거나 실질적으로 덜 스트레스 받지 않도록 한다.
아래 표 3에는 새롭게 제시된 동작 도표가 도시된다.
Figure 112001032848730-pct00009
프로그래밍 및 소거 동안, SILC 방지 전압 Vsi_p 및 Vsi_e는 각각 특정 메모리 셀을 위해 Vpp, 터널 산화물 층 두께 및 감지 트랜지스터 산화물 층 두께에 대해 최적화 되어야 한다. 표 3은 예로서 1 V를 나타내고 있다. 적절한 범위는 0.5 내지 3.6 V이다.
한편, 기록 트랜지스터 TRE는 감지 트랜지스터 TSE의 소스 측 상에 위치할 수도 있다. 그런 다음, SILC 방지 전압은 감지 트랜지스터 TSE의 소스 대신 감지 트랜지스터 TSE의 드레인에 인가된다.
용어 "프로그래밍" 및 "소거"는 "프로그래밍" 및 "소거"가 충전되거나 충전되니 않은 메모리 셀 중 어느 하나와 관련된 기준에만 따르기 때문에 반대가 될 수도 있다. 이러한 기준은 반대로 될 수 있다.
표 3에 제시된 것과 같은 동작 구조의 영향을 검사하기 위해 몇몇 실험이 수행되었다. 셀은 0.35 ㎛ 생성 공정으로 제조되었다. Max_Gm으로 지칭되는 최대 트랜스컨덕턴스는 셀 판독 경로의 열화를 모니터링하기 위해 사용된다. 도 4는 통상의 구조(다이아몬드 표시로 도시함) 및 신규의 SILC 방지 구조(삼각형으로 도시함) 하에서 동일한 웨이퍼 상의 두 개의 메모리 셀 사이의 차이를 도시한다.
도 4로부터, 동일한 Max_Gm 열화 표준을 사용하면 SILC 방지 구조가 10 배보다 더 큰 사이클 수를 산출한다는 것이 명백하다. 최적화 후, 이 구조가 더욱 개선될 수 있으리라 기대된다. 도 4에 도시된 내구성, 즉 기록 및 소거 동안 각각 VthWRT 및 VthERS 각각에 의해 지시되는 기록 트랜지스터 TWR의 임계 전압들 사이에 명확한 차이가 없음을 유의해야 한다.
위에서 설명된 바와 같은 본 발명은 이중 폴리 공정 및 단일 폴리 공정 모두에 적용할 수 있다. 더욱이, EEPROM뿐만 아니라 터널 영역 및 감지 트랜지스터 산화물 층이 서로 분리될 수 있는 플래시 메모리에도 적용할 수 있다. 플래시 메모리에서, 동작 조건은 변경이 필요할 수도 있다.
본 발명이 기록 트랜지스터 TWR의 소스 영역에 대한 n+ 웰(1)과 감지 트랜지스터 TSE의 소스 영역에 대한 p 웰(3)을 참조하여 설명되었지만, 반도체 기판 내의 영역의 모든 극성들이 바뀔 수도 수도 있다는 점을 유의해야 한다.
도 1 및 도 2는 단 하나의 메모리 셀만 도시하였지만, 본 발명은 하나 이상의 전원 Vs이 감지 트랜지스터의 소스(드레인)에 대해 적절한 전압을 생성하는 메모리 셀 어레이에 적용할 수도 있다는 것은 명백하다.

Claims (11)

  1. 메모리 셀을 포함하는 반도체 디바이스에 있어서,
    상기 메모리 셀은
    기록 트랜지스터 게이트, 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극(1)을 구비하는 기록 트랜지스터(a write transistor)(TWR)와,
    판독 트랜지스터 게이트, 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극(9)을 구비하는 판독 트랜지스터(a read transistor)(TRE)와,
    감지 트랜지스터 게이트, 제 1 감지 트랜지스터 전극(7) 및 제 2 감지 트랜지스터 전극(3)을 구비하는 감지 트랜지스터(a sense transistor)(TSE)를 포함하되,
    상기 제 1 감지 트랜지스터 전극(7)은 상기 제 2 판독 트랜지스터 전극(9)에 접속되고, 상기 감지 트랜지스터 게이트는 플로팅 게이트(a floating gate : FG)로서 구성되며, 상기 플로팅 게이트는 감지 트랜지스터 산화물 층(THINOX)에 의해 상기 제 2 감지 트랜지스터 전극(3)과 분리되고 터널 산화물 층(TUNOX)에 의해 상기 제 2 기록 트랜지스터 전극(1)과 분리되며,
    프로그래밍 및 소거 동안 상기 제 2 감지 트랜지스터 전극(3)에 사전결정된 전압을 인가하여, 실질적으로 스트레스 유도 누설 전류(stress induced leakage current)가 상기 감지 트랜지스터 산화물 층(THINOX) 내에 발생하지 않도록 전원 장치(Vsi_p, Vsi_e)(5)가 구성되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    제어 게이트(control gate : CG)가 제공되고, 제어 게이트 유전체 층(2)에 의해 상기 플로팅 게이트와 분리되는
    반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제어 게이트(CG)는 상기 플로팅 게이트(FG)에 대해 사용되는 것과 다른 폴리 실리콘 층으로 제조되는
    반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 기록 트랜지스터 게이트 및 상기 판독 트랜지스터 게이트는 개별적으로 제어되는
    반도체 디바이스.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 감지 트랜지스터 산화물층(THINOX) 및 상기 터널 산화물 층(TUNOX)은 5.0 내지 10.0 nm 사이의 두께를 갖는
    반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 감지 트랜지스터 산화물 층(THINOX) 및 상기 터널 산화물 층(TUNOX)는 6.0 내지 8.0 nm 사이의 두께를 갖는
    반도체 디바이스.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 사전결정된 전압(Vsi_p, Vsi_e)은 0.5 및 3.6 V 사이인
    반도체 디바이스.
  8. 다수의 메모리 셀을 포함하는 메모리 셀 구조물에 있어서,
    각각의 메모리 셀은
    기록 트랜지스터 게이트, 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극(1)을 구비하는 기록 트랜지스터(TWR)와,
    판독 트랜지스터 게이트, 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극(9)을 구비하는 판독 트랜지스터(TRE)와,
    감지 트랜지스터 게이트, 제 1 감지 트랜지스터 전극(7) 및 제 2 감지 트랜지스터 전극(3)을 구비하는 감지 트랜지스터(TSE)를 포함하되,
    상기 제 1 감지 트랜지스터 전극(7)은 상기 제 2 판독 트랜지스터 전극(9)에 접속되고, 상기 감지 트랜지스터 게이트는 플로팅 게이트(FG)로서 구성되며, 상기 플로팅 게이트는 감지 트랜지스터 산화물 층(THINOX)에 의해 상기 제 2 감지 전극과 분리되고 터널 산화물 층(TUNOX)에 의해 상기 제 2 기록 트랜지스터 전극과 분리되며,
    프로그래밍 및 소거 동안 적어도 하나의 선택된 메모리 셀의 상기 제 2 감지 트랜지스터 전극(3)에 사전결정된 전압을 제공하여, 실질적으로 스트레스 유도 누설 전류가 상기 적어도 하나의 선택된 메모리 셀의 상기 감지 트랜지스터 산화물 층(THINOX) 내에 발생하지 않도록 전원 장치(Vsi_p, Vsi_e)(5)가 구성되는
    메모리 셀 구조물.
  9. 메모리 셀 제어 방법으로서,
    상기 메모리 셀은
    기록 트랜지스터 게이트, 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극(1)을 구비하는 기록 트랜지스터(TWR)와,
    판독 트랜지스터 게이트, 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극(9)을 구비하는 판독 트랜지스터(TRE)와,
    감지 트랜지스터 게이트, 제 1 감지 트랜지스터 전극(7) 및 제 2 감지 트랜지스터 전극(3)을 구비하는 감지 트랜지스터(TSE)를 포함하되,
    상기 제 1 감지 트랜지스터 전극(7)은 상기 제 2 판독 트랜지스터 전극(9)에 접속되고, 상기 감지 트랜지스터 게이트는 플로팅 게이트로서 배치되며, 상기 플로팅 게이트는 감지 트랜지스터 산화물 층(THINOX)에 의해 상기 제 2 감지 전극(3)과 분리되고 터널 산화물 층(TUNOX)에 의해 상기 제 2 기록 트랜지스터 전극(1)과 분리되며,
    상기 방법은
    프로그래밍 및 소거 동안 상기 제 2 감지 트랜지스터 전극(3)에 사전결정된 전압을 제공하여, 실질적으로 스트레스 유도 누설 전류가 상기 감지 트랜지스터 산화물 층(THINOX) 내에 발생하지 않도록 하는 단계를 포함하는
    메모리 셀 제어 방법.
  10. 복수의 메모리 셀을 포함하는 메모리 셀 구조물 제어 방법으로서,
    각각의 상기 메모리 셀은
    기록 트랜지스터 게이트, 제 1 기록 트랜지스터 전극 및 제 2 기록 트랜지스터 전극(1)을 구비하는 기록 트랜지스터(TWR)와,
    판독 트랜지스터 게이트, 제 1 판독 트랜지스터 전극 및 제 2 판독 트랜지스터 전극(9)을 구비하는 판독 트랜지스터(TRE)와,
    감지 트랜지스터 게이트, 제 1 감지 트랜지스터 전극(7) 및 제 2 감지 트랜지스터 전극(3)을 구비하는 감지 트랜지스터(TSE)를 포함하되,
    상기 제 1 감지 트랜지스터 전극(7)은 상기 제 2 판독 트랜지스터 전극(9)에 접속되고, 상기 감지 트랜지스터 게이트는 플로팅 게이트로서 구성되며, 상기 플로팅 게이트는 감지 트랜지스터 산화물 층(THINOX)에 의해 상기 제 2 감지 전극(3)과 분리되고 터널 산화물 층(TUNOX)에 의해 상기 제 2 기록 트랜지스터 전극(1)과 분리되며,
    상기 방법은
    적어도 하나의 사정결정된 메모리 셀을 선택하는 단계와,
    프로그래밍 및 소거 동안 상기 적어도 하나의 사전 결정된 메모리 셀의 제 2 감지 트랜지스터 전극(3)에 사전결정된 전압을 제공하여, 실질적으로 스트레스 유도 누설 전류가 상기 적어도 하나의 사전결정된 메모리 셀의 상기 감지 트랜지스터 산화물 층(THINOX) 내에 발생하지 않도록 하는 단계를 포함하는
    메모리 셀 구조물 제어 방법.
  11. 제 8 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 감지 트랜지스터 산화물 층 및 상기 터널 산화물 층은 동일한 제조 단계로 제조되는
    제어 방법.
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