KR20080058749A

KR20080058749A - 2ｔｎｏｒ형 비휘발성 메모리 셀 어레이, 2ｔｎｏｒ형비휘발성 메모리의 데이터 처리방법

Info

Publication number: KR20080058749A
Application number: KR1020060132823A
Authority: KR
Inventors: 최웅림
Original assignee: 최웅림
Priority date: 2006-12-22
Filing date: 2006-12-22
Publication date: 2008-06-26
Also published as: KR100861749B1; WO2008078877A1; JP2010514196A; US20100091572A1; CN101573764A; TW200830541A

Abstract

선택트랜지스터 및 전하 축적용 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 저장트랜지스터를 구비하는 2T NOR 셀 어레이 및 상기 2T NOR 셀 어레이에 데이터를 저장시키거나 저장된 데이터를 읽거나 소거하는데 사용되는 2T NOR 플래시 메모리 셀 데이터 처리 방법을 개시한다. 상기 2T NOR 셀 어레이는, 선택트랜지스터 및 저장트랜지스터를 구비한다. 상기 선택트랜지스터는 일 단자가 비트라인에 연결되고 게이트 단자에 선택신호가 인가된다. 상기 저장트랜지스터는 일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 공통소스라인에 연결되며 게이트에 제어전압이 인가된다. 상기 선택트랜지스터 및 상기 저장트랜지스터의 벌크(Bulk) 영역에는 프로그램 시 백 바이어스(Back Bias) 전압이 인가되며, 상기 저장트랜지스터의 게이트와 벌크 영역사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비한다.

Description

2ＴＮＯＲ형 비휘발성 메모리 셀 어레이, 2ＴＮＯＲ형 비휘발성 메모리의 데이터 처리방법 {2-Transistor NOR-type non-volatile memory cell array and Method for processing 2-Transistor NOR-type non-volatile memory data.}

도 1은 본 발명에 따른 2T NOR형 비휘발성 플래시 메모리 셀 어레이의 회로도이다.

도 2는 도 1에 도시된 2T NOR형 비휘발성 플래시 메모리 셀에 데이터를 저장하거나, 저장된 데이터를 읽거나 소거하는데 필요한 바이어스 조건을 나타낸다.

본 발명은 NOR형 비휘발성 메모리에 관한 것으로, 특히 저전류 저전력으로 프로그램 할 수 있는 NOR형 비휘발성 메모리 셀 및 상기 비휘발성 메모리의 데이터 처리 방법에 관한 것이다. 상기 비휘발성 메모리는 플래시 메모리 및 EEPROM, OTP 등을 포함한다.

NOR형 비휘발성 메모리의 하나의 실시 예인 NOR 플래시 메모리의 셀 어레이는 하나의 비트라인에 보통 수백 개의 셀이 병렬로 연결된다. 이 때 각 셀의 드레인 단자는 비트라인에 연결되고 각 셀의 소스 단자는 공통소스라인에 연결된다. 비 트라인과 수직으로 워드라인들이 일정한 간격으로 형성되는데, 각 워드라인들은 각 셀의 게이트들에 연결된다.

NOR 플래시 메모리의 경우, 셀을 프로그램(Program) 할 때는 고에너지 전하주입(Hot Carrier Injection)방식을 이용하지만, 셀에 프로그램 된 내용을 소거(Erase)할 때는 FN 터널링(Fowler-Nordheim Tunneling) 방식을 이용한다.

고에너지 전하주입방식을 이용하여 N형 모스트랜지스터로 구현된 NOR 형태의 셀을 프로그램 하기위해서, 드레인(Drain) 전극에 4V(Volts)∼5V, 게이트(Gate) 전극에 9V 정도의 전압을 인가하고 소스(Source) 전극에는 접지전압(Ground Voltage)을 인가한다. 이 때 메모리의 특성 상 9V의 전압은 높은 전압준위이다. 이 때 전자(Electron)가 소스(Source) 전극으로부터 드레인 전극으로 채널(Channel)을 따라 이동하게 되는데, 상기 전자들은 채널의 포화 영역(Saturation Region)에 존재하는 강한 전계(Electric Field)로 인해 가속되어 높은 운동 에너지를 갖게 된다. 강한 전계로부터 높은 운동에너지를 얻은 고에너지 전자(Hot electron) 중의 일부는 플로팅(Floating) 게이트와 상기 채널 영역사이에 있는 플로팅 게이트 절연체(Dielectric)의 전위장벽을 관통하여 플로팅 게이트로 주입된다.

플로팅 게이트에 주입된 전자는 다른 외부적인 변화가 없는 한 절연체의 전위장벽에 의해 고립되고, 그 결과 상기 플로팅 게이트의 상부에 위치한 제어(Control) 게이트에서 본 저장트랜지스터의 문턱전압(Threshold Voltage) 상승으로 이어져 프로그램 되는 것이다. 전자와 같은 전하들을 저장하는 물질로 게이트 및 기판의 사이에 배치된 절연체를 사용할 수도 있는데, 상술한 바와 같이 플로팅 게이트에 전하들이 축적되는 경우와 마찬가지로 이 경우에도 저장트랜지스터의 문턱전압을 변경시킨다.

FN 터널링 현상은 포울러(Fowller)와 노드하임(Nordheim)에 의해 밝혀진 물리적 현상으로, 절연체를 사이에 둔 2개의 전극(Electrode)에 높은 전압을 인가하여 상기 절연체에 높은 전계를 형성시킬 경우, 상기 절연체를 관통하는 터널 전류가 전계에 대해 지수 함수적으로 증가하는 것을 말한다. 플로팅 게이트에 전자가 고립되어 있는 NOR구조의 경우, 제어 게이트 전극에 대략 -9V를 인가하고 벌크 전극에 +8V 정도의 전압을 인가해 상기 전자를 벌크 영역으로 터널링 시킴으로써 소거한다. 플로팅 게이트에 고립되어 있던 전자를 제거함으로서 제어 게이트에서 본 셀 트랜지스터의 문턱전압은, 프로그램 했을 때와는 반대로, 하강하게 된다.

게이트-벌크 터널링 방식의 소거 동작 시 셀의 소스 또는 드레인 확산 영역에 바이어스 전압이 인가되지 않기 때문에, 고전압을 이용하여 플로팅 게이트에 고립된 전자를 소거하더라도 셀의 확산 영역 면적이나 게이트 길이에 영향을 주지 않는다. 반면에, 게이트와 소스 또는 게이트와 드레인 사이에 바이어스 전압을 인가하여 플로팅 게이트에 고립된 전자를 소거하는 FN 터널링 방식의 경우에는, 소스 또는 드레인 확산 영역에 매우 높은 전압이 인가되어야 하므로 상기 확산영역의 크기가 커져야 하기 때문에 결국 메모리 셀 사이즈가 매우 커지는 단점이 있다. 이러한 방식은 EEPROM에서 주로 사용되며, 초기에 사용되었던 하나의 트랜지스터를 구비하는 1T(One Transistor) NOR 플래시 메모리에서도 사용되었다.

1T NOR 셀에 사용되는 이러한 고에너지 전하 주입 방식은 프로그램 속도는 수 내지 수십 마이크로초(Microseconds)로 빠른 반면에 수백 마이크로암페어(

)의 매우 큰 전류가 필요하다는 단점이 있다.

1개의 저장트랜지스터만으로 구성된 1T NOR 메모리 셀 어레이는 과잉소거 문제 또는 프로그램 및 읽기 동작시의 디스터브(Disturb) 등과 같은 문제도 있다.

과잉 소거 문제는 하나의 비트 라인에 달린 수백 개의 셀 중의 어느 하나가 물리적 불량 또는 프로그램 불량에 의해 무의미하게 턴 온(Turn On)되거나 또는 누설전류가 흐르는 상태가 되면 해당 비트 라인의 다른 셀을 읽을 수 없게 되는 문제이다. 플래시 메모리에서는 수십만 개 이상의 셀을 동시에 소거하므로 상기 수십 만 개의 셀의 문턱전압을 일정하게 조절하는 것은 물리적으로 불가능하며, 소거 시의 문턱 전압은 통계적인 분포를 갖게 된다. 이 때 과잉 소거되는 셀이 발생하지 않도록 공정 및 설계 기술을 통하여 조절해야 한다.

1T NOR 플래시 메모리는 이러한 과잉 소거 문제로 인하여 여러 개의 소거 블록을 동시에 소거 할 수 없고 항상 각 소거 블록을 하나씩 소거해야 한다. 따라서 1T NOR 플래시 메모리의 블록 및 전체 칩 소거 시간이 매우 긴 단점이 있다. 예를 들면, 256 메가비트(Mbits) 1T NOR 플래시 메모리의 블록 소거 시간은 대략 0.5 초, 칩 소거 시간은 수백 초의 시간이 소요된다. 반면에, 2개의 트랜지스터를 구비하는 2T 셀 및 NAND형 셀 플래시 메모리의 경우에는, 2개의 트랜지스터 중의 하나인 선택트랜지스터에 의해 과잉 소거 문제가 없으므로 소거 속도가 매우 빠르며, 보통 수십 밀리 초(milliseconds) 이내에 블록 또는 전체 칩을 소거할 수 있다. 과잉 소거 문제는 또한 칩의 회로를 복잡하게 만들고 테스트 시간도 매우 길어지는 단점이 있다.

1T NOR 셀 어레이의 경우 하나의 셀을 프로그램 또는 읽기 할 때 동일 비트 라인 상의 다른 셀들의 드레인 단자에도 동일한 비트 라인 전압이 인가되므로 이러한 선택되지 않은 셀이 영향을 받아서 데이터의 변경이 발생되게 되는데, 이러한 현상을 디스터브(Disturb)라고 한다.

또한 1T NOR 셀 어레이의 경우 프로그램 시에 비트라인에 공급되는 전류가 수백 마이크로 암페어(

)로 매우 크고, 셀의 드레인 단자에 4V(Volts) ~ 5V의 고전압을 인가하여야 하므로 전하 펌프 회로의 면적이 크게 되며 동시에 프로그램 할 수 있는 셀의 개수도 수 개 이내로 제한되는 단점이 있다. 동시에 프로그램 할 수 있는 셀의 개수가 적으면 데이터 저장 속도가 느리게 되고 따라서 데이터 저장용 응용에 적용하기 어렵다.

이러한 1T NOR 셀의 고에너지 전하주입 방식의 고전류 특성 때문에 지금까지 2T 셀에는 고에너지 전하주입 방식을 적용하기 어려웠다. 이것은 동작 전류가 높으면 선택트랜지스터를 통과하여 저장트랜지스터로 비트라인 전압을 전달시키기 어렵기 때문이다.

고전류 고전압 동작 방식은 또한 공정 미세화 및 셀의 크기를 축소시키는데도 장애로 작용한다.

본 발명이 이루고자 하는 기술적 과제는, 선택트랜지스터 및 전하 축적용 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 저장트랜지스터를 구비하는 2T NOR형 비휘발성 메모리 셀 어레이를 제공하는데 있다.

본 발명이 이루고자 하는 다른 기술적 과제는, 저전류 저전력을 사용한 고에너지 전하주입 방식으로 프로그램 할 수 있는 2T NOR형 비휘발성 메모리 셀 데이터 처리 방법을 제공하는데 있다.

상기 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 2T NOR형 비휘발성 메모리 셀 어레이는 선택트랜지스터 및 저장트랜지스터를 구비한다. 상기 선택트랜지스터는 일 단자가 비트라인에 연결되고 게이트 단자에 선택신호가 인가된다. 상기 저장트랜지스터는 일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 공통소스라인에 연결되며 게이트에 제어전압이 인가된다. 상기 선택트랜지스터 및 상기 저장트랜지스터의 벌크(Bulk) 영역에는 프로그램 시 백 바이어스(Back Bias) 전압이 인가되며, 상기 저장트랜지스터의 게이트와 벌크 영역사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비한다.

상기 기술적 과제를 이루기 위한 본 발명의 일실시예에 따른 2T NOR 비휘발성 메모리 데이터 처리방법은, 일 단자에 제1전압(VD)이 인가되고 게이트에 선택신호가 인가되는 선택트랜지스터 및 일 단자에 상기 선택트랜지스터의 다른 일 단자가 연결되고 다른 일 단자에 제2전압(VS)이 인가되며 게이트에 제어신호가 인가되는 저장트랜지스터를 구비하는 NOR 비휘발성 메모리에 데이터를 저장시키거나, 저장된 데이터를 읽거나 소거한다. 상기 NOR 비휘발성 메모리 데이터 처리방법은, 상기 선택트랜지스터의 벌크 영역 및 상기 저장트랜지스터의 벌크 영역에 제3전압을 인가하고 고에너지 전하주입 방법을 사용한다. 이 때 상기 제1전압, 상기 제2전압, 상기 제3전압 및 상기 제어신호의 전압준위 중 적어도 하나의 전압준위를 가변시킬 수 있다.

이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.

도 1은 본 발명에 따른 2T NOR형 플래시 메모리 셀 어레이의 회로도이다.

여기서 2T NOR형 플래시 메모리 셀은 EEPROM 또는 OTP 등의 다른 비휘발성 메모리의 셀 어레이로도 활용될 수 있다.

도 1을 참조하면, 2T NOR형 플래시 메모리 셀 어레이는 선택트랜지스터 및 저장트랜지스터를 구비한다. 상기 선택트랜지스터의 일 단자는 비트라인(VD)에 연결되고 게이트에는 워드라인을 통해 선택신호(VSG)가 인가된다. 상기 저장트랜지스터의 일 단자는 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자는 공통소스라인(VS)에 연결되며 게이트에는 제어신호(VCG)가 인가된다. 상기 선택트랜지스터 및 상기 저장트랜지스터의 공통 벌크(Bulk) 영역에는 백 바이어스(VB)가 인가된다.

저장트랜지스터의 제어게이트와 채널 영역 사이에는 전하 축적용 플로팅 게이트 또는 전하 축적용 절연체가 존재한다. 여기서 전하 축적용 절연체는 적어도 하나의 산화막(Oxide) 및 적어도 하나의 질화막(Nitride)이 결합된 물질이거나, 사면체의 비결정질 탄소(Tetrahedral Amorphous Carbon) 및 적어도 하나의 산화막이 결합된 물질이다. 전하 축적용 절연체의 예로는 ON(Oxide-Nitride)층, ONO(Oxide- Nitride-Oxide)층 및 TAC-O(Tetrahedral Amorphous Carbon-Oxide)층 등이 있다.

선택트랜지스터의 게이트 절연체는 실리콘 산화막(Silicon Dioxide)을 사용하는 것이 일반적이다. 도 1에는 선택트랜지스터의 게이트 절연체와 저장트랜지스터의 게이트 절연체는 다르게 표시되어 있지만, 선택트랜지스터의 게이트 절연체로서 상기 전하 축적용 절연체를 사용하는 것도 가능하다.

본 발명에 대한 설명의 편의를 위하여 도 1에 도시된 선택트랜지스터 및 저장트랜지스터는 N형 모스 트랜지스터인 것으로 표시하였다. 그러나 상기 2개의 모스트랜지스터들이 N형 모스트랜지스터에 한정된다는 것을 의미하는 것은 아니다.

도 2는 도 1에 도시된 2T NOR형 플래시 메모리 셀에 데이터를 저장하거나, 저장된 데이터를 읽거나 소거하는데 필요한 바이어스 조건을 나타낸다.

도 2를 참조하면, 플래시 메모리에 데이터를 저장하거나(Program), 저장된 데이터를 읽거나(Read), 저장된 데이터를 소거(Erase)하기위하여 필요한 비트라인의 전압준위(VD), 선택신호의 전압준위(VSG), 제어신호의 전압준위(VCG), 공통 소스라인의 전압준위(VS) 및 백 바이어스의 전압준위(VB)의 범위를 알 수 있다. 비트라인의 전압은 비트라인에 연결된 해당 셀의 드레인에 인가되고, 선택신호의 전압은 해당 셀의 선택트랜지스터의 게이트에 인가되며, 제어신호의 전압은 해당 셀의 저장트랜지스터의 게이트에 인가되고, 공통 소스라인의 전압준위는 해당 셀의 소스에 인가된다.

도 2를 참조하면, 상기 선택트랜지스터 및 상기 저장트랜지스터가 N형(Type)인 경우 상기 저장트랜지스터에 데이터를 저장하고자 할 때, 각 노드에서의 전압인 가 조건은 아래와 같다.

제1전압(VD)의 전압준위는 1V ~ 5V(Volts), 선택신호(VSG)의 전압준위는 3V ~ 9V, 제어신호(VCG)의 전압준위는 -3V ~ 9V, 제2전압(VS)의 전압준위는 0V ~ 3V 그리고 제3전압(VB)의 전압준위는 -4V ~ 0V의 범위를 각각 가진다.

이 때 제어신호(VCG)의 전압준위는, 초기 전압준위의 범위(Vi:-3V ~ 3V)로부터 최종 전압준위의 범위(Vf:0V ~ 9V)로 전압준위를 가변시켜 가면서 데이터를 저장시키는 것이 바람직하다. 저장트랜지스터에 데이터를 저장하고자 할 때 제어신호(VCG)의 초기 전압은 상기 초기 전압준위의 범위(-3V ~ 3V) 중의 임의의 한 전압으로 설정되었다면, 최종 전압은 상기 최종 전압준위의 범위(0V ~ 9V) 중의 임의의 한 전압으로 설정된다는 것을 의미한다. 예를 들면, 초기 전압이 2V로 설정되었고 최종 전압이 8V로 설정되었다면, 제어신호(VCG)의 전압은 처음에는 2V의 전압준위를 가지지만 점차적으로 증가시켜 가면서 최종적으로는 8V의 전압준위를 가지도록 전압을 가변시킨다.

이 때 제어신호(VCG)의 전압준위는, 초기 전압준위의 범위(Vi:-3V ~ 3V)로부터 최종 전압준위의 범위(Vf:0V ~ 9V)로 전압준위를 가변시켜 가면서 데이터를 저장시키는 것이 바람직하다.

이하에서는 도 1 및 도 2를 동시에 참조하며 NOR 메모리 셀 어레이에 데이터를 저장하거나, 저장된 데이터를 읽거나 또는 소거하는 과정 및 바이어스 조건에 대하여 설명한다.

프로그램 시, 선택트랜지스터 및 저장트랜지스터는 모두 턴 온 되어 있으므 로, 비트라인을 통해 드레인에 인가된 전압(VD)에 비례하는 전류가 선택트랜지스터와 저장트랜지스터의 채널 영역을 통과하여 소스 단자로 흐른다. 이 때 선택트랜지스터의 게이트 전압(VSG)을 적어도 비트라인 전압(VD) 이상으로 인가하여 비트라인 전압이 선택트랜지스터를 통과하여 저장트랜지스터의 드레인 단자에 충분히 전달되도록 한다. 이 때 저장트랜지스터의 드레인 단자와 소스 단자 사이에 강한 전계가 형성되고 이 전계에 의해 소스 단자로부터 공급된 전자는 드레인 영역 근처로 가속된다. 이렇게 가속된 전자는 저장트랜지스터의 게이트에 인가된 전압(VCG)에 의하여 저장트랜지스터의 게이트와 벌크 사이에 생성된 수직 전계에 이끌려 저장트랜지스터의 플로팅 게이트 영역 또는 전하 축적용 절연체에 주입된다.

이 때 벌크 영역에 백 바이어스 전압(VB)을 인가하면 이러한 고에너지 전자의 주입 효율을 크게 높일 수 있다. 즉, 공급 전류인 드레인 전류에 대한 프로그램 전류인 게이트 전류의 비율을 높임으로써 동일한 게이트 전류를 얻기 위하여 필요한 비트라인 공급 전류를 크게 줄일 수 있다. 또한 백 바이어스(Back Bias) 방식에 의해 프로그램 효율이 증가하므로 비트라인의 전압준위(VD)도 줄일 수 있다.

이러한 백 바이어스 인가 방식은 종래의 1T NOR 셀 어레이에는 적용하기 어려웠다. 1T NOR 어레이 구조에서는 동일 비트라인 상에 수백 개의 셀들이 선택트랜지스터의 보호 없이 직접 연결되어 있으므로 상술한 디스터브 현상이 존재한다. 백 바이어스를 인가하여 프로그램 속도 또는 효율을 높이면 디스터버의 크기 또한 동시에 증가하므로 1T NOR 셀 어레이에서는 백 바이어스 방식을 적용하기 어려운 문제점이 있다. 본 발명의 경우 각 셀의 선택트랜지스터가 비트라인으로부터 각 셀의 저장트랜지스터를 격리시켜 보호하므로 이러한 문제는 근본적으로 제거되어 고효율의 백 바이어스 방식을 적용할 수 있다.

또한, 저장트랜지스터의 게이트 단자에 인가되는 제어신호(VCG)의 전압을 초기 전압준위(Vi)로부터 최종 전압준위(Vf)로 증가시켜 가면서 고에너지 전하주입 방식을 적용시키면, 저전류 저전압으로 고에너지 전하를 플로팅 게이트 또는 전하 축적용 절연체에 주입시킬 수 있다. 모스트랜지스터의 채널 전류는 게이트에 인가된 전압과 소스에 인가된 전압과의 차이에 비례하므로, 저장트랜지스터의 소스 전압을 일정하게 하고 제어 게이트 전압(VCG)을 낮추면 채널 전류를 줄일 수 있다.

먼저 최종 프로그램 문턱 전압 값보다 낮은 전압을 제어 게이트에 인가시키고 비트라인 전압을 인가하면 매우 낮은 전류로 프로그램이 일어난다. 이 때 프로그램 된 문턱전압은 제어 게이트 전압(VCG)보다 낮거나 약간 높은 정도에서 포화된다. 따라서 일정 시간 동안 프로그램 한 후 제어 게이트 전압을 높이면 고에너지 전하들이 플로팅게이트 또는 전하 축적용 절연체에 더 빠르게 더 많이 주입되므로, 짧은 시간에 문턱전압을 계속하여 증가시킬 수 있게 된다.

이 때 비트라인 전압은 펄스의 형태로 인가할 수도 있고 선형적으로 증가하는 형태로 인가할 수도 있다. 제어 게이트의 전압도 계단형태, 펄스행태 및 선형적으로 증가하는 형태 중 하나 또는 이들이 혼합된 형태로 할 수 있다. 프로그램 시 저장트랜지스터의 게이트에 인가되는 전압(VCG)의 시작 전압준위(Vi)와 최종 전압준위(Vf)는 목표로 하는 프로그램 문턱 전압 값에 따라 조절한다. 초기 게이트 전압(Vi)은 과잉전류에 의해 초기 프로그램에 문제가 발생하지 않을 정도로 적절히 조절한다.

이 때 저장트랜지스터의 게이트에 인가되는 제어 게이트 전압(VCG)의 증가 속도를 조절함으로써 프로그램 동작 전류를 임의로 조절할 수 있다. 또한 상기의 백 바이어스 방식을 동시에 적용하면, 프로그램을 저전압, 저전류 및 보다 효과적으로 구현할 수 있다. 이러한 방식으로 수십 내지 수백 나노 암페어(

; Nano Ampere)의 매우 낮은 드레인 전류로 수십 내지 수백 마이크로초 이내의 고속 프로그램을 할 수 있다.

따라서 동작 바이어스 조건을 적절히 조절하면 매우 효율적인 방법으로 NOR형 수준의 수 마이크로초의 프로그램 또는 NAND형 수준의 수십 내지 수백 마이크로초의 초저전류 프로그램을 구현할 수 있다.

각 셀(또는 비트라인) 당 수십 내지 수백 나노 암페어의 전류가 흐른다면 수천 개의 셀을 동시에 프로그램 할 수 있게 된다. 1T NOR 셀 어레이의 경우 각 비트라인 전압 4.5V에 수백 마이크로 암페어의 높은 전류를 소모하게 되는데, 이 경우 전하 펌프 회로의 제한으로 동시에 많은 셀을 프로그램 할 수 없다. 보통 8개의 셀 전후로만 프로그램 한다. 이에 비해, 본 발명의 어레이에서는 약 4V 이하의 비트라인 전압에 각 비트라인 당 소모 전류가 수 마이크로 암페어 또는 수십 내지 수백 나노 암페어로 매우 낮으므로 수천 개의 셀도 동시에 프로그램 하는 것이 가능하다.

따라서 프로그램 시에 데이터 처리 속도를 고속으로 할 수 있다. NAND 셀은 FN 터널링으로 프로그램 하므로 소모 전류가 매우 낮고 따라서 고속 프로그램에 의 한 데이터 쓰기 속도가 빠른 것이다. 본 발명은 NOR형의 고에너지 주입 방식으로 이러한 NAND 수준의 고속 프로그램을 가능하게 한다.

고에너지 전하를 전하 축적용 절연체에 주입시킬 때와 플로팅 게이트에 주입시킬 때는 제어신호의 전압준위(VCG)와 백 바이어스의 전압준위(VB)가 약간 차이가 있을 수 있다.

메모리 셀 어레이에 데이터를 저장할 때 백 바이어스 전압(VB)을 인가하고 제어전압(VCG)을 가변시키면서 프로그램 작업을 수행하거나, 제어전압(VCG) 및 백 바이어스 전압(VB)을 동시에 가변시키면서 이 작업을 수행함으로서 종래의 메모리 셀에서 수행하던 방법에 비해 소비 전류가 적고 저 전압으로 상기의 작업을 수행할 수 있다는 점이 본 발명의 뛰어난 장점이다.

상술한 바와 같이, 본 발명에 따른 NOR 메모리 셀 어레이는 선택트랜지스터가 있는 구조이며 이러한 구조에 고에너지 주입 프로그램 방식을 적용하여 셀 어레이를 프로그램 함으로써,

1) 프로그램 시 동작 전압이 낮아지게 된다. 즉, 종래와 같이 FN 터널링 방식을 적용할 때 셀의 게이트 또는 워드라인 전압은 18V가 되고 확산영역에 인가되는 전압은 7V 정도가 되나, 본 발명에 따른 NOR 메모리 셀 어레이의 경우 고에너지 주입 방식을 사용함으로서 게이트 또는 워드라인 전압은 10V 이하, 그리고 확산영역 전압은 5V 이하의 전압을 인가하면 된다.

2) 일정한 백 바이어스 전압 하에서 게이트 전압을 낮은 전압으로부터 증가시키면서 프로그램 하는 경우 셀 프로그램 전류는 수

이하의 낮은 전류로 프로그 램 가능하다. 또한 게이트 전압의 증가 속도를 조절하면 수백

이하로 낮출 수 있다.

3) 선택트랜지스터를 갖는 구조이므로 종래 NOR셀의 문제점인 과잉소거, 비트라인 디스터브, 비트라인 누설전류 등의 문제를 제거할 수 있다.

4) 저 전류 저 전압 방식을 적용함으로써 기존 NAND 플래시 메모리 뿐만 아니라 기존의 NOR 플래시 메모리에 비해 주변회로 면적을 크게 줄일 수 있다. 일반적으로 NOR 플래시 메모리의 전체 칩에 대한 회로 면적 비율은 60%에 육박한다. 따라서 저 전압 저 전류 방식으로 회로 면적으로 줄임으로써 매우 효과적으로 칩 사이즈를 줄일 수 있다.

5) 저 전류 저 전압 고에너지 전하주입 방식을 적용함으로써 기존 2T EEPROM 대비 셀 사이즈를 크게 줄일 수 있고, 2T 셀 구조로 기존 1T NOR 플래시 메모리 수준의 작은 셀 사이즈를 구현할 수 있다.

6) 저 전류 저 전압 및 백 바이어스 효과에 의해 리소그라피(Lithography)의 미세화에 따른 셀의 축소성(scalability)을 크게 개선시킬 수 있다. 백 바이어스는 채널 길이 방향으로는, 펀치스루(punch-through)와 스냅 백(snapback)을 감소시켜주고, 채널 폭 방향으로는 필드 영역의 사이즈를 줄일 수 있게 해준다. 따라서 셀의 축소성이 크게 향상되는 장점을 갖는다.

도 2를 참조하면, 셀 어레이에 저장된 데이터를 소거하기 위해서는, 비트라인(VD), 선택트랜지스터의 게이트(VSG) 및 소스(VS)를 플로팅 시키고, 제어 게이트(VCG)와 벌크(VB)에 각각 네거티브 전압 및 포지티브 전압을 적절히 양분하여 인 가하거나, 또는 제어 게이트(VCG)에는 0V를 인가하고 벌크 전압(VB)에 포지티브 전압을 인가하거나, 또는 벌크에 0V를 인가하고 제어 게이트(VCG)에 네거티브 전압을 인가하여 소거할 수 있다. 이 때 소거 시의 문턱 전압 분포를 효과적으로 제어하기 위하여 제어 게이트 전압(VCG) 또는 벌크 전압(VB)을 가변시키면서 소거시킬 수도 있다.

도 2에 표시한 바와 같이, 본 발명 셀 어레이의 읽기 방법으로는 비트라인(VD)에 0.5V ~ 2V의 전압을 인가하고 선택트랜지스터의 게이트 전압(VSG)은 1V ~ 5V 사이의 전압을 인가하여 비트라인 전압을 통과시킨다. 제어 게이트(VCG)에는 0V ~ 5V 사이의 전압을 인가하고 소스(VS)에는 0V를 인가하고, 벌크(VB)에는 -3V ~ 0V 사이의 전압을 인가하여 읽기 동작을 수행할 수 있다. 이 때 제어 게이트 전압(VCG)은 소거 문턱 전압의 값에 따라 적절히 조절하여 소거된 셀에 드레인 전류가 흐르도록 인가한다. 이 때 멀티레벨(Multi level)로 프로그램 되어 다수의 문턱전압이 존재할 경우에는 게이트 전압을 각 멀티레벨의 값에 따라 다수의 값으로 인가할 수도 있고, 하나의 제어 게이트 전압을 인가하고 각 멀티레벨의 전류의 차이를 검출(Sense)하여 데이터를 읽을 수도 있다.

이상에서는 본 발명에 대한 기술 사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

상술한 바와 같이, 본 발명에 따른 NOR 메모리 셀 어레이에 데이터를 저장하거나, 저장된 데이터를 읽거나 소거할 때 저 전류 저 전압에서 동작하게 되므로 보다 안정적으로 고속 읽기 및 쓰기를 동시에 구현할 수 있으며, 선택트랜지스터에 의해 셀의 신뢰성을 개선시킬 수 있으며, 회로영역의 면적 감소로 칩 면적을 감소시킬 수 있으며, 셀의 축소성을 개선시켜 미세 공정화도 유리하게 된다.

Claims

일 단자가 비트라인에 연결되고 게이트 단자에 선택신호가 인가된 선택트랜지스터; 및

일 단자가 상기 선택트랜지스터의 다른 일 단자에 연결되고 다른 일 단자가 공통소스라인에 연결되며 게이트에 제어전압이 인가된 저장트랜지스터를 구비하며,

상기 선택트랜지스터 및 상기 저장트랜지스터의 벌크(Bulk) 영역에는 프로그램 시 백 바이어스(Back Bias) 전압이 인가되며, 상기 저장트랜지스터의 게이트와 벌크 영역 사이에는 플로팅 게이트 또는 전하 축적용 절연체를 구비하는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 셀 어레이.
제1항에 있어서, 상기 전하 축적용 절연체는,

적어도 하나의 산화막(Oxide)과 적어도 하나의 질화막(Nitride)이 결합된 물질이거나, 사면체의 비결정질 탄소(Tetrahedral Amorphous Carbon)와 적어도 하나의 산화막이 결합된 물질인 것을 특징으로 하는 2T NOR형 메모리 셀 어레이.
제2항에 있어서, 상기 전하 축적용 절연체는,

ON(Oxide-Nitride)층, ONO(Oxide-Nitride-Oxide)층 및 TAC-O(Tetrahedral Amorphous Carbon-Oxide)층 중의 하나인 것을 특징으로 하는 2T NOR형 메모리 셀 어레이.
제1항에 있어서, 상기 선택트랜지스터의 게이트 절연체는,

단일 산화막이거나 상기 전하 축적용 절연체와 동일한 것을 특징으로 하는 2T NOR형 메모리 셀 어레이.
일 단자에 제1전압(VD)이 인가되고 게이트에 선택신호(VSG)가 인가되는 선택트랜지스터 및 일 단자에 상기 선택트랜지스터의 다른 일 단자가 연결되고 다른 일 단자에 제2전압(VS)이 인가되며 게이트에 제어신호(VCG)가 인가되는 저장트랜지스터를 구비하는 NOR 비휘발성 메모리의 데이터 처리방법에 있어서,

상기 선택트랜지스터의 벌크 영역 및 상기 저장트랜지스터의 벌크 영역에 제3전압(VB)을 인가하고 고에너지 전하주입 방법을 사용하여 상기 저장트랜지스터에 데이터를 저장하고, 상기 저장된 데이터를 읽거나 저장된 데이터를 소거하는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리 방법.
제5항에 있어서,

상기 제1전압, 상기 제2전압, 상기 제3전압 및 상기 제어신호의 전압준위 중 적어도 하나의 전압준위를 가변시키는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제5항에 있어서, 상기 전하 축적용 절연체는,

ON(Oxide-Nitride)층, ONO(Oxide-Nitride-Oxide)층 및 TAC-O(Tetrahedral Amorphous Carbon-Oxide)층 중의 하나인 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제5항에 있어서,

상기 선택트랜지스터 및 상기 저장트랜지스터가 N형(Type)인 경우 상기 저장트랜지스터에 데이터를 저장하고자 할 때,

상기 제1전압의 전압준위는 1V ~ 5V(Volts),

상기 선택신호의 전압준위는 3V ~ 9V,

상기 제어신호의 전압준위는 -3V ~ 9V

상기 제2전압의 전압준위는 0V ~ 3V,

상기 제3전압의 전압준위는 -4V ~ 0V의 범위를 각각 가지는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제8항에 있어서, 상기 제어신호의 전압준위는,

초기 전압준위의 범위(Vi)로부터 최종 전압준위의 범위(Vf)로 전압준위를 가변시켜 가면서 데이터를 저장시키는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제9항에 있어서,

상기 초기 전압준위의 범위는 -3V ~ 3V이고, 최종 전압준위의 범위는 0V ~ 9V의 범위를 가지는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제5항에 있어서,

상기 저장트랜지스터에 저장된 데이터를 읽고자 할 때,

상기 제1전압의 전압준위는 0.5V ~ 2V,

상기 선택신호의 전압준위는 1V ~ 5V,

상기 제어신호의 전압준위는 0V ~ 5V,

상기 제2전압의 전압준위는 0V,

상기 제3전압의 전압준위는 -3V ~ 0V의 범위를 각각 가지는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제5항에 있어서,

상기 저장트랜지스터에 저장된 데이터를 소거하고자 할 때,

상기 제1전압은 플로팅(Floating),

상기 선택신호는 플로팅,

상기 제어신호의 전압준위는 -16V ~ 0V,

상기 제2전압은 플로팅,

상기 제3전압의 전압준위는 OV ~ 20V의 범위를 각각 가지는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제12항에 있어서,

상기 제어신호 및 상기 제3전압 중 적어도 하나를 초기 전압준위로부터 최종 전압준위로 가변시켜 가면서 상기 저장트랜지스터에 저장된 데이터를 소거하는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제13항에 있어서,

상기 제어신호의 초기 전압준위는 0V이고, 최종 전압준위는 -4V ~ -10V이며,

상기 제3전압의 초기 전압준위의 범위는 Vcc(비휘발성 메모리 회로의 전원전압) ~ 10V이고, 최종 전압준위의 범위는 8V ~ 20V의 범위를 가지는 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.
제13항에 있어서,

상기 제어신호의 초기 전압준위의 범위가 -16V ~ -8일 때 상기 제3전압은 0V인 것을 특징으로 하는 2T NOR형 비휘발성 메모리 데이터 처리방법.