CN101573764A - 双晶体管nor式非挥发性内存单元数组与双晶体管nor式非挥发性内存的数据处理方法 - Google Patents

双晶体管nor式非挥发性内存单元数组与双晶体管nor式非挥发性内存的数据处理方法 Download PDF

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Abstract

本发明提供一包括至少一单元的双晶体管(2T)NOR式单元数组，以及一单元，其包含一选择晶体管和具有一电荷储存浮闸或者一电荷储存介电质的一储存晶体管，并且提供一双晶体管(2T)NOR式闪存单元的数据处理方法，该双晶体管NOR式闪存单元被用于一双晶体管NOR式单元数组中储存数据、读取所储存的数据、和擦除所储存的数据。该双晶体管NOR式单元数组包括一选择晶体管和一储存晶体管。该选择晶体管包括一连接至一位线的接线端和加载一选择信号的闸电极接线端。储存晶体管包括一连接至选择晶体管的剩下一端的接线端，其另一个接线端连接至一共源极线，并且其一闸电极上加载一控制电压。当执行一编程处理的时候，一负偏压载入至选择晶体管和储存晶体管的体内区域，并且在储存晶体管的闸电极区域和体内区域之间提供一浮闸或者一电荷储存介电质。

Description

双晶体管NOR式非挥发性内存单元数组与双晶体管NOR式非挥发性内存的数据处理方法
技术领域
本发明涉及一种NOR式非挥发性内存，尤其涉及一可在小电流和小功率下编程的NOR式非挥发性内存单元，以及一种该非挥发性内存数据处理的方法。非挥发性内存例如包括一闪存、一电子擦除式只读存储器(EEPROM)、一一次性写入(OTP)内存等等。
背景技术
作为NOR式非挥发性内存中一个例子的一NOR闪存的单元数组内，成百的单元平行连接在一单一位在线。在此，每一个单元的一汲极接线端连接至该位线，而每一个单元的一源电极接线端连接至一共源极线。字线形成在与位线垂直相交预定距离处，并且每一条字线连接至每一个单元的闸电极。
当所述NOR闪存的一单元被编程时，使用一热载子注入方法，并且当在单元内被编程的数据被擦除时，使用一福勒-诺德汉穿隧(Fowler-Nordheimtunneling，FN-tunneling)方法。
为了利用热载子注入方法对一作为一N型MOS晶体管的NOR式单元进行编程，自4V至5V的一电压加载至一汲电极，并且大约9V的电压加载至一闸电极，而一接地电压加载至一源电极。在此情况下，根据一内存的特性，该9V的电压相对较高。在此，电子自源电极沿一沟道移动至汲电极，并且该些电子被存在于饱和区域内的强大电场加速，从而具有高动能。自强大电场获得高动能的一部分热电子克服一浮闸和沟道区域之间的一浮闸介电质的势垒，进而被注入至该浮闸内。
除非发生外部变化，注入至浮闸的电子被介电质的势垒隔离，这将导致关于设置在所述浮闸上部的控制闸电极的一储存晶体管的阈值电压增大，进而所述内存被编程。作为一用于储存电荷(例如电子)的材料，可使用一设置在闸电极和基板之间的介电质。如上面所描述地，类似于电荷在浮闸内被加速的情况，在此情况中，该储存晶体管的阈值电压被改变。
所述FN-穿隧为Fowller和Nordheim所发现的物理现象。在此现象中，当一高电压加载至包含一介电质在其间的两个电极上，并且在该介电质处形成一高电场，穿过该介电质的一隧道电流以该电场的一指数函数增加。在一NOR结构中，电子被隔离在浮闸内，一约为-9V的电压加载至控制闸电极，且一约为+8V的电压加载至一体电极，从而透过将电子隧穿至体区域而擦除该些电子。透过去除隔离在浮闸内的电子，该关于控制闸电极的单元晶体管的阈值电压降低，不同于当执行编程操作时。
当利用闸电极-体穿隧方法执行擦除操作时，因为一偏压未加载至一单元的源电极扩散区域或者汲电极扩散区域上，则该单元的一扩散区域面积或者一闸电极长度不会受到影响。相反的，透过在闸电极和源电极之间或者在闸电极和汲电极之间施加一偏压以擦除隔离在浮闸内电子的FN穿隧方法中，一非常高的电压必须加载至该源电极扩散区域或者汲电极扩散区域上，以至于扩散区域的尺寸需要被增大。因此，存在于一内存单元尺寸上的问题明显增加。此方法主要用于EEPROM，并也用于包含一晶体管的早期单晶体管(1T)NOR闪存。
用于单晶体管(1T)NOR单元的所述热载子注入方法所具有的优势在于少到十倍微秒的快速编程速度，但存在需要数百微安培(μA)非常大电流的问题。
包括一单一储存晶体管的所述单晶体管(1T)NOR内存单元数组所具有的问题是当执行编程和读取操作时，具有过度擦除和干扰的现象。
所述过度擦除问题意味当连接至一位在线的数百单元所组成的一个单元被一物理错误或者一编程错误开启时、或一漏电流流过时，一相应位线的另一个单元无法被读取。因为闪存同时擦除成百数千个单元，稳定地控制该些成百数千个单元的阈值电压根本不可能，而且当执行擦除操作时，该些阈值电压具有一稳定的干扰。在此，加工和设计技术必须受到控制，以至于不产生过分擦除的单元。
因为所述1T NOR闪存存在过度擦除问题，则该1T NOR闪存不能同时擦除几个擦除块，但必须一次擦除一个擦除块。因此，问题在于擦除该些块和1T NOR闪存的整个芯片所消耗的时间太长。例如，256Mbits的1T NOR闪存的块擦除时间大约为0.5秒，而芯片擦除时间为数百秒。相反的，一双晶体管(2T)单元和一NAND式单元晶体管由于一选择晶体管而不存在上面所述的擦除问题。因此，擦除速度增加，进而块和整个芯片能够在十倍微妙内擦除。上面所述的擦除问题导致芯片电路的复杂性和测试时间的延长。
当所述1T NOR单元数组编程或读取一单元时，同一个位线电压加载至与其相同位在线的其它单元的汲电极接线端上，以至于没有被选择的单元不受到影响且可导致数据内的变化。此现象被称作干扰。
另外，在1T NOR单元数组中，当执行编程操作时，数百微安培(μA)的一非常大的电流加载至一位在线，而从4V至5V的一非常高的电压加载至一单元的一汲电极接线端，以至于所述1T NOR单元数组在需要一大尺寸面积的一电荷泵电路上存在问题，且同时编程的单元的数量受到限制。由于同时编程的单元的数量减少，一数据编程速度降低，则该低速数据编程速度不能用于数据储存的应用中。
由于1T NOR单元的热载子注入方法的大电流特性，很难在2T单元上应用该热载子注入方法。尤其是，当操作电流很大时，很难将一位线电压透过一选择晶体管传递至一储存晶体管。
利用一大电流和一高电压的操作方法所存在的问题是很难减小单元的尺寸且微加工不能简单地进行。
发明内容
本发明提供一双晶体管(2T)NOR式非挥发性内存单元数组，其包括一选择晶体管和一包括一电荷储存浮闸和一电荷储存介电质的储存晶体管。
本发明也提供能够透过利用小电流和小功率的热载子注入方法而进行编程操作的一种双晶体管(2T)NOR式非挥发性内存单元数组的数据处理方法。
对于本发明的一方面，本发明提供一包括至少一单元的双晶体管(2T)NOR式内存单元数组，以及包含一选择晶体管和一储存晶体管的一单元。该选择晶体管包括一连接至一位线的接线端和提供一选择信号的闸电极接线端。该储存晶体管包括一连接至选择晶体管的剩下一端的接线端，其另一个接线端连接至一共源极线，且在一闸电极上加载一控制电压。当执行一编程处理时，一负偏压载入至选择晶体管和储存晶体管的体区域，且在储存晶体管的闸电极区域和体区域之间提供一浮闸或者一电荷储存介电质。
根据本发明的另一方面，提供一双晶体管(2T)NOR式内存的数据处理方法。该方法包括在具有一选择晶体管的一NOR非挥发性内存内储存数据，该选择晶体管具有加载一第一电压VD的一接线端和加载一选择信号的一闸电极，将一储存晶体管的一接线端连接至该选择晶体管的剩下的一端，其另一接线端加载一第二电压VS，而其闸电极加载一控制信号，然后读取或擦除所储存的数据。在该NOR式内存的数据处理方法中，在该选择晶体管和该储存晶体管的体区域内提供一第三电压，并且使用一热载子注入方法。在此，可以改变第一电压、第二电压、第三电压和控制信号中的一个或多个。
附图说明
图1为说明本发明中一双晶体管(2T)NOR式非挥发性闪存单元数组的电路图；以及
图2为说明图1中一双晶体管(2T)NOR式非挥发性闪存单元内需要储存数据或者读取或者擦除储存的数据的一偏置条件。
具体实施方式
以下配合图式及组件符号对本发明的实施方式做更详细的说明，俾使熟习该项技术领域者在研读本说明书后能据以实施。
图1系为本发明中一双晶体管(2T)NOR式闪存单元数组的电路图。
在此，所述双晶体管(2T)NOR式闪存单元可以用于如一电子擦除式只读存储器(EEPROM)、一一次性写入(OTP)内存等类似的另一种非挥发性内存单元的一单元数组上。
参考图1，所述双晶体管(2T)NOR式闪存单元数组包括：一选择晶体管17和一储存晶体管19。该选择晶体管17的一接线端连接至一位线11VD且选择晶体管17的一闸电极15通过一字线13加载一选择信号VSG。该储存晶体管19的一接线端连接至选择晶体管17的剩下一接线端，储存晶体管19的另一接线端连接至一共源极线VS，而储存晶体管19的一闸电极25加载一控制信号VCG。选择晶体管17和储存晶体管19的一共有体21区域加载一逆向偏压VB。
在储存晶体管19的控制闸电极25和沟道区域之间，存在一电荷储存浮闸或一电荷储存介电质27。在此，电荷储存介电质27可以由包括一个或多个氧化物层和一个或多个氮化物层的材料组成，或者由包括四面体非晶质碳和一个或多个氧化物层的材料组成。电荷储存介电质的例子包括一氧化物-氮化物(ON)层、一氧化物-氮化物-氧化物(ONO)层以及一四面体非晶质碳-氧化物(TAC-O)层等等。
通常，选择晶体管17的闸介电质使用一氧化硅层。图1中，选择晶体管17的闸介电质和储存晶体管19的闸介电质彼此相同或者不同。然而，作为选择晶体管17的闸介电质，可以使用电荷储存介电质。
为了方便本发明的描述，图1中所描述的选择晶体管17和储存晶体管19都为N型MOS晶体管。然而，所述两个MOS晶体管不局限于N型MOS晶体管。
图2说明图1所示需要在2T NOR式闪存单元内储存数据的偏置条件。
参考图2，一位线11VD的电压电平的范围、一选择信号VSG的电压电平的范围、一控制信号VCG的电压电平的范围、一共源极线VS的范围以及一逆向偏压VB的电压电平的范围都需要储存(或者编程)于闪存内，读取该编程过的数据，然后擦除该些编程过的数据，如图所示。所述位线的电压加载至连接至该位线的一对应单元的汲电极29，选择信号的电压加载至对应单元的一选择晶体管的闸电极上，控制信号的电压加载至对应单元的一储存晶体管的闸电极上，共源极线的电压电平加载至对应单元的源电极23上。
当该选择晶体管和该储存晶体管为N型晶体管时，为了在储存晶体管内编程数据，每一个节点的电压应用情况如下。
第一电压VD的电压电平范围自1V至5V，选择信号VSG的电压电平范围自3V至9V，控制信号VCG的电压电平范围自-3V至9V，第二电压VS的电压电平范围自0V至3V，而第三电压VB的电压电平范围自-4V至0V。
在此，控制信号VCG的电压电平可以自一范围在-3V至3V的原始电压电平Vi至一范围在0V至9V的最终电压电平Vf改变，用于编程数据。此意味为了在储存晶体管内储存数据，控制信号VCG的原始电压设定为范围在该原始电压电平的-3V至3V的一电压，而其所述最终电压设定为范围在该最终电压电平的0V至9V的一电压。例如，当该原始电压设定为0V而最终电压设定为6V，则控制信号VCG的电压改变为具有最初的0V的电压电平，逐渐增大，最后具有6V的电压电平。
其后，在所述NOR内存单元数组内储存数据和读取或擦除所储存数据的操作，以及一偏置情况参考图1和图2进行描述。
当执行编程操作时，所述选择晶体管和所述储存晶体管开启，以至于一电流流经选择晶体管和储存晶体管的沟道区域，然后流向源电极端。在此，在选择晶体管上加载的闸电极电压VSG高于位线电压VD，以至于该位线电压穿过选择晶体管并充分地传输至储存晶体管的汲电极端。在此，在储存晶体管的汲电极端和源电极端之间形成一强大电场，并且自源电极端提供的电子透过该电场朝向汲电极区域的周围被加速。利用在储存晶体管的闸电极和体之间的一垂直电场，该电场透过载入至储存晶体管的闸电极的电压VCG而产生，该些被加速后的电子注入至储存晶体管的浮闸区域或电荷储存介电质。
在此，该逆向偏压电压VB加载至晶体管的体区域，则一热电子注入效率能够显着地增加。尤其是，作为编程电流的闸电流与作为供给电流的漏电流的比率增大，以至于需要获得相同闸电流的位线供给电流能够明显地减小。另外，因为逆向偏压方法而使编程效率增大，则位线11VD的电压电平也能够减小。
通常，很难应用将逆向偏压提供至一现有技术中的单晶体管(1T)单元数组的方法。因为数百个单元直接与相同的位线连接而不透过在单晶体管NOR数组结构内的选择晶体管得到保护，就会存在前面所述的干扰现象。当透过提供逆向偏压提高编程速度或者效率时，也会增大干扰现象的影响，以至于问题在于将所述逆向偏压方法在单晶体管NOR单元数组中很难应用。根据本发明，每一个单元的选择晶体管自一位线隔离每一个单元的储存晶体管，用以保护储存晶体管，以至于此问题基本上得到解决并且可以应用有效的逆向偏压方法。
另外，当加载至储存晶体管的闸电极端上的控制信号VCG的电压自原始电压电平Vi改变至最终电压电平Vf而应用热载子注入方法时，热载子能够注入至浮闸内或具有一小电流和一低电压的电荷储存介电质内。一MOS晶体管的沟道电流与提供至闸电极上的电压以及提供至源电极上的电压之间的差额成比例。因此，透过在一特定程度上保持储存晶体管的源电极电压以及减少控制闸电极电压VCG，沟道电流能够减少。
首先，透过将加载至控制闸电极上的电压调节到低于一最终编程阈值电压值，编程电流能够利用一非常低的电平控制。当提供控制闸电压VCG时加载一位线电压后，进行编程处理时，编程阈值电压增大并且随着时间推移渐渐饱和至控制闸电极电压VCG的一或多或少的程度。然而，当该控制闸电极电压在编程操作执行一预定时间之后增加时，更多的热载子再一次更快地注入至浮闸和电荷储存介电质。因此，透过重复该步骤直至获得一目标编程阈值电压，可以达到一具有极小电流值以及快速的所述热载子注入编程。
在此，该位线电压可以为一脉冲式或线性增加式加载。控制闸电极的电压可以为一阶梯式、一脉冲式或线性增加式或可以为该些形式的混合形式。当执行编程操作时，加载至储存晶体管的闸电极上的原始电压电平Vi和最终电压电平Vf可以根据一所需编程阈值电压值控制。该原始闸电极电压Vi可以适当地控制，由于一过剩电流没有产生，进而问题出在一原始编程内。
在此，加载至储存晶体管的控制闸电极电压VCG所增大的比率经过调节用以控制在一目标之内的一编程操作电流。另外，在其上应用的逆向偏压，该编程可以有效地利用一小电压和一小电流执行。如此，使用十倍或者数百毫微安(nA)的极小的汲电极电流，可以执行在少许或者十倍或者数百微妙内的高速编程操作。
因此，透过适当地控制一操作偏置条件，在一NOR式级别内的少许微秒的编程时间或在一NAND式级别内的十倍或者数百微秒的编程时间可以在极小电流以及极低电压值的情况下执行。
编程的新方法中，因为如此十倍或者数百毫微安小电流流经每一个单元(或者位线)，数千个单元能够在不增大电路面积和对应电荷泵电路的功耗的前提下同时编程。在单晶体管NOR单元数组中，数百微安的大电流在编程的过程中消耗在每一条位线电压4.5V上。也就是说，大量的单元由于一电荷泵电流的限制而不能同时编程。通常，8个或多或少的单元进行同时编程。另一方面，对于本发明的数组，少许微安或者十倍或数百毫微安的极小电流消耗在具有大约4V或少于4V的一位线电压的每一位在线，从而数千单元能够同时编程。
因此，所述编程操作能够在一极快数据处理速度下执行。所述NAND单元使用FN穿隧进行编程，从而一消耗的电流非常小，而由于高速并行编程数据写入速度提高。根据本发明，使用NOR式热载子注入方法，可以在NAND等级内执行高速编程操作。
当在内存单元数组中对数据编程时，透过应用逆向偏压电压VB或者改变控制电压VCG而进行编程操作，或者同时改变控制电压VCG和逆向偏压电压VB而进行编程操作。如此，与在一内存单元内执行的现有技术的方法作对比，本发明在该操作中的优势在于能够利用小消耗电流和低电压执行。
如以上所描述，对于本发明的具有选择晶体管结构的所述NOR内存单元数组，并且该单元数组透过在该结构上应用小电流和低电压热载子注入编程方法而编程。因此，具有下列优点。
首先，当执行编程操作时一操作电压降低。特别地，当如现有技术中应用FN穿隧方法时，一闸电极的电压或一单元的位线大约为18V，而加载至一扩散区域的电压大约为18V。然而，根据本发明，热载子注入方法被用于NOR内存单元数组中，进而闸电极的电压或者位线的电压降至10V或者更少，而加载至扩散区域上的电压降低至5V或者更少。
其次，当执行编程操作时，所述闸电极电压自一低电压增大至一不变逆向偏压电压，少于少许微安(μA)的极小编程电流用于执行编程操作。另外，透过控制闸电极电压的增长率，该编程电流可以被降低至数百毫微安(nA)或者更少。
第三，对于本发明中具有选择晶体管结构的NOR内存单元数组，对于现有技术中的NOR单元内的过度擦除、位线干扰、以及位线漏电流的问题都能够解决。
第四，应用使用小电流和低电压的方法，一外围电路的面积能够与现有技术中的NAND闪存和一现有技术中的NOR闪存相比明显地缩减。通常，电路面积与NOR闪存的比率接近60％。因此，透过利用小电流和低电压的方法缩减电路面积，可以有效地缩减芯片的尺寸。
第五，应用利用小电流和低电压的热载子注入方法，从而一单元尺寸能够与现有技术中的2T EEPROM相比明显地缩减，而如在现有技术中的1TNOR闪存登记内的小单元尺寸仍然可以在2T单元结构中实现。
最后，由于逆向偏压效应和小电流和低电压的效应，能够显着地提高微影制程中小型化单元的可量测性。所述逆向偏压降低在沟道长度方向内的穿通和急变恢复，以及缩减在沟道宽度方向内的一场效应区的尺寸。因此，优势在于单元的可量测性显着增强。
参考图2，为了擦除储存在单元数组内的数据，该位线VD，选择晶体管的闸电极VSG和源电极23VS都处于不固定状态，一适当负电压和一适当正电压分别加载至控制闸电极VCG和体VB，或者一0V电压加载至控制闸电极VCG而一正向电压加载至体电压VB。另外，一0V的电压加载至体内而一负电压加载至控制闸电极VCG。在此，为了在执行擦除操作时，有效地控制一阈值电压干扰，该控制闸电压VCG或者体电压VB可以在擦除过程中改变。
如图2所示，当在本发明的单元数组内执行读取操作时，自0.5V至2V的电压加载至位线VD，而自1V至5V的电压加载至选择晶体管的闸电极电压VSG从而超过位线电压。另外，自0V至5V的电压加载至控制闸电极VCG，一0V的电压加载至源电极VS，而自-3V至0V的电压加载至体VB用以进行读取操作。在此，控制闸电极电压VCG得到适当地控制并且根据一擦除阈值电压值应用，从而使一漏电流流过擦除的单元。在此，因为在多电平内进行编程操作所以存在一定量的阈值电压时，一定量闸电极电压可以根据每一个电平值应用。另外，应用一控制闸电极电压并且多电平之间的差额读出后用以读取数据。
如上所述，当数据储存在本发明NOR内存单元内，或者读取所储存的数据或者擦除该数据时，利用一小电流和一低电压进行操作。结果，更加稳定的高速读取和写入操作可以同时进行。另外，单元可靠性上的优势透过选择晶体管增强，由于电路区域面积的缩减而减小芯片面积，并且透过提高单元的可量测性可以容易地执行微加工。
以上所述仅为用以解释本发明的较佳实施例，并非企图据以对本发明作任何形式上的限制，因此，凡有在相同的发明精神下所作有关本发明的任何修饰或变更，皆仍应包括在本发明意图保护的范畴。

Claims (14)

1.一种至少包括一单元的双晶体管(2T)NOR式非挥发性内存单元数组，并且一单元包括：
一选择晶体管，其具有一连接至一位线的接线端和一加载一选择信号的闸电极接线端；以及
一储存晶体管，其具有一连接至该选择晶体管的另一端的接线端，其另一端连接至一公共源电极线，而一闸电极加载一控制电压；
其特征在于，当进行一编程操作时，选择晶体管和储存晶体管的体区域上加载一逆向偏压电压，并且在储存晶体管和体区域之间提供一浮闸或者一电荷储存介电质。
2.如权利要求1所述的2T NOR式内存单元数组，其特征在于，电荷储存介电质由包含一个或多个氧化物层和一个或多个氮化物层的材料组成，或者包含四面体非晶质碳和一个或多个氧化物层的材料组成。
3.如权利要求2所述的2T NOR式内存单元数组，其特征在于，电荷储存介电质为一ON(氧化物-氮化物)层、一ONO(氧化物-氮化物-氧化物)层、以及一TAC-O(四面体非晶质碳-氧化物)层。
4.如权利要求1所述的2T NOR式内存单元数组，其特征在于，该选择晶体管的闸电极介电质为一单一氧化物层或与电荷储存介电质相同。
5.一种2T NOR式非挥发性内存处理数据的方法，其特征在于，该内存包括：一选择晶体管，其具有一接线端加载一第一电压VD、一闸电极，其加载一选择信号VSG、一储存晶体管，其具有一接线端连接至该选择晶体管的另一端，而该另一端加载一第二电压VS，以及一闸电极，其加载一控制信号VCG，该方法包含：将一第三电压VB加载至选择晶体管的体区域和储存晶体管的体区域，透过使用一热载子注入方法在储存晶体管内储存数据，并且读取或擦除所储存的数据。
6.如权利要求5所述的方法，其特征在于，该第一电压、该第二电压、该第三电压的一个或多个电平，以及控制信号的电压电平在操作过程中变化。
7.如权利要求5所述的方法，其特征在于，当该选择晶体管和该储存晶体管为N型晶体管且数据被储存于储存晶体管时，该第一电压的电压电平的范围自1V至5V，该选择信号的电压电平范围自3V至9V，该控制信号的电压电平范围自-3V至9V，该第二电压的电压电平范围自0V至3V，且该第三电压的电压电平范围自-4V至0V。
8.如权利要求7所述的方法，其特征在于，该控制信号的电压电平可以在一原始电压电平Vi至一最终电压电平Vf的范围的间改变用以储存数据。
9.如权利要求8所述的方法，其特征在于，该原始电压电平的范围自-3V至3V，而该最终电压电平的范围自0V至9V。
10.如权利要求5所述的方法，其特征在于，当储存于该储存电晶体内的数据被读取时，该第一电压的电压电平范围自0.5V至2V，该选择信号的电压电平范围自1V至5V，该控制信号的电压电平范围自0V至5V，该第二电压的电压电平为0V，而该第三电压的电压电平范围自-3V至0V。
11.如权利要求5所述的方法，其特征在于，储存于该储存晶体管的数据被擦除，该第一电压处于浮动状态，该选择信号处于浮动状态，该控制信号的电压电平的范围自-16V至0V，该第二电压处于浮动状态，而该第三电压的电压电平范围自0V至20V。
12.如权利要求11所述的方法，其特征在于，一个或多个控制信号和该第三电压在一原始电压电平至一最终电压电平的范围内变化，从而擦除储存于储存晶体管内的数据。
13.如权利要求12所述的方法，其特征在于，该控制信号的该原始电压电平为0V，而该最终电压电平的范围自-4V至-10V，以及
该第三电压的该原始电压电平范围自一电压Vcc(一非挥发性内存电路的电源电压)至10V，且该最终电压电平的范围自8V至20V。
14.如权利要求12所述的方法，其特征在于，当该控制信号的该原始电压电平的范围自-16V至-8V时，该第三电压为0V。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137196A (zh) * 2011-12-02 2013-06-05 赛普拉斯半导体公司 闪速存储器器件和系统
CN104795088A (zh) * 2014-01-22 2015-07-22 中芯国际集成电路制造(上海)有限公司 灵敏放大器及存储器
CN109741770A (zh) * 2018-12-29 2019-05-10 联想(北京)有限公司 一种存储装置、处理器和电子设备

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP5458526B2 (ja) * 2008-08-08 2014-04-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5191834B2 (ja) * 2008-08-12 2013-05-08 セイコーインスツル株式会社 半導体不揮発性記憶装置
KR20110093257A (ko) * 2010-02-12 2011-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9735612B2 (en) * 2010-10-25 2017-08-15 California Institute Of Technology Remotely powered reconfigurable receiver for extreme sensing platforms
TWI524351B (zh) * 2014-04-03 2016-03-01 林崇榮 一次編程記憶體及其相關記憶胞結構
US9659944B2 (en) * 2015-06-30 2017-05-23 Avago Technologies General Ip (Singapore) Pte. Ltd. One time programmable memory with a twin gate structure
US10482975B2 (en) 2018-03-16 2019-11-19 Microchip Technology Incorporated Flash memory cell with dual erase modes for increased cell endurance
JP7070032B2 (ja) 2018-04-25 2022-05-18 ユナイテッド・セミコンダクター・ジャパン株式会社 不揮発性半導体記憶装置
CN113707207B (zh) * 2021-10-20 2022-02-15 成都凯路威电子有限公司 Otp存储器阵列和读写方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3328463B2 (ja) 1995-04-06 2002-09-24 株式会社日立製作所 並列型不揮発性半導体記憶装置及び同装置の使用方法
US5912842A (en) 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
US5687118A (en) * 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
JP3378879B2 (ja) 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
KR20020053530A (ko) * 2000-12-27 2002-07-05 박종섭 플래쉬 메모리 셀의 프로그램 방법
KR100355662B1 (ko) * 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
JP2005510889A (ja) * 2001-11-27 2005-04-21 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ バイト消去可能なｅｅｐｒｏｍメモリを有する半導体デバイス
KR100475119B1 (ko) * 2002-11-26 2005-03-10 삼성전자주식회사 Ｓｏｎｏｓ 셀이 채용된 ｎｏｒ 형 플래시 메모리 소자의동작 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137196A (zh) * 2011-12-02 2013-06-05 赛普拉斯半导体公司 闪速存储器器件和系统
CN103137196B (zh) * 2011-12-02 2016-03-09 赛普拉斯半导体公司 闪速存储器器件和系统
CN105761751A (zh) * 2011-12-02 2016-07-13 赛普拉斯半导体公司 闪速存储器器件和系统
CN105761751B (zh) * 2011-12-02 2020-12-01 经度快闪存储解决方案有限责任公司 闪速存储器器件和系统
CN104795088A (zh) * 2014-01-22 2015-07-22 中芯国际集成电路制造(上海)有限公司 灵敏放大器及存储器
CN109741770A (zh) * 2018-12-29 2019-05-10 联想(北京)有限公司 一种存储装置、处理器和电子设备

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