JP2633252B2

JP2633252B2 - 半導体記憶装置

Info

Publication number: JP2633252B2
Application number: JP14403387A
Authority: JP
Inventors: 章司北沢; 隆小野
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1987-06-11
Filing date: 1987-06-11
Publication date: 1997-07-23
Anticipated expiration: 2012-07-23
Also published as: KR950004864B1; US5051953A; JPS63308797A; KR890001101A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、半導体記憶装置に係り、特に、電気的に消
去可能な不揮発性半導体記憶装置に関するものである。

（従来の技術）従来、読出し専用不揮発性半導体記憶装置において、
それに書込まれたデータの電気的な消去方法としては、
各種の提案がなされている。特に、EEPROM（Electrical
ly Erasable PROM）として知られる記憶装置では、薄
い酸化膜中の電子のトンネル現象を利用してデータの書
換えが可能となり、製品は市販されている。

しかし、EEPROMでは、１つのメモリセルを構成するた
めに２つのトランジスタを用いていること、また、トン
ネル現象は、例えば、21V程度の高い電圧を必要とする
ことにより、集積度の点でEPROM（Erasable PROM）と
比べて不利となっていた。このため、フローティングゲ
ートを持つことにより、書替え可能な集積回路装置とし
ては、最も集積度の高いEPROM（紫外線により消去可能
なPROM）と、類似なメモリ素子を用いて電気的な書替
え、特に、消去を行う提案がなされてきた。

その第１はトンネル現象を利用するもので、予め、高
電位を印加する配線層を決定しておき、他のコントロー
ル手段で、極力フローティングゲートの電位を低下させ
て、フローティングゲート内の電子を抜き取る方法であ
る。書込みはEPROMと同様にドレイン近傍で発生するホ
ットエレクトロンによるフローティングゲートへの電子
注入による。

第３図はEPROMメモリ素子の等価回路図であり、図
中、１はコントロールゲート、２はフローティングゲー
ト、３はドレイン、４はソースである。

また、第４図は、更に、電極５を追加したものである
が、これを特に消去電極とすることもできる。フローテ
ィングゲート２と他の四種の電極1,3,4,5は、酸化膜に
より絶縁されているため、酸化膜の膜厚を制御すれば、
トンネル現象により電子をフローティングゲートより抜
き取ることは可能である。

第２の方法としてEPROMメモリ素子のドレインのブレ
ークダウン（降伏）を用いる方法が提案されている。

この方法は、第３図に示すEPROMメモリ素子を用い
て、書込みは通常のEPROMと同一に、コントロールゲー
ト１とドレイン３に高電圧を印加し、Ｐ型の基板及びソ
ース４は接地とし、ドレイン近傍にアバランシェを発生
させて、フローティングゲート２に電子を注入する。消
去は、ドレイン３を高電圧、Ｐ型基板を接地電圧とし、
コントロールゲート１に負電圧を印加し、ドレイン３近
傍にブレークダウンを発生させ、その最、発生する高エ
ネルギーのホールをフローティングゲート２に注入する
ことにより実行させる。

なお、上記した先行技術は、例えば、特公昭61−6475
号、特公昭61−20958号、特公昭61−30351号、特公昭61
−30354号、特開昭61−165895号等に記載されている。

（発明が解決しようとする問題点）しかしながら、上記した第１の方法は、電子を抜き取
った後のフローティングゲートの電位制御が難しく、ま
た、トンネル現象を引き起こす電位が比較的高いことに
より、EPROMに比べて、製造の困難さと、集積度の低下
とを免れ得なかった。

また、上記した第２の方法は、消去時に多量の電流を
必要とすると共に、負電位を必要とする。負電位はＰ型
基板の電位以下の電位となるため、Ｎ型不純物拡散層、
即ち、Ｎ型トランジスタのソース、ドレインにバイアス
することができない。

従って、Ｎウェル（well）CMOSのPMOSトランジスタ及
び多結晶シリコン等の抵抗素材のみを用いて論理制御し
なければならず、回路形成上の制約が非常に大きい。ま
た、現在EPROMの主流であるＥ−DMOS（Enhancement−De
pletion MOS）型集積回路には適用できない。

本発明は、以上の欠点を除去して、EPROMと同一構造
のメモリ素子を用い、EPROMと同一の集積度を可能とし
ながら、電気的なデータの消去と再書込みを可能とする
半導体記憶装置を提供することを目的とする。

（問題点を解決するための手段）本発明は、上記問題点を解決するために、半導体記憶
装置において、半導体基板に形成され、フローティング
ゲートおよびコントロールゲートとを有する複数のMOS
トランジスタであってそのソースが列毎に共通に接続さ
れ、ドレインが共通に接続されたメモリマトリックス
と、前記MOSトラジスタのフローティングゲート内の電
荷量とコントロールゲートに印加される電圧とに応じ
て、前記MOSトラジスタのソース・ドレイン間に流れる
電流により情報を読み取る手段と、前記半導体基板に接
地電圧を与え、前記MOSトランジスタのコントロールゲ
ートに接地電位近傍の第１の電圧を与え、前記MOSトラ
ンジスタのドレインにドレインおよび前記半導体基板と
で構成されるPNジャンクションの降伏電圧以下で、かつ
降伏電圧近傍の第２の電圧を与えることにより生じるド
レインのジャンクション電流により前記フローティング
ゲート内の電荷量を減少させる手段とを設けるようにし
たものである。

（作用）本発明によれば、第１図に示すように、メモリ素子M
₁₁〜M₃₂はフローティングゲート及びコントロールゲー
トを有し、マトリックス状に配置される。電圧切換回路
26はメモリマトリックスの共通線Ｂに結合され、かつ、
データ書込み及び読出し動作時は、共通線Ｂに接地電位
を供給し、消去信号に応答して、データ消去動作時、メ
モリ素子の降伏電圧以下であって、かつ、その降伏電圧
近傍に高電圧を供給する。

行デコーダ25はメモリマトリックスのワード線に結合
され、かつ、データ消去動作時、データ消去信号に応答
して、全ワード線を接地電位又はその近傍の電位にす
る。一方、列デコーダ24は書込み及び読出し時には、選
択回路のMOSFET21a〜21cのいずれかを選択し、消去動作
時には、データ消去信号に応答して選択回路の全MOSFET
21a〜21cをオン動作させる。

ブロック28には書込み制御信号に応答して、選択回路
の共通ノード27に書込み信号（＋7V）を出力する手段29
と、選択回路の共通ノード27を定電圧（例えば＋2V）に
保持するプルアップ機能と、共通ノード27へ出力される
電流に応答する出力信号を出力する回路30と、読出し動
作時に回路30の出力信号を増幅し、消去動作時、消去信
号線Ａからの消去信号により読出し動作を停止するセン
スアンプ回路31を設ける。

このような、簡単な構造からなるEPROMを基本構成と
して、かつ、100μＡ程度の微少な電流で、短期間にフ
ローティングゲートを有するメモリ素子のデータの書込
み、消去が可能であり、使用電圧も最大14V程度に低減
することができるので、大幅な機能及び集積度の向上を
図ることができる。

（実施例）以下、本発明の実施例について図面を参照しながら詳
細に説明する。

本発明は、ブレークダウン以前に発生するシャンクシ
ョン電流と、チャネル電流のアバランシェにより発生す
る高エネルギー電子とを用いて、フローティングゲート
への電荷の出し入れを行うように構成する。

まず、書込み、即ち、フローティングゲートへの電子
の注入について説明する。

第５図及び第６図は本発明に用いるフローティングゲ
ートを有するメモリ素子の構成図であり、第５図はその
メモリ素子の平面図、第６図は第５図のVI−VI線断面図
である。

図中、10はＰ型基板、11はドレインを形成するＮ型不
純物拡散層、12はポリサイドで形成されるコントロール
ゲート、13はポリシリコンで形成されるフローティング
ゲート、14はソースを形成するＮ型不純物拡散層であ
る。これはEPROMのメモリ素子と同一であり、書込みの
原理もEPROMと同一である。

具体的に示すと、Ｐ型基板10に0V、ソース14に0V、コ
ントロールゲート12に14V、ドレイン11に7Vを印加す
る。すると、前記バイアス条件により、ドレイン11近傍
のチャネル部に高電界領域が発生し、そこで、生成され
た高エネルギーのエレクトロンがフローティングゲート
13を囲む酸化膜のエネルギー障壁を乗り換えて、フロー
ティングゲート13に流入する。これにより、メモリ素子
のコントロールゲートをゲートとするMOSトランジスタ
の閾値電圧が上昇する。

この書込み条件は、ドレイン電圧が7Vであり、通常の
EPROMの書込み電圧８〜10Vに比べて低く設定されてい
る。

第７図にこの場合の書込み後のメモリ素子の閾値電圧
の変化の実測値を示す。

縦軸にはメモリ素子の閾値電圧、横軸には経過時間を
示す。第７図より、書込み条件としては、余裕を持って
いることが分かる。図には示さないが、実測結果より、
ドレイン電圧は4V以上であれば書込みは実行できる。

消去については、ドレインに書込み時より十分高い電
圧を印加する。以下実施例では14Vを印加する。

一般に知られているように、PNジャンクションに逆方
向電圧を印加すると、微弱な暗電流が流れるが、電圧の
上昇に従って、空乏層内で衝突電離が発生し、それによ
る電流が空乏層と、中性の半導体との界面で捕獲される
中性の半導体内の少数のキャリア及び空乏層中で熱的に
励起される電子正孔対による電流を上回るようになる。
一般に定義される増倍係数Ｍは実験式として、Ｍ＝1/〔１−（V/V_b）^ｎ〕 …（１） V_b:ブレークダウン電圧 n:素材による因子として表される。Ｍ→∞がブレークダウンと定義されて
いる。

また、MOSトランジスタのドレイン電圧上昇によるブ
レークダウンについてはゲート電圧依存性があり、Ｎ型
MOSトランジスタの場合、ゲート電圧が低い程ブレーク
ダウン電圧は低下する。これはドレイン近傍の空乏層中
の電界強度がゲート電圧に依存するためである。

第８図に、第７図に示されたものと同一形状のEPROM
メモリ素子のドレインに高電圧を印加した場合のドレイ
ン電流の変化を示す。縦軸にはドレイン電流、横軸には
ドレイン電圧が示されている。

図中、ａはフローティングゲートの電位を−4Vに固定
したものであり、b,c,dはそれぞれ−2V,0V,2Vに固定し
たものである。ソース電位は2V、基板電位は0Vである。
図中、ｅは前記（１）式に示すブレークダウン領域であ
り、ｆはブレークダウンに至る以前の領域である。

図よりドレイン電圧が15V以下で、ドレイン電流の急
激な変化が観測される。また、その変曲点はフローティ
ングゲートの電圧に依存している。これにより、フロー
ティングゲート内の書込みにより注入された過剰電子量
と、ドレインジャンクション電流の間に相関があること
が分かる。即ち、フローティングゲート中に注入された
過剰電子量が多い時のみ、100μＡ程度のジャンクショ
ン電流を流し、過剰電子量が少ない時には数μＡ程度の
ジャンクション電流とすることが可能となるドレイン電
圧上が存在する。

このジャンクション電流は、フローティングゲート内
の過剰負電荷を消滅させる働きを持つ。

第９図はその実施例を示す図であり、図中、ａはフロ
ーティングゲートに電子が注入されていない状態の閾値
電圧を、ｂはフローティングゲート内に注入された電圧
が、ドレインのジャンクション電流によって中和されて
いく様子を閾値の変化として示す。グラフの縦軸には閾
値電圧を、横軸はドレインに14V、ソースに2V、コント
ロールゲートと基板に0Vを印加した場合の経過時間を示
す。

ソース電圧を0Vとしないのは、前記のジャンクション
電流が、ゲート下の基板の電圧を上昇させ、それに伴っ
て順バイアスされるソースのPNジャンクションより、基
板中に電子が多量に放出される現象を防止するためであ
る。この電子はドレイン近傍の空乏層中に取り込まれる
ことにより、新たなキャリアの増倍を引き起こし、結果
としてドレインのブレークダウン耐圧を下げてしまう。
これは本発明にとっては、消去のためのドレイン電圧の
マージンを低下させる。

また、第10図にメモリ素子のフローティングゲートの
電位を示すための容量分布状態を示す。

図中、C₁はコントロールゲート12とフローティングゲ
ート13との、C₂はチャネル部とフローティングゲート13
との、C₅はソース14とフローティングゲート13との、C₆
はドレイン11とフローティングゲート13とのそれぞれの
容量を示す。C₃は、チャネル部と基板間の空乏層を介し
た容量であり、C₄はC₂とC₃の縦列接続された容量を示
す。メモリ素子のフローティングゲートが閾値電圧以下
の場合は、チャネル電荷が存在しないため、容量C₄が有
効となり、閾値電圧以下では、容量C₂が有効となる。

前記容量はメモリ素子の形状が複雑であることから、
数値的に求めることは難しいが、通常これらの容量関係
は、 C₁/（C₁＋C₂＋C₅＋C₆）＝0.6 …（２）となる程度に設計される。また、通常、書込み後に必
要とされる、メモリ素子の閾値電圧は読出し時、Vcc電
圧、即ち、5V程度である。メモリ素子の初期閾値は1.5V
であるから、変化量は3.5Vであり、その場合、注入され
た電荷は閾値測定時には容量C₁に蓄えられていることに
なる。従って、閾値変化量3.5Vのメモリ素子のコントロ
ールゲート、ソース、ドレインすべてが接地されている
状態でのフローティングゲートの電位は（２）式より、 −3.5V×0.6＝−2.1V となる。未書込み状態では0Vである。ここにドレイン及
びソース電圧が上昇すると、容量C₅、C₆の影響により、
フローティングゲートの電位も上昇する。従って、前記
バイアス条件での第９図のフローティングゲートの電位
は書込まれた状態のメモリ素子で−2V程度であり、消去
された状態で1.5V程度である。

第８図、第９図より、ドレイン電流は最大100μＡ程
度であり、同時に多数のメモリ素子を消去したり、LSI
の内部昇圧によって消去したりすることが可能な電流量
である。また、今までの説明から明らかなように、ドレ
イン電圧の上昇と共にドレインジャンクション電流が急
激に増加するのであるから、ドレイン電圧の上昇速度を
制御して、消去時間内の電流を平均化することは容易で
ある。これはドレイン電圧供給部に一定の負荷抵抗を持
たせることによっても実現し得るものである。

第１図は本発明の第１の実施例を示す半導体記憶装置
の回路図、第２図はその回路の各部の動作フローチャー
トであって、第５図及び第６図に示すフローティングゲ
ートを有するメモリ素子が２×３のマトリックス状に配
列されたものである。

図において、M₁₁〜M₃₂は２×３のマトリックス状に配
列されたメモリ素子、21a〜21cはデータ線22a〜22cを共
通ノード27に選択的に接線するMOSトランジスタ、23a,2
3bはメモリ素子のコントロールゲートに結ばれるワード
線、24はトランジスタ21a〜21cに選択信号を送出する列
デコーダ、25はワード線に選択信号を送出する行デコー
ダである。26は電圧切換回路であり、14Vが印加される
端子26a、0Vが印加される端子26b、Ｄ−MOSFET26c26d、
MOSFET26e,26f、消去信号が入力される端子33に接続さ
るインバータ26hを有する。

ブロック28は、書込み制御回路29、読出し回路30、セ
ンスアンプ31を含む。その書込み制御回路29は、V_PP9V
が印加される端子26、書込み制御信号が印加される端子
37、Ｄ−MOSFETF29a、MOSFET29b,29cを有し、読出し回
路30はV_CC5Vが印加される端子38、MOSFET30a,30b,30c,3
0e、Ｄ−MOSFET30dを有する。39はデータ出力端子であ
る。

そこで、この回路の動作について説明する。

まず、書込みの場合は、第２図に示すように、端子33
には消去信号は力されず、Ａ線及び電圧切換回路26に接
続される共通線Ｂは0V、共通ノード27のＣ線は7Vとな
り、行アドレス信号に基づき、行デコーダ25からの出力
により、例えば、ワード線23aのみが選択され、メモリ
素子M₁₁、M₂₁、M₃₁のコントロールゲートのみに14Vが印
加される。また、列アドレス信号に基づき、列デコーダ
24からの出力信号により、例えば、トランジスタ21cの
みがオンとなり、データ線22cのみが選択され、メモリ
素子M₃₁、M₃₂にのみのドレインに7Vが印加される。する
と、前記したように、メモリ素子M₃₁にのみ書込みが行
われる。

次に、読出しの場合は、第２図に示すように、例え
ば、Ａ線及びＢ線は0V、Ｃ線に2Vが印加される。また、
行アドレス信号に基づき、行デコーダ25からの出力によ
り、ワード線23aのみが選択され、V_CC5Vがメモリ素子M
₁₁、M₂₁、M₃₁のコントロールゲートのみに印加される。
また、列アドレス信号に基づき、列デコーダ24からの出
力信号により、データ線22cのみが選択され、メモリ素
子M₃₁、M₃₂のドレインにのみ2Vが印加される。すると、
メモリ素子M₃₁に記憶されたデータのみが読出される。

次に、消去の場合について説明する。

第２図に示すように、消去信号が送出され、Ａ線にV
_CC5V印加されると、電圧切換回路26からは14VがＢ線に
出力され、また、Ｃ線に2Vが印加される。更に、ワード
線23a及び23bは0Vとなり、データ線22a〜22cに2Vが印加
される。すると、２×３の全てのメモリ素子のデータが
消去される。

このように、端子33からの消去信号により消去時、行
デコーダ25は全出力0Vを、列デコーダ24は全出力高電位
を与える。また、電圧切換回路26は端子33からの消去信
号に応じて消去時、端子26aより与えられる高電位14V
を、書込み及び読出し時には端子26bより与えられる接
地電位0Vを、メモリ素子の共通ノード35に送出する機能
を有する。

更に、ブロック28は読出し時及び消去時2Vを、書込み
時7Vを送出し、読出し時には送出する電流量を検出する
機能を有する。書込みと読出しは、EPROMと同様であ
る。即ち、行デコーダ25は選択されたワード線に14V程
度の高電圧を与え、列デコーダ24はその出力の１つを高
電圧として、ブロック28より送出された書込みデータに
従って高電圧7V又は非高電圧（接地電位でも2Vでも良
い）を所定のデータ線に転送し、電圧切換回路26は接地
電位を共通ノード35に出力することによりデータの書込
みが、また行デコーダ25、列デコーダ24の選択出力をV
_CC電位として、ブロック28により2Vを印加した状態での
電流の有無を検出し、フローティングゲートの状態を判
定することにより、データの読出しが実行される。

書込まれたデータを消去するためには、ブロック28に
より共通ノード27の電位を2Vとし、全ワード線23a,23b
を0Vとし、トランジスタ21a〜21bを高電圧とし、共通ノ
ード27の電圧2Vを各データ線22a〜22cに導く。また、電
圧切換回路26により端子26aの電圧を14Vとする。この状
態ですべてのメモリ素子は消去動作に入る。

電子注入量の多いフローティングゲートを有するメモ
リ素子の一部は、ブレークダウンを一時的に引き起こす
場合があるが、それによって生じるフローティングゲー
トの負電荷損失により、ブレークダウンは自動的に停止
する。この状態で適当な時間を経過させると、初期より
フローティングゲート内に負電荷を有するものは、その
電荷を失う。初期より負電荷を有しないものは、そのド
レインに微弱な電流が発生するのみであるから、電荷の
変動はほとんどない。

これにより、フローティングゲート内に書込まれたデ
ータは消去され、メモリ素子は初期化される。この場
合、消去の終了点はドレイン電流、即ち、電圧切換回路
26より送出される電流量の減少を検出することにより可
能である。また、１つの集積回路装置内に電圧切換回路
26を複数持ち、消去をブロック化することにより、より
少ない電流量で消去を実行することも可能である。

次に、本発明の第２の実施例を第11図を用いて説明す
る。

第11図では書込み時高電圧となるデータ線に消去時に
も更に高い電圧を印加することにより、消去を実行する
回路構成となっている。

図中、第１図と同様のものは同じ番号を付し、異なる
ものについては、第１図とは異なった番号を付与した。

ブロック44は読出し及び書込みについては、第１図及
び第２図と同様であるが、消去時には14Vを送出するも
のとする。

また、MOSトランジスタ43は読出し及び書込み時には
導通し、共通ノード35を0Vとし、消去時には非導通とな
って共通ノード35の電位を上昇させるものである。但
し、ダイオード接続されたMOSトランジスタ42により共
通ノード35の電位は2V以上にはならない。一般にはダイ
オード接続されたMOSトランジスタ42複数縦列接続し
て、電位を2Vとするが、ここでは簡略のため１つのMOS
ダイオードで示す。図中、共通ノード35の電位を上昇す
る要因は、メモリ素子を経由して流れる電流である。

書込みと読出しに関しては、第１の実施例と同一の手
順によって実行される。この時のバイアス電位も同一で
ある。書込みと消去とにメモリ素子の同一の電極を用い
ることは、書込み時に既に書込まれている非選択メモリ
素子に微弱な消去を引き起こさないようにしなければな
らない。

第８図に示すように、7Vのドレイン電圧でのジャンク
ション電流は、フローティングゲートの電圧が−4V（グ
ラフａ参照）であっても、10^-8A以下であり、実質的に
消去に要する数μＡ〜数10μＡの電流の比べて、大きな
比を有している。

また、第８図と第９図を比べてみると、同一電流であ
ってもフローティングゲートの電位が上昇しると、閾値
の変革量は電流減少に比べて、更に大きく減少してい
る。つまり、第９図に示されるように、消去の初期には
ΔV_Tは2.5V/1msec程度であるが、閾値が1.5Vに近くなる
と、0.25V/200msec程度となり、その差は2000倍であ
る。

第８図に示されるドレイン14Vでの電流変化を見る
と、V_FG＝2V（グラフｄ参照）で１μA,V_FG＝−4Vで100
μＡである。コントロールゲート、ソース及びドレイン
が定電圧でのフローティングゲートの電位の変化量と閾
値の変化量の関係は上記（２）式より0.6倍であるか
ら、第８図の範囲はΔV_T10Vの範囲を示していることに
なる。

しかし、第９図でのΔV_Tは約5Vである。従って、第８
図のグラフｂに対応する電流変化量は最大100倍以内で
あり、前記の2000倍の消去速度と対比すると、ドレイン
電流が減少するに従って、ドレイン電流に対する消去効
率は１桁以上低下している。従って、書込み時データ線
を共有する既書込みメモリ素子の消去は、書込み時ドレ
イン電圧7Vであれば実質的には発生しない。消去は列デ
コーダ41の出力を同時に高電位とし、複数のデータ線に
連なるメモリ素子を同時に選択して実行することもでき
るし、データ線毎に選択的に実行することも可能であ
る。

具体にはブロック44で生成された高電位14vが、トラ
ンジスタ21a〜21cを介してデータ線22a〜22cに導かれ
る。共通ノード35は初期には0Vであるが、メモリ素子の
ブレークダウン及びテーリング電流により電位は上昇す
る。しかし、MOSダイオード42により電位は2Vに限定さ
れる。また、ブレークダウンを起こしたメモリ素子はソ
ース電位の上昇及びフローティングゲート内の負電荷を
失うことにより、ブレークダウンを停止し、共通ノード
35の電位は2Vを維持し、消去が実行される。消去時、行
デコーダ25の出力はすべて0Vであることは第１の実施例
と同様である。

この第２の実施例を用いれば、例えば、現在の磁気デ
ィスクに用いられるセクタの概念を取り入れて、データ
線と対応させ、セクタ単位での書込み及び消去が可能な
集積回路装置を提供できる。

次に、本発明の第３の実施例を第12図を用いて説明す
る。

第12図はビット単位で書込み及び消去が可能な半導体
記憶装置の回路図である。

図中、第１図と比べて機能の異なるもの及び追加した
もののみに第１図の番号とは異なる番号を付与した。

この図において、第１の行デコーダ52は書込み及び読
出し時は１つの行線を選択して高電位14V又はV_CC電位と
し、他は0Vとする。また、消去時には極性を反転し、１
つの行線を選択して0Vとし、他は高電位9Vとする。消去
時の第２行線54,55を駆動する第２の行デコーダ53は、
消去時、選択された１つの出力を2Vとし、他の出力は9V
とする。また、第２の行デコーダ53は読出し及び書込み
時には全ての出力を0Vとする。

列デコーダ51は選択された出力を高電位とし、他は0V
とする。ブロック56は読出し時2Vの電圧を出力し、ま
た、同時に流出する電流を検出する。書込み時には、書
込みデータに従って7V又は0Vを出力する。消去時には14
Vを出力する。例えば、メモリ素子M₂₁の書込みを行う場
合、列デコーダ51によりトランジスタ21bのみが導通と
され、ブロック56より印加される7Vがデータ線22bに導
かれ、メモリ素子のドレインに印加される。

第１の行デコーダ52は第１行線23aを14Vとし、第１行
線23bは0Vとする。第２の行デコーダ53により、第２行
線54,55は共に0Vとする。この状態でメモリ素子はM₂₁の
みが電流を流すため、そのフローティングゲートに電子
が注入される。また、メモリ素子M₂₁を消去する場合
は、列デコーダ51によって選択されたトランジスタ21b
が導通状態となって、ブロック56より印加される14Vデ
ータ線22bに与えられる。第１の行デコーダ52によ選択
された第１行線23aは0Vとなり、第１行線23bは高電位9V
となる。

第２の行デコーダ53は第２行線54に2Vを与え、第２行
線55は9Vとする。この時、データ線22a,22cはメモリ素
子M₁₂,M₃₂を介して第２行線55から充電されるが、それ
らのメモリ素子が未書込みであっても閾値電圧が高いこ
とにより、7V以上にはならない。この状態でメモリ素子
M₂₁はコントロールゲート0V、ドレイン14V、ソース2Vで
あるから、データは消去される。メモリ素子M₂₁とコン
トロールゲートを共有するメモリ素子M₁₁とM₃₁は、ドレ
イン電圧が7V以下であるから消去されない。メモリ素子
M₁₂とM₃₂はコントロールゲート9V、ソース9V、ドレイン
7Vとなり、メモリ素子M₂₂はコントロールゲート9V、ソ
ース9V、ドレイン14Vとなる。この状態では上記（２）
式により、また、ソースドレインがバイアスされている
ことにより、フローティングゲートの電位は未書込みで
7V以上、書込み状態でも3V以上である。

第13図にドレイン電位とドレイン電流の関係を示す。

ソース9Vで横軸にドレイン電圧、縦軸にドレイン電流
を示す。第13図においてａ、ｂ、ｃ、ｄはそれぞれフロ
ーティングゲートの電圧が3V、5V、7V、9Vの場合であ
る。ドレイン電圧14Vでもドレイン電流は10^-8A以下とな
って、メモリ素子は消去されない。これにより、目的と
するメモリ素子M₂₁のみが消去される。

第３の実施例によれば、ビット単位又はバイト単位で
のデータの消去が可能となる。これを実現した装置で長
期間に亘って、書込み及び消去を繰り返した場合、書込
まれたメモリ素子は僅かずつフローティングゲート内の
電子を失っていくが、これは定期的にデータのリフレッ
シュを実行すれば良く、その機能を装置内に持つことは
難しくない。また、リフレッシュを実行する期間を決定
するために装置内に、消去を実行したカウンタを備える
ことも、メモリ素子を用いて容易である。

なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。

（発明の効果）以上、詳細に説明したように、本発明によれば、簡単
な構造からなるEPROMを基本構成として、かつ、100μＡ
程度の微少な電流で短期間にフローティングゲートを有
するメモリ素子のデータの書込み、消去が可能であり、
使用電圧も最大14V程度に低減することができるので、
大幅な機能及び集積度の向上を図ることができる。従っ
て、高集積回路装置を構成するのに好適である。具体的
には、（１）紫外線照射用窓を持たないPROM即ち、OTPROMのデ
ータ消去を可能とする。

（２）磁気ディスクに代わる外部記憶用集積回路装置の
製造が可能となる。

（３）データ処理装置と直接配線接続して、電源オフ時
のデータ保持を可能とする集積回路装置の製造が可能と
なる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す半導体記憶装置の
回路図、第２図は第１図の回路の各部の動作を説明する
図、第３図はEPROMメモリ素子の等価回路図、第４図はE
EPROMメモリ素子の等価回路図、第５図は本発明に係る
メモリ素子の平面図、第６図は第５図のVI−VI線断面
図、第７図は書込み後のメモリ素子の閾値電圧の変化の
実測値を示す図、第８図にEPROMメモリ素子のドレイン
に高電圧を印加した場合のドレイン電流の変化を示す
図、第９図は消去時の閾値電圧の変化を示す図、第10図
はメモリ素子のフローティングゲートの電位を示すため
の容量分布を示す図、第11図は本発明の第２の実施例を
示す半導体記憶装置の回路図、第12図は本発明の第３の
実施例を示す半導体記憶装置の回路図、第13図はその回
路におけるドレイン電位とドレイン電流の関係を示す図
である。 10……Ｐ型基板、11……ドレイン、12……コントロール
ゲート、13……フローティングゲート、14……ソース、
M₁₁〜M₃₂……メモリ素子、21a〜21c……トランジスタ、
22a〜22c……データ線、23a,23b……ワード線、24,41,5
1……列デコーダ、25……行デコーダ、26……電圧切換
回路、26a,33……端子、27,35……共通ノード、28,44,5
6……ブロック、42,43……MOSトランジスタ、52……第
１の行デコーダ、53……第２の行デコーダ、54,55……
第２行線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

(57)【特許請求の範囲】

【請求項１】（ａ）半導体基板に形成され、フローティ
ングゲートおよびコントロールゲートとを有する複数の
MOSトランジスタであってそのソースが列毎に共通に接
続され、ドレインが共通に接続されたメモリマトリック
スと、（ｂ）前記MOSトランジスタのフローティングゲート内
の電荷量とコントロールゲートに印加される電圧とに応
じて、前記MOSトランジスタのソース・ドレイン間に流
れる電流により情報を読み取る手段と、（ｃ）前記半導体基板に接地電圧を与え、前記MOSトラ
ンジスタのコントロールゲートに接地電位近傍の第１の
電圧を与え、前記MOSトランジスタのドレインにドレイ
ンおよび前記半導体基板とで構成されるPNジャンクショ
ンの降伏電圧以下で、かつ降伏電圧近傍の第２の電圧を
与えることにより生じるドレインのジャンクション電流
により前記フローティングゲート内の電荷量を減少させ
る手段とを有することを特徴とする半導体記憶装置。
【請求項２】前記フローティングゲート内の電荷量を減
少させる手段は、さらに、前記MOSトランジスタのソー
スに前記半導体基板に与えられる接地電圧以上の第３の
電圧を与えることを特徴とする特許請求の範囲第１項記
載の半導体記憶装置。