KR100204721B1 - 메모리블럭으로 분활된 메모리셀 어레이를 갖는 전기적 소거 가능한 반도체 불휘발성 기억장치 - Google Patents

Abstract

내용없음.

Description

메모리 블럭으로 분할된 메모리셀 어레이를 갖는 전기적 소거 가능한 반도체 불휘발성 기억장치

제1도, 제2도는 종래의 메모리셀의 단면도.

제3도, 제4도는 메모리셀 어레이의 개략적인 회로도.

제5도는 제3도에 도시한 메모리셀 어레이의 평면도.

제6도는 종래의 반도체 기억장치의 개략적인 평면도.

제7도는 본 발명의 1실시예에 따른 메모리셀 어레이의 개략적인 회로도.

제8도는 본 발명의 반도체 기억장치의 다른 1실시예의 회로도.

제9도는 본 발명의 실시예에서 사용되는 정보소거 신호발생회로의 회로도.

제10도는 본 발명의 실시예의 메모리셀 어레이의 평면도.

제11도는 본 발명의 반도체 기억장치의 다른 1실시예의 평면도.

제12도, 제13도 및 제14도는 본 발명의 다른 실시예를 설명하기 위한 메모리셀 어레이의 개략적인 평면도.

제15도 및 제16도는 제13도 및 제14도의 실시예에서의 동작파형도.

제17도는 본 발명의 다른 실시예의 분할된 메모리셀 어레이의 개략적인 평면도.

제18도는 본 발명의 반도체 기억장치의 다른 실시예의 회로도.

제19도는 본 발명의 실시예에서 사용된 정보소거신호 발생회로의 회로도.

제20도, 제22도, 제24도 및 제26도는 본 발명의 다른 실시예의 분할된 메모리셀 어레이의 개략적인 평면도.

제21도, 제23도, 제25도 및 제27도 내지 제33도는 본 발명의 반도체 기억장치의 다른 실시예의 회로도.

본 발명은 반도체 불휘발성 기억장치에 관한 것으로, 특히 전기적으로 그 내용을 소거하고 새로운 데이타를 리라이트 하는데 적합한 반도체 불휘발성 기억장치에 관한 것이다.

종래부터, 자외선에 의해 그 내용 또는 정보를 소거할 수 있는 EPROM(Erasabl

e and Programmable Read Only Memory)과 전기적으로 그 내용을 소거할 수 있는 EEPROM(Electrically Erasable and Programmable Read Only Memory)등의 프로그램이나 정보의 저장용 반도체 불휘발성 기억장치가 알려져 있다.

EPROM은 메모리셀 면적이 작고, 대용량화에 적합하지만, 그의 내용을 소거하는데 자외선을 조사하므로 창을 갖는 패키지가 필요하였다. 또한, 프로그래머에 의해 메모리내에 데이타를 라이트 하므로 그것을 리라이트시에 시스템에서 제거할 필요가 있었다.

한편, EPROM은 시스템내에서 전기적으로 리라이트 할 수 있지만, 메모리셀의 면적이 EPROM의 면적보다 약 1.5 내지 2배 크므로 대용량화에 적합하지 않다.

최근, 이 두 종류의 중간적인 기억장치로써 플래쉬 EEPROM (전기적 일괄소거형 EEPROM)이라 불리어지는 것이 개발되어 있다. 이 플래쉬EEPROM (전기적 일괄 소거형 EEPROM)은 1칩 또는 1군의 메모리셀의 데이타를 일괄해서 전기적으로 소거하는 기능을 갖는 불휘발성 반도체 기억장치이고, 메모리셀의 면적은 EPROM의 크기 정도로 증대시킬 수 있다.

제1도는 1987년 12월, 6-9, IEDM (International Electron Device Meetin

g)의 회보에서 쿠미에 의해 발표된 플래쉬 EEPROM의 메모리셀을 도시한 것이다. 이 메모리셀은 통상의 EPROM의 구조와 아주 유사한 적층 게이트 구조를 갖는다.

이 메모리는 드레인(1) 접합 근방에서 발생된 핫캐리어를 부유게이트(2)에 주입하는 것에 의해 라이트동작을 실행한다.

한편, 소거동작을 위해서 제어게이트(4)를 접지하고, 소오스(3)에 고전압을 인가하는 것에 의해 부유게이트(2)와 소오스(3) 사이에 고전계를 발생시키므로, 얇은 산화막(5)를 거쳐서 터널현상에 의해 부유게이트(2)에 축적된 전자가 소오스(3)으로 인출된다. 제어게이트(4)에서 측정된 바와 같이 임계전압은 소거에 의해서 낮게 된다.

리드동작을 위해서만 드레인(1)에 약한 라이트가 거의 발생하지 않도록 약 1V의 저 전압을 인가하고, 제어게이트(4)에 약 5V의 전압을 인가하고, 채널전류의 대소값을 각각 논리 1및 논리 0에 대응시킨다. 제1도에서, (6)은 p형 실리콘 기판, (7)은 n형 확산층, (8)은 저농도의 n형 확산층, (9)는 p형 확산층이다.

V.N.K.ynett 들은 제1도에 도시한 것과 동일한 메모리셀을 사용한 256K 비트의 메모리를 개발하였다.

이 메모리는 IEEE, Journal of Solid-State Circuits, Vol.23, No.5, Oct., 1988, pp.1157-1162에 기재되어 있다. 이 메모리는 전기적인 일괄소거가 가능하다.

제3도는 본 발명의 발명자들이 제1도에 도시한 것과 마찬가지인 메모리셀을 사용하여 메모리 블럭단위로 정보 소거가 가능한 메모리셀 어레이를 제공 하고자 한 경우의 메모리셀 어레이를 도시한 것이다. 제3도에서 메모리셀 어레이는 메모리 블럭 B1, B2, ..., 으로 분할되어 있으므로, 메모리 블럭단위로 정보소거가 가능하다. 또한, 제3도에 도시한 회로구성은 공지의 것이 아니다.

또한, G. 사마찌사들이 1987년 IEEE International Solid-State Circuit Conference, pp.76-77 에서 발표한 전기적 일괄소거형 EEPROM의 메모리셀은 제2도에 도시한 바와 같이 MOSFET로 형성된다.

이 메모리셀의 동작은 제1도에 도시한 메모리셀과 거의 동일하지만, 라이트 및 리드에 부가해서 소거도 드레인측에서 실행하는 것이 다르다. 이 때문에, 제4도에 도시한 바와 같은 메모리셀 어레이가 MOSFET의 드레인에 전기적으로 접속된 데이타선 D11∼D13의 각각에 연관된 메모리블럭 B11∼B13으로 분할되는 구성으로 되어 있다. 따라서, 각 블럭에 대해서 선택적인 소거를 일괄해서 실행할 수 있으므로, 이 점에서 이 메모리셀은 사용하기 쉽게 되어 있다. 제4도에서 M21∼M38은 메모리셀, WS11∼W16은 워드선이다.

그러나, 상기의 기억장치는 프로그램외란 기구에 대해서는 고려가 되어 있지 않았다. 프로그램외란 특성이라함은 MOSFET의 게이트에 고전압이 인가되고, 드레인에는 전압이 인가되지 않을 때의 메모리셀을 구성하는 MOSFET의 임계값의 변화를 말한다. 프로그램외란 기구가 어떤 워드선에 접속된 하나의 메모리셀에 나타나는 시간은 통상적으로 동일 워드선상의 다른 메모리셀이 라이트동작하고 있는 전체의 시간으로 된다.

예를 들면, 제3도 및 제4도에서 메모리 M1(M21)의 프로그램외란 시간은 메모리 M2(M22)가 라이트 되는 시간, 메모리 M3(M23)이 라이트되고 있는 시간의 합이다.

그러나, 메모리 블럭단위로 라이트를 실행하고 있는 프로그램외란 시간은 상기한 외란시간과 다르다. 만약, 하나의 블럭 B1(B11)이 한번 데이타를 라이트한 후에 리라이트를 실행하지 않고, 다른 블럭 B2, B3(B12, B13)이 매회 리라이트 하면 프로그램외란 시간은, 라이트 시간의 리라이트가 실행되는 회수 배만큼의 블럭 B2, B3(B12, B13)의 라이트 시간으로 된다.

그런데, G. Verma 들은 1988년 IEEE Reliability Physics Symposium, pp.158-166에서 Mr.Kynett들에 의해 개발된 메모리셀의 신뢰성에 대해서 보고하고 있다. 이 보고에 의하면, 리라이트를 반복한 후에 프로그램외란 특성의 악영향의 증대라는 현상이 발생한다. 따라서, 이 악영향의 증대 문제는 프로그램외란 시간이 상술한 바와 같이 길게 되었을 때 심각한 문제로 된다.

또한, 종래의 기술에서는 칩내의 메모리셀 어레이의 회로의 배치에 있어서도 다음과 같은 문제점이 있었다.

제5도는 본 발명의 발명자들이 제1도의 메모리셀 구조 및 제3도의 회로구조를 이용해서 고려되는 메모리셀 어레이의 기하학적인 배치의 평면도 이다. 제5도의 배치는 공지의 것이 아니다. 이 평면도는 통상의 EPROM의 평면도와 마찬가지이다. 도시한 바와 같이, 데이타선 D1∼D4는 금속층으로 형성되어 세로방향 또는 워드선 W1∼W5의 방향과 직각방향으로 형성되어 있으므로, 공통소오스선 CS1, CS2는 금속층으로 형성되어 데이타선과 평행으로 형성되어 있다. 이 공통소오스선은 컬럼선택스위치 MOSFET와 센스증폭기가 메모리셀 어레이에 대해서 배치되는 측과 반대측 (제5도에서는 상측)에 마련되고, 이 공통소오스선은 각 블럭에 대해서 공통화되어 있다.

제6도는 기억장치의 전체 회로 배치를 도시한 것이다. 제6도에서는 메모리셀 어레이를 I/00∼I/03의 메모리셀 어레이 M-ARAY1과 I/04∼I/07의 메모리셀 어레이 M-ARAY2의 2개로 나누어서 배치해서 도시하였다. 이 때, 제5도에 도시한 바와 같이 워드선은 가로방향으로 배치되고, 데이타선은 세로방향으로 배치된다. 워드선을 선택하고 제어하기 위한 로우어드레스 디코더 XDCR은 2개의 메모리셀 어레이 사이의 중앙에 배치되고, 양 메모리 어레이를 동시에 선택 제어한다. 컬럼어드레스 디코더 YDCR은 로우어드레스 디코더 XDCR 아래에 배치되고, 컬럼선택 스위치 MOSFET와 센스증폭기 YGSNS1, YGSNS2,는 메모리어레이 M-ARAY1, M-ARAY2 아래에 배치되고, 소거용 디코더 ECR1, ECR2는 메모리 어레이 M-ARAY1, M-ARAY2 위에 배치된다.

일반적으로, 하나의 기판상에 실현된 시스템내에서 기억장치의 데이타가 각각의 블럭에 대해서 리라이트될 때, 블럭의 선택은 고위비트 어드레스에 의해 실행된다. 예를 들면, 8비트 단위로 동시에 리드 및 라이트 하는 1M 비트 기억장치에 대해서, 어드레스 신호는 A16∼A0의 17비트로 형성된다. 이 기억장치의 메모리셀 어레이가 4개의 블럭으로 분할되었다고 하면, A16과 A15의 2비트를 소거해야할 블럭을 선택하는 데 사용하는 것이 바람직하다.

그러나, 신호가 공급되는 본딩패드는 일반적으로 제6도에 도시한 바와 같이 배치된다. 플래쉬 EEPROM의 경우는 EPROM과 거의 동일한 배치로 하는 것이 일반적이다. 1M 비트 플래쉬 EEPROM은 상술한 것과 같은 배치를 취하는 것이 고려된다. 제6도에서 패드는 그들의 위치에 명칭을 붙여서 나타내었다. 플래쉬 EEPROM은 그것이 단자 EE를 갖는다는 점에서 1M 비트 EPROM 과 다르다. 이러한 배치를 하는 것은 패키지된 기억장치의 입력핀의 배치가 일반적으로 통일되어 있기 때문이다. 칩내의 회로배치는 주로 I/O 단자에 의해 제한되고, 컬럼선택 스위치 MOSFET와 센스증폭기 YGS NS1, YGSNS2는 메모리셀 어레이 아래에 배치되거나 I/O단자 근처에 배치된다. A16과 A15의 고위비트 어드레스는 상측에 배치된다. 각각의 입력, 출력패드에서 회로까지의 배선의 길이를 최소로하기 위하여 컬럼어드레스 디코더 YDCR, 컬럼 선택스위치 MOSFET 및 센스증폭기 YGSNS1, YGSNS2가 메모리어레이 아래에 배치되므로, A16과 A15의 고위어드레스는 로우선택 어드레스에 사용되고, 저위 어드레스는 컬럼선택 어드레스에 사용되는 것이 자연스러운 일이다.

이 경우, 제5도에 도시한 바와 같이 메모리블럭이 데이타선에 따라서 형성될 때, 소거해야할 블럭이 컬럼 어드레스, 또는 저워어드레스에 의해 선택된다. 이것을 회피하고자 하면 입력, 출력단자에서 배선의 길이가 길게 되고, 특히 배선의 지연에 의해 리드속도가 저하된다.

상기플래쉬 EEPROM(전기적 일괄소거형 EEPROM)의 전기적 소거방법에 대해서는 IEEE Journal of Solid-State Circuits, Vol.23, No.5 Oct., 1988, pp.1157-1162에 기재되어 있다. 부유게이트내의 전자가 터널현상을 이용해서 소오스를 향해서 인출될 때, 모든 메모리셀의 소오스는 공통 접속된다. 이 공통소오스선에 고전압을 한번 인가하는 것에 의해 모든 메모리셀 어레이를 일괄해서 전기적으로 소거할 수가 있다.

또한, 소거의 개시시에는 공통소오스선에 연관된 정전용량을 충전하고, 소거의 정지시에는 정전용량을 방전할 필요가 있다.

종래 기술에서는 프로그램외란기구, 회로 배치 및 배선의 길이에 대해서 배려가 되어 있지 않다는 문제점이 있었다.

본 발명의 목적은 프로그램외란에 의해 거의 영향을 받지 않고, 각 블럭에 대해서 일괄해서 전기적 소거하는 것이 용이한 반도체 불휘발성 기억장치를 제공하는 것이다.

즉, 본 발명의 하나의 측면에 의하면 제7도에 도시한 바와 같이 전기적으로 소거 가능한 반도체 불휘발성 기억장치는 하나의 워드선에 접속된 메모리셀이 동일한 메모리블럭에 속하도록 다수의 메모리블럭으로 분할된다. 정보소거동작을 위해서, 예를 들면 소오스에 고전압이 인가된다. 제7도에서 CS71∼CS73은 각각 블럭 B71∼B73의 공통소오스선이고, ERC1∼ERC3은 전기 적소거를 위하여 소오스선 전위를 제어하기 위한 정보 소거신호 발생회로이다.

상기 본 발명의 측면에 따르면, 프로그램외란은 리라이트 시간의 횟수에 의지하지 않고, 동일 워드선상의 다른 메모리셀이 라이트되는데 사용하는 시간의 합으로 된다. 또한, 로우어드레스가 메모리블럭을 선택하기 위해 사용되었으므로, 배선의 길이가 저감되어 리드속도상의 악영향이 저감된다.

또한, 종래의 반도체 불휘발성 기억장치의 전기적 소거 방법에서는 소거시의 충전전류 및 방전전류의 바람직하지 않은 증대에 대해서 고려가 되어 있지 않아 소거개시시 및 소거정지시에 큰 충전전류 및 방전전류가 흐른다.

본 발명의 다른 측면에 의하면, 소거시의 메모리셀어레이로의 충전전류 및 메모리셀 어레이에서의 방전 전류를 저감하기 위하여 메모리셀 어레이는 2개 이상의 메모리블럭으로 분할되고, 장치의 외부 또는 내부에서 규정된 소거해야할 메모리셀 어레이의 영역의 범위는 메모리블럭 또는 각 메모리블럭을 메모리 서브블럭으로 분할한 메모리 서브블럭 단위로 한다. 그리고, 상기 메모리영역의 범위를 소거할 때에 메모리블럭 또는 메모리서브블럭의 소거는 메모리블럭 또는 메모리서브블럭 사이의 시간 지연을 갖고 실행된다.

상술한 본 발명의 다른 측면에 대해서 다음에 간단하게 기술한다.

제12도는 메모리셀 어레이가 분할되어 각각이 전개효과 트렌지스터의 소자를 포함하는 다수의 메모리셀을 갖는 블럭 BL1∼BL16을 도시한 것이다. 만약, 블럭 BL1∼BL4 또는 메모리 어레이의 일부 S가 소거해야할 범위로 지정되면, 먼저 블럭 BL1 이 소거되고, 시간 차를 두고 다음 블럭 BL2가 소거된다. 또한, 시간차를 두고 블럭 BL3이 소거되고, 마찬가지로 시간차를 두고 블럭 BL4가 소거된다.

이것에 의해 소거용 고전압이 인가되는 FET소자의 소오스, 드레인 또는 전용 게이트 선의 수를 줄이고, 그것에 연관된 정전용량을 저감하여 충전 및 방전전류를 저감할 수가 있다. 또한, 모든 메모리 어레이의 일괄소거를 포함하는 블럭 BL1∼BL16의 각종 다른 조합의 소거를 실현할 수가 있다.

전기적소거는 메모리블럭의 메모리셀군의 FET소자의 소오스, 드레인 또는 전용 게이트에 고전압을 인가하고, 제어게이트를 접지해서 부유게이트 내의 전자를 터널현상에 의해 소오스, 드레인 또는 전용게이트로 인출하는 것에 의해 실행된다.

고전압의 인가는 제13도에 도시한 바와 같이 블럭 BL1∼BL4의 각각에 고전압을 인가하는 정보소거신호 발생회로 ERC1∼ERC4를 사용하는 방법 또는 제14도에 도시한 바와 같이 블럭 BL1∼BL4 중의 선택된 하나에 고전압을 인가하는 적어도 하나의 정보소거신호 발생회로 ERC를 사용한 다른 방법으로 실행된다.

정보소거신호 발생회로에 대해서 다음에 기술한다.

제15도는 제13도에 도시한 수단에 의해서 FET소자의 소오스, 드레인 또는 전용게이트에 인가되는 전압파형 EP1∼EP4와 이 때 흐르는 충전 및 방전전류의 전류파형 IB1∼IB4의 파형도이고, 제16도는 마찬가지로 제15도에 도시한 수단에서의 파형도이다. 제15도 및 제16도에 도시한 전압파형 EP1∼EP4의 고 레벨일때에 전기적 소거가 실행된다고 가정한다. 도시한 바와 같이 전압파형 EP1∼EP4는 순차적으로 시간차를 갖고 이동된다.

제12도 내지 제16도를 참조해서 상술한 구성에 의하면, 반도체 불휘발성 기억장치의 메모리셀 어레이 전체 또는 메모리셀 어레이의 일부가 전기적으로 소거될 때, 메모리셀 어레이에서의 충전 및 방전전류를 저감할 수 있어 피크소거전류가 저감된다.

이하, 본 발명의 1실시예를 제8도 내지 제11도를 참조해서 설명한다. 여기에서는 메모리셀을 제2도에 도시한 바와 같이 상정하고 있다. 즉, 라이트/리드 등 작은 드레인측에서 실행되고, 소거는 소오스측에서 실행된다.

이들 도면에 도시한 회로소자는 공지의 CMOS(상보형 MOS)집적회로 제조방법에 의해 1개의 단결정 실리콘 반도체기판(특별히 도시하지 않음)에 형성되지만, 특히 이것에 한정되는 것은 아니다.

직접회로는 단결정 p형 실리콘 반도체기판에 형성되지만, 특히 이것에 한정되는 것은 아니다. n 채널 MOSFET는 반도체기판 표면에 형성된 소오스영역, 드레인영역, 소오스영역과 드레인영역 사이의 반도체기판상의 얇은 게이트 절연막을 거쳐서 다결정 실리콘으로 형성된 게이트전극으로 구성된다. p 채널 MOSFET는 반도체기판 표면에 형성된 n형 웰영역으로 형성되어 있다. 이것에 의해 반도체기판은 반도체기판상에 형성되어 회로의접지전위가 공급된 다수의 n 채널 MOSFET에 대해서 공통기판 게이트를 구성한다. p 채널 MOSFET의 공통기판게이트 또는 n형 웰영역은 전원전압 Vcc에 접속된다. 또한, 만약 고전압회로 이면, 외부로부터의 고전압 Vpp, 내부에 발생된 고전압등에 접속된다. 집적회로는 단결정 n형 실리콘의 반도체기판상에 형성되어도 좋다. 이 경우, n 채널 MOSFET는 p형 웰영역에 형성된다.

특히 제한되지는 않지만, 이 실시예의 EEPROM은 X, Y 어드레스신호 AX, AY가 외부단자를 거쳐서 공급되는 어드레스 버퍼 XADB, YADB를 거쳐서 형성된 상보형 어드레스 디코더 XDCR, YDCR로 공급된다. 또한, 특히 제한되지 않지만, 어드레서 버퍼 XADB, YADB는 내부칩 선택신호에 의해 활성화되고, 외부단자로 부터의 어드레스신호 AX, AY를 받아서 이들 어드레스신호에 대해서 동상의 어드레스 신호 및 역상의 어드레스신호로 형성되는 상보형 어드레스신호를 형성한다.

로우어드레스 디코더 XDCR은 어드레스디코더 활성화 신호 DE에 의해 활성화되어 어드레스 버퍼 XADB로 부터의 상보형 어드레스신호에 따른 메모리 어레이 M-ARAY의 워드선 W의 선택신호를 형성한다. 칼럼 어드레스 디코더 YDCR은 어드레스디코더 활성화 신호 DE에 의해 활성화되어 어드레스버퍼 XADB로 부터의 상보형 어드레스신호에 따른 메모리 어레이 M-ARAY의 워드선 W의 선택신호를 형성한다. 칼럼 어드레스 디코더 YDCR은 어드레스디코더 활성화신호 DE 에 의해 활성화되어 어드레스버퍼 YADB로 부터의 상보형 어드레스신호에 따른 메모리어레이 M-ARAY 의 데이타선 D71∼D73의 선택신호를 형성한다.

메모리어레이 M-ARAY는 행렬로 배치된 다수의 불휘발성 메모리셀을 각각 갖는 2개의 메모리블럭으로 대표적으로 예시되어 있다. 이들 메모리블럭은 각각 기억소자(불휘발성 메모리셀)M71∼M82, 워드선 W71∼W74와 데이타선 D71∼D73으로 구성된다.

메모리블럭에서 각행에 배치된 메모리셀의 FET 소자의 게이트는 대응하는 워드선에 접속되어 있고, 각 열에 배치된 FET 소자의 드레인은 대응하는 데이타선에 접속되어 있다. FET 소자의 소오스는 공통소오스선 CS71, CS72에 결합되어 있다. 이 실시예에서는 공통소오스선 CS71 및 CS72에 대해서 정보소거신호 발생회로 EC1, EC2와 공통소오스선 CS71, CS72에 접지전위를 인가하는 것에 의해 정보소거신호 발생회로로부터의 출력신호에 의해 라이트/리드 동작시에 ON으로 제어되는 n 채널 MOSFET Q10, Q20 및 소거용 고전압 V_PP를 공급하는 p 채널 MOSFET Q17, Q19가 마련되어 있다. MOSFET Q17, Q10 및 MOSFET Q19, Q20은 CMOS 회로를 구성한다. 1개 또는 그 이상의 행상의 메모리셀의 FET 소자의 소오스는 하나의 공통소오스선에 접속되어 있다.

특히 제한되지는 않지만, 8비트 또는 16비트 마다 일괄해서 라이트/리드를 실행하기 위해 상기한 각각의 메모리어레이는 합계 8 또는 16조로 구성된다. 여기에서는 8비트 구성이 사용되고, 그의 하나의 메모리 어레이가 대표적으로 도시되어 있다.

예를 들면, 8비트 단위로 동시에 라이트 및 리드를 실행하기 위해서 도시한 메모리 어레이가 8조 필요하다. 이 경우에, 게이트가 하나의 워드선에 접속되는 메모리셀은 동일 메모리블럭에 속한다.

하나의 메모리 어레이 M-ARAY를 구성하는 데이타선 D71∼D73은 어드레스디코더 UDCR에 의해 형성된 선택신호를 받는 컬럼선택스위치 MOSFET Q7∼Q9를 거쳐서 공통데이타선 CD에 접속되어 있다. 공통데이타선 CD는 라이트시에 ON으로 되는 MOSFET Q18을 거쳐서 입력단자 I/O로 부터 공급된 라이트신호를 받는 라이트용 데이타 입력버퍼 DIB의 출력단자에 접속된다. 마찬가지로, 다른 메모리 어레이에 대해서도 동일한 컬럼선택스위치 MOSFET가 마련되고, 대응하는 어드레스 디코더로부터 선택신호가 형성된다.

상기 메모리 어레이 M-ARAY에 대응해서 마련된 공통데이타선 CD는 스위치 MOSFET Q16을 거쳐서 센스 증폭기에 결합된다. 편의상, MOSFET Q11∼Q15와 Q22∼Q25로 형성된 회로를 센스증폭기라고 부른다.

즉, 제8도에서 예시적으로 도시한 공통데이타선 CD는 소오스가 MOSFET Q11에 접속되고, 회로 CNTR에 의해 발생된 리드제어신호 re에 의해 ON으로 되는 MOSFET Q16을 거쳐서 n 채널 MOSFET Q11의 소오스에 접속된다. n 채널 MOSFET Q11의 드레인은 게이트에 회로의 접지전위가 공급되는 p 채널 부하 MOSF

ET Q12를 거쳐서 전원전압단자 Vcc에 접속된다. 부하 MOSFET Q12는 공통데이타선 CD에 리드용 프리차지전류를 공급하도록 동작한다.

MOSFET Q11의 감도를 높이고, 데이타선 CD를 거의 일정전압으로 유지하고, 리드중에 약한 라이트를 방지하기 위하여 공통데이타선 CD의 전위가 스위치 MOSFE

T Q16을 거쳐서 n 채널 구동 MOSFET Q13과 p 채널 부하 MOSFET Q14로 형성된 반전증폭회로의 입력측의 n 채널 구동 MOSFET Q13의 게이트에 공급된다. 반전증폭회로로 부터의 출력전압은 MOSFET Q11의 게이트에 공급된다. 또한, 센스증폭기의 비동작기간동안에 불필요한 전류소비를 방지하기 위하여 n 채널 MOSFET Q15가 MOSFET Q11의 게이트와 회로의 접지전위점 사이에 마련된다. MOSFET Q15와 p 채널 MOSFET Q14의 게이트에는 센스증폭기의 동작을 위하여 타이밍신호가 공급된다.

특히 제한되지 않지만, 타이밍 제어회로 CNTR은 CMOS 논리회로로 구성되어 외부단자

및 Vpp를 거쳐서 공급된 칩인에이블신호, 출력인에이블 신호, 라이트 인에이블신호, 소거 인에이블신호 및 라이트/소거고전압에 응답해서 내부제어신호

등의 타이밍신호, 리드용 저전압 Vcc/라이트용 고전압 Vpp등을 발생한다.

EEPROM 장치의 리드모드에서는 내부 신호

가 저이고, DE, sc, re 가 고이다. 어드레스 디코더 XDCR, YDCR은 활성화되고, 하나의 워드선 및 하나의 데이타 선이 선택된다. 어드레스 디코더 XDCR, YDCR 및 데이타 입력버퍼 DIB에는 동작전압으로써의 저전압 Vcc가 공급된다. 센스증폭기내의 MOSFET Q14는 ON으로 되고, MOSFET Q15는 OFF로 된다.

메모리셀(FET 소자)은 라이트된 데이타에 따라서 워드선의 선택레벨에 대해서 높거나 낮은 임계값을 갖는다. 워드선이 선택레벨로 되는 상태하에 있더라도 각각의 어드레스 디코더 XDCR, YDCR에 의해 임계값이 높게 선택되므로 메모리셀이 OFF로 되면, 공통데이타선 CD가 센스 증폭기내의 MOSFET Q12, Q11에서의 전류에 의해 비교적 고 레벨로 된다. 한편, 선택된 메모리셀이 워드선택레벨에 의해 ON으로 되면, 공통데이타선 CD는 비교적 저레벨로 된다.

이 경우에, 공통데이타선 CD의 고 레벨은 선 CD상의 고 레벨전압에 응답해서 반전증폭회로 Q14, Q13에 의해 발생된 비교적 저레벨의 출력전압을 MOSFET Q11의 게이트에 인가하는 것에 의해 비교적 저전위로 제한된다. 공통 데이타선 CD의 저레벨은 선 CD상의 저 레벨전압에 응답해서 반전증폭회로 Q14, Q13에 의해 발생된 비교적 고레벨의 출력전압을 MOSFET Q11의 게이트에 인가하는 것에 의해 비교적 고전위로 제한된다.

증폭용 MOSFET Q11은 게이트 접지된 소오스에서 입력을 증폭하고, 그의 출력신호를 MOSFET Q22, Q23으로 형성된 CMOS 인버터회로에 공급하도록 동작한다. 이 출력신호는 MOSFET Q24, Q25로 형성된 인버터에 의해 파형정형된다. 센스증폭기로 부터의 출력신호 S0∼S7은 임계값이 고일때 고로 되고, 임계값이 저일때 저로 된다. 이들 신호는 대응하는 데이타 출력 버퍼 DOB에 의해 증폭되어 외부단자 I/O를 거쳐서 송출된다. 이 데이타 출력버퍼 DOB는 타이밍 제어회로 CNTR 에서의 데이타 출력버퍼 제어신호 DO,

에 의해 제어된다. 제어신호 DO는 리드모드와 라이트 후의 검증모드에서는 고로 되고, 데이타 출력버퍼 DOB를 활성화하여 I/O단자로 데이타를 공급한다. 다른 메모리블럭에 대응하는 공통 데이타선 CD와 외부단자 사이에는 상기한 것과 동일한 센스증폭기 및 데이타출력버퍼 DOB를 포함하는 리드회로가 마련되어 있다.

EEPROM 장치의 라이트모드에서는 내부신호

가 저이고, DE, Wp(라이트 제어신호) 및 Wr(라이트 데이타 제어신호)가 고이며, sc, re 및 DO는 저이다. 어드레스 디코더 XDCR, YDCR은 하나의 워드선 및 하나의 데이타선을 선택한다. 어드레스 디코더 XDCR, YDCR 과 데이타 입력회로 DIB에는 동작전압으로서의 고전압 Vpp가 각각 공급된다. MOSFET Q16이 OFF되고, 데이타 출력버퍼회로 DOB 및 센스증폭기는 비활성화된다. 라이트되는 워드선상에는 고전압 Vpp가 인가된다. 전자가 주입되는 그의 부유게이트를 갖는 메모리셀에 접속된 데이타선은 MOSFET Q18, DIB를 거쳐서 고전압 Vpp에 접속된다. 이것에 의해 메모리셀이 라이트 된다. 라이트된 메모리셀은 부유게이트에 전자가 축적되는 것에 의해 고임계전압을 가지므로, 워드선이 선택되더라도 드레인전류는 흐르지 않는다. 전자가 주입되지 않는 경우에는 임계전압이 낮고, 워드선이 선택되면 전류가 흐른다.

다른 메모리블럭에 대응한 공통데이타선 CD와 외부단자 사이에는 상술한 바와 같은 입력단회로와 데이타 입력버퍼 DIB를 포함하는 동일한 라이트회로가 마련되어 있다. EEPROM의 소거모드에서 제어신호 DE, Wr, re, DO, sc 및 Wp는 저이다. 외부단자를 거쳐서 공급된 X어드레스신호 AX의 전부 또는 일부에 의해 소거해야할 블럭을 선택하고, 블럭의 워드선이 모든 접지전위로 된다. 이 때, 다른 블럭의 워드선은 어떠한 전위라도 된다. 선택된 블럭에 대응한 소거펄스 EP1 또는 EP2는 저로 되고, 고전압이 정보소거신호 발생회로 EC1또는 EC2를 거쳐서 메모리셀의 소오스에 공급된다.

특히 제한되지는 않지만, 정보소거신호 발생회로 EC1, EC2는 제 9도에 도시한 바와 같이 구성된다. 소거 펄스 EP1, EP2는 기본적으로 Vcc를 전원으로 하는 인버터 I_1과고전압 인버터 INV를 거쳐서 PMOSFET Q17, Q19의 게이트에 공급되고, Vcc를 전원으로 하는 인버터 I₁, I₃, I₄를 거쳐서 NMOSFET Q10, Q20의 게이트에 공급된다. 예를 들면, 블럭 B71이 선택되면, 워드선 W71, W72가 접지되어 공통소오스선 CS71에 고전압이 인가된다. 이것에 의해 메모리셀 M71∼M76이 전기적으로 소거된다. 이 경우, 다른 블럭은 고전압이 인가되지 않으므로 소거되지 않는다.

제7도 및 제8도에 도시한 바와 같이 분할된 메모리 블럭은 공지예에 기술된 제조방법으로 형성할 수는 없다. 왜냐하면, 공지예에서는 제5도에 도시한 통상의 EPROM과 같은 평면구조를 갖기 때문이다. 제5도에 도시한 바와 같이 데이타선은 금속층으로 이루어져서 수직방향 또는 워드선의 방향과 직각인 방향으로 연장하도록 형성되고, 공통소오스선 CS1, CS2는 데이타선과 평행으로 금속층으로 형성되고, 이들 공통 데이타선은 컬럼선택 스위치 MOSFET와 센스증폭기가 메모리 어레이에 대해서 배치되는 측과 반대측(도면에서는 상측)에서 각 블럭에 대해 공통으로 형성되어 있다.

즉, 제7도및 제8도에 도시한 블럭 분할을 실현하기 위하여 제10도에 도시한 평면구조를 취해야 한다. 여기서, 공통소오스선 CS71∼CS73은 데이타선 D71∼D74와 다른 층으로 이루어져서 가로방향 또는 워드선 W71∼W75와 평행하게 연장한다. 공통소오스선은 리드 또는 라이트시에 메모리셀의 소오스를 고정하기 위하여 접지전위로 사용되므로, 저저항인 것이 바람직하고, 이를 위해서 데이타선과는 다른 금속층으로 공통 소오스선을 형성하는 것이 바람직하다.

제11도는 제6도에 도시한 것과 마찬가지인 상기 구조를 갖는 반도체칩의 회로 배치를 도시한 것이다.

반도체칩은 대략 직사각형이며, 전기적으로 소거 가능한 반도체 불휘발성 기억장치와 칩의 주변부에 어드레스 신호 패드 AO∼A16과 I/O패드 I/00∼I/07를 포함하는 다수의 접속패드를 갖는다. 반도체 기억장치는 제7도 및 제10도에 도시한 바와 같이, 예를 들면 행 및 렬에 배치된 다수의 불휘발성 메모리셀, 다수의 워드선 도체 및 다수으 데이타선 도체를 각각 갖는 반도체 메모리셀 어레이 M-ARAY1과 M-ARAY2, 로우어드레스 디코더 XDCR과 로우어드레스 버퍼 XADB, 컬럼 어드레스 디코더 YDCR 과 컬럼어드레스 버퍼 YADB, 정보소거신호 발생회로 ECR1과 ECR2, 센스증폭기 YGSNS1과 YGSNS2를 포함한다.

로우어드레스 디코더 XDCR은 비교적 고위의 어드레스 신호 패드 A4∼A16과 전기적인 접속을 위하여 워드선 도체와 대략 평행한 방향에서 봐서 반도체 메모리셀 어레이 M-ARAY1과 M-ARAY2의 2개의 반대측끝의 한쪽에 인접해서 마련되어 있다. 한편, 컬럼어드레스 디코더 YDCR은 비교적 저위의 어드레스신호 패드 A0∼A3과 전기적 접속을 위하여 반도체 메모리셀 어레이 근처(여기서는 도면에서 봐서 로우어드레스 디코더 XDCR의 아래부분)에 마련되어 있다. 정보소거신호 발생 회로 ERC1과 ERC2는 비교적 고위의 어드레스신호 패드 A4∼A16의 적어도 하나와 전기적 접속을 위하여 워드선도체와 대략 평행인 방향에서 봐서 반도체 메모리셀 어레이의 2개의 반대측끝의 다른쪽에 인접해서 마련되어 정보소거신호를 반도체 메모리셀 어레이에 선택적으로 인가한다. 센스증폭기 YGSNS1과 YGSNS2는 I/O패드 I/00∼I/07과 전기적 접속을 위하여 데이타선도체와 대략 평행한 방향에서 봐서 반도체 메모리셀 어레이의 2개의 반대측끝의 한쪽에 인접해서 마련된다.

이 실시예에 따르면, 공통소오스선이 워드선과 실질적으로 평행하게 연장하도록 배치되고, 메모리가 워드선을 따라서 블럭으로 분할되므로, 소거시에 공통소오스선을 거쳐서 선택되는 메모리블럭을 제어하는 정보소거신호 발생회로 ERC1, ERC2는 메모리 어레이에 대해서 로우 어드레스 디코더 XDCR과 대항하도록 위치시킬 수 있다. 따라서, 종래기술에서와 같이 A16과 A15등의 고위어드레스가 로우어드레스의 선택에 사용되고, 저위어드레스가 컬럼어드레스의 선택에 사용되면, 소거되어야할 블럭이 로우어드레스 또는 고위어드레스에 의해 선택된다. 따라서, 입력 및 출력단자로 부터의 배선의 길이가 앞서의 예와 비교해서 감소하므로 리드속도로의 악영향이 저감된다.

이 경우에, 각각의 전용게이트선 또는 몇개의 전용게이트선은 하나의 블럭으로써 처리된다.

본 실시예에서는 라이트/ 소거를 위해 외부 고전압 Vpp가 인가된 경우를 나타냈지만, 본 발명은 이것에 한정되는 것은 아니다. 라이트/소거시에 흐르는 전류가 작으면, 장치내의 Vcc에서 고전압을 발생시켜 라이트/소거용으로써 사용하여도 좋다. 또한, 내부승압전원을 외부고전압 Vpp와 함께 사용하여도 좋다.

본 발명은 상기 실시예에 한정되지 않는 것은 물론이다. 통상의 라이트/리드등을 제어하는 회로구성과 소거동작을 제어하는 회로구성은 상기 작용을 실현할 수 있는 것이면 어떠한 것이라도 좋다.

상술한 바와 같이 이 실시예에 의하면, EPROM 만큼 작은 메모리셀에 의해 전기적으로 소거가능한 반도체 불휘발성 기억장치는 부분적으로 소거가능 하다는 효과가 있다.

제17도를 참조해서 본 발명은 다른 실시예를 설명한다. 이 실시예에서는 모든 메모리 어레이가 소거된다. 제17도에 도시한 바와 같이 메모리 어레이는 열에 배치된 다수의 메모리블럭을 갖는다. 제17도에서, XADB/XDCR과 YADB/YDCR은 각각 로우어드레스 버퍼/로우어드레스 디코더와 컬럼어드레스 버퍼/컬럼어드레스 디코더이다. 이 배치는 변환되어도 좋다. 메모리블럭은 다음에 기술하는 라이트/리드의 단위블럭 DBO∼DB7과 일치하고 있다. 제18도는 대응하는 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

특히 제한되지는 않지만, 회로소자는 공지의 CMOS(상보형 MOS) 직접회로 제조방법에 의해 단결정 실리콘기판등의 반도체 기판상에 형성된다.

직접회로는 단결정 p형 실리콘의 반도체 기판상에 형성되지만, 특히 이것에 한정되는 것은 아니다. n 채널 MOSFET는 소오스영역, 드레인영역, 반도체기판상의 얇은 게이트 절연막을 거쳐서 드레인과 소오스영역 사이에 형성된 다결정 실리콘으로된 게이트전극으로 구성되어 있다. p 채널 MOSFET는 반도체기판 표면상에 형성된 n 형 웰영역내에 형성된다. 이것에 의해 반도체기판은 그위에 형성된 다수의 n 채널 MOSFET에 공통의 기판게이트로써 작용하고, 회로의 접지전위가 공급된다. p 채널 MOSFET에 공통인 기판게이트 또는 n 형 웰영역은 전원전압 Vcc 또는 외부고전압 Vpp나 내부 고전압에 접속되어 있다. 직접회로는 단결정 n 채널 실리콘 반도체 기판상에 형성되어도 좋다. 이 경우, n 채널 MOSFET는 p 형 웰영역내에 형성된다.

특히 제한되지는 않지만, 이 실시예의 반도체 불휘발성 기억장치는 외부단자에서의 로우(X)및 컬럼(Y)어드레스신호 AX, AY를 받는 어드레스 버퍼 XADB, YADB를 거쳐서 형성된 상보형 어드레스신호가 로우 및 컬럼어드레스디코더 XDCR, YDCR에 공급된다. 특히 제한되지는 않지만, 로우 및 컬럼어드레스 버퍼 XADB, YADB는 장치내에서의 선택신호

에 의해 활성화되어 외부단자에서의 어드레스신호 AX, AY를 받고, 외부단자에서 공급된 어드레스신호와 동상의 내부 어드레스신호와 역상의 어드레스신호를 포함하는 상보형 어드레스신호를 형성한다.

로우(X)어드레스디코더 XDCR은 어드레서버퍼 XADB에서의 상보형 어드레스신호에 따른 메모리셀 어레이의 워드선 W의 선택신호를 발생한다. 컬럼(Y)어드레스 디코더 YDCR은 어드레스 버퍼 YADB 에서의 상보형 어드레스신호에 따른 메모리셀 어레이의 데이타선 D의 선택신호를 발생한다.

특히 제한되지는 않지만, 메모리셀 선택은 라이트/리드가 8비트 또는 16비트 단위로 실행되므로, 로우 어드레스디코더 XDCR 및 컬럼 어드레스디코더 YDCR에 의해 8 또는 16의 메모리셀에 대해서 실행된다. 이하, 1비트에 각각 대응하는 메모리셀군을 데이타블럭 DB로 나타내고, 이 실시예에서 데이타블럭 DB는 8비트로 형성된다. 하나의 데이타블럭 DB의 메모리셀은 워드선방향(행방향)에 n개의 셀, 데이타선 방향(열방향)에 m개의 셀로 형성되어 있다. 즉, 메모리 어레이는 각각의 n x m메모리셀의 데이타블럭 DB는 일시에 소거되는 메모리블럭 BL(제12도)과 일치하고 있다.

메모리셀 어레이는 기판내에 형성된 소오스영역과 드레인영역, 행 및 열방향으로 배치된 제어게이트와 부유게이트를 갖는 적층구조의 FET소자를 포함하는 다수의 행렬 메모리셀(반도체 불휘발성 메모리셀/MOSFET Q1∼Q48), 워드선(워드 선도체) W, 데이타선(데이타 선도체) D, 공통소오스선(공통소오스 선도체) CS로 구성되어 있다. 공통소오스선은 기판상에서 열방향으로 실질적으로 연장하고, 소정수의 공통소오스선이 전기적으로 상호 접속되어 다음에 기술하는 바와 같이 제19도에 도시한 정보소거신호 발생회로에 접속된다. 각각의 데이타블럭의 소오스선 CS0, CS1, …은 소거시에 고전압 Vpp 에 접속되고, 소거시 이외의 라이트/리드시에 회로의 접지전위에 접속된다. 제18도에 도시한 메모리셀 어레이에서 동일행에 배치된 메모리셀, 예를 들면, Q1, Q5, Q9, Q13, Q17, Q21, Q25, Q29, Q33, Q37, Q41, Q45의 게이트는 대응하는 워드선 W1에 접속된다. 동일열에 배치된 메모리셀, 예를 들면 Q1∼Q4, Q13∼Q16, Q25∼Q28, Q37∼Q40의 드레인(영역)은 대응하는 데이타선 D1에 접속된다.

각각의 데이타블럭 DB(DBO, DB1,…)의 데이타선 D1∼Dm은 컬럼어드레스디코더 YDCR에 의해 형성된 선택신호를 받는 컬럼선택스위치 MOSFET Q49∼Q60을 거쳐서 공통데이타선 CD에 접속된다. 공통데이타선 CD(CD1, CD2, …)은 라이트시에 ON으로 되는 라이트제어신호 we를 받는 MOSFET Q61, Q63, Q65, Q67을 거쳐서 외부단자 I/O에서의 라이트 신호를 받는 라이트 데이타 입력버퍼 DIB의 출력단자에 접속된다. 공통데이타선 CD는 리드시에 ON으로 되는 리드제어신호 sc를 받는 스위치 MOSFET Q62, Q64, Q66, Q68 을 거쳐서 센스증폭기 SA에 접속되고, 또한 리드데이타 출력버퍼 DOB를 거쳐서 외부단자 I/O에 접속된다.

각 데이타블럭의 소정수의 열 또는 m열의 메모리셀군의 소오스는 공통소오스선 CS0∼CS7과 소거제어회로 ERC0∼ERC7에 접속된다.

제19도는 정보소거신호 발생회로 ERC의 회로도이다. 제19도에서 소거제어회로 ERC의 회로도이다. 제19도에서 소거제어회로 ERC는 라이트 또는 리드동작 중에 ON으로 되어 소오스선 CS에 회로의 접지전위를 공급하는 n 채널 MOSFET Q85와 소거용 고전압 Vpp를 공급하는 p 채널 MOSFET Q84를 갖는다.

제18도에서 타이밍 제어회로 CONT에서 발생된 소거 신호 er0은 데이타블럭 DBO의 공통소오스선 CSO에 접속된 소거제어회로 ERCO 과 지연회로 DLY1에 공급되고, 지연회로 DLY1에서의 출력신호 er1은 다음단의 데이타 블럭의 소거제어회로 ERC1과 지연회로 DLY2에 공급된다. 이것에 의해 전의 블럭의 소거신호 er이 지연회로 DLY를 거쳐서 다음블럭의 소거제어회로 ERC에 공급된다.

특히 제한되지는 않지만, 타이밍 제어회로 CONT는 CMOS는 논리회로로 구성되어 외부단자

및 Vpp에 공급된 칩인에이블신호, 출력인에이블신호, 라이트인에이블신호, 소거인에이블신호 및 라이트, 소거 고전압에 응답해서 내부제어신호 ce, sc, we 및 소거신호 er0 등의 타이밍신호와 어드레스 디코더등에 선택적으로 공급되는 리드전원전압 Vcc, 라이트고전압 Vpp등을 발생한다.

특히 제한되지는 않지만, 상기 메모리셀은 EPROM의 구성과 유사한 구성으로 된다. 그러나, 소거동작이 부유게이트와 소오스선에 접속된 소오스 사이의 터널현상에의해 전기적으로 실행되는 점이 자외선에 의해 EPROM을 소거하는 종래의 방법과 다르다.

라이트시에 상기 내부신호 ce및 we는 고레벨로 되어 있다. 로우 및 컬럼 어드레스디코더 XDCR, YDCR및 데이타 입력버퍼 DIB에는 동작전압용 고전압 Vpp가 공급된다. 라이트가 실행된 워드선 W(W1, W2, …)에는 고전압 Vpp가 공급되게 된다. 부유게이트에 전자가 주입되는 메모리셀에 접속된 데이타선 D (D1, D2, …)는 상기와 같은 고전압 Vpp에 접속된다. 따라서, 메모리셀이 라이트된다. 이 라이트된 메모리셀은 부유게이트에 축적된 전자를 갖는다.

리드시에, 내부신호 sc 및 ce는 고레벨이다. 로우 및 컬럼어드레스디코더 XDCR, YDCR 과 데이타입력버퍼 DIB 에는 동작전압용 전원전압이 공급된다. 리드되어야할 메모리셀에 접속된 워드선 W에는 전원전압 Vcc가 공급되고, 데이타선 D에는 센스증폭기 SA 에서 약한 라이트를 억제하기 위해 약 1V의 저전압이 공급된다. 이 동작에 의해 메모리셀이 리드된다. 라이트된 메모리셀은 부유게이트에 축적된 전자와 높은 임계전압을 가지므로, 워드선 W가 리드시에 선택되었다 하더라도 드레인 전류는 흐르지 않는다. 전자가 주입되지 않는 메모리셀은 낮은 임계전압을 가지므로, 워드선 W가 선택될 때 전류가 흐른다. 이 전류를 센스증폭기 SA에 의해 받아서 데이타출력버퍼 DOB를 거쳐서 외부단자 I/O에 공급된다. 따라서, 메모리셀이 리드된다.

소거시에 상기 내부신호 ce와 소거신호 er0은 고레벨로 되고, 내부신호 se와 we는 저레벨로 된다. 소거동작은 소거동작을 지시하는 제어신호를 외부단자에서 공급하는 것에 의해 개시된다. 이 때, 모든 워드선 W는 접지전위등의 비선택레벨로 된다. 타이밍제어회로 CONT에서 발생된 소거신호 er0은 고레벨일 때, 제19도에 도시한 정보소거신호 발생회로 ERCO 내의 p 채널 MOSFET Q84가 ON으로 되고, n 채널 MOSFET Q85가 OFF로 되므로, 소거용 고전압이 제18도에 도시한 공통소오스선에 공급된다. 따라서, 메모리어레이의 블럭의 하나로써의 데이타블럭 DBO 의 메모리셀군 Q1∼Q21이 소거된다. 이 때, 고전계가 제어게이트에서 소오스에 작용하므로, 메모리셀의 부유게이트에 축적된 전자가 터널현상에 의해 소오스선으로 인출되어 소거동작이 실행된다.

다음단의 데이타블럭 DB1의 메모리셀군은 고전압 인가파형 EP (EP1, EP2, …)와 충전전류파형 IB (IB1, IB2,…)사이의 관계에 따른 데이타블럭 DBO의 동작의 개시후에 충전전류가 충분히 저감되었을 때 소거를 개시한다. 이 시간지연은 지연회로 DLY1에 의해 마련된다. 마찬가지로, 정보소거신호 발생회로 ERC7에 접속된 데이타블럭 D87의 메모리군은 데이타블럭 D86의 충전전류가 충분하게 저감되었을 때 소거가 개시된다. 제어회로 CONT에서의 제어신호 er0이 소거가 정지되는 저레벨일 때, 제19도에 도시한 정보소거신호 발생회로 ERCO 내의 p 채널 MOSFET Q84가 OFF하고, n 채널 MOSFET Q85 가 ON한다. 제18도에 도시한 공통소오스선 CSO에 회로의 접지전위가 공급되어 터널 현상이 생기지 않게 되므로, 데이타블럭 DBO의 메모리셀군은 소거가 정지된다. 이 때, 데이타블럭 DBO에서 충전전류가 흐르므로, 제15도에 도시한 고전압 인가파형 EP와 충방전전류파형 IB 사이의 관계에 따른 소거개시시와 마찬가지로 지연시간후에 각 데이타블럭 DB의 메모리셀군은 소거가 정지된다.

이것에 의해 전체의 메모리셀 어레이는 소거시에 저감된 메모리셀 어레이에서의 충전 및 방전전류에 의해 전기적으로 소거할 수가 있다.

이 실시예에서는 외부에서의 고전압 Vpp를 인가하는 것에 의해 소거가 실행되지만, 본 발명은 이것에 한정되는 것은 아니다. 라이트 또는 소거시에 흐르는 전류가 작으면, 장치내의 전원전압 Vcc에서 바라는 고전압 Vpp를 발생시켜 라이트 또는 소거에 사용하여도 좋다. 또, 내부승압전원을 외부고전압 Vpp와 함께 사용하여도 좋다.

제17도 및 제18도에 도시한 실시예와 마찬가지인 불휘발성 기억장치의 다른 실시예를 설명한다. 메모리어레이로의 충전전류 및 메모리어레이로 부터의 반전전류를 저감하기 위하여 메모리셀 어레이는 앞의 실시에에서 기술한 데이타블럭 DB0∼DB7의 각각에서 제20도에 도시한 바와 같이 열방향에 배치된 메모리셀군의 k 메모리 서브블럭(k=2, 3,…)을 갖는다. 이 메모리어레이는 전체소거된다. 제20도에서 동일기호, 예를 들면 SB1로 표시한 8개의 서브블럭은 동일한 어드레스에 의해 지정되는 메모리셀군이다.

제21도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제21도에서, 예를 들면 제 1의 서브블럭 SB1에 속하는 메모리셀군은 데이타선 D1에 접속된 Q1∼Q4, Q13∼Q16, Q25∼Q28, Q37∼Q40 으로 되어 있다. 제21도에서는 각 데이타블럭 DB(DB0, DB1,…)의 데이타선 D (D1, D2, …)중의 하나에 접속된 메모리셀군을 분할된 서브블럭 SB(SB1, SB2, …, SBk)라고 하였지만, 각 데이타블럭 DB의 2개이상의 데이타선 D에 접속된 몇개의 메모리셀군을 서브블럭이라고 하여도 좋다. 제17도 및 제18도를 참조해서 기술한 바와 같이 각각의 서브블럭 SB는 제19도에 도시한 정보소거신호 발생회로 1ERC1∼1ERCK 에 각각 접속되어 있다. 제어회로 CONT로부터의 제어 신호와 지연회로 1DLY2, 1DLY3, …를 거쳐서 지연된 지연제어신호는 각각의 메모리서브블럭에 마련된 정보소거신호 발생회로 1ERC1, 1ERC2,… 1ERCK에 공급된다.

메모리 어레이의 일괄적인 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

제17도 및 제18도와 동일한 반도체 불휘발성 기억장치의 또 다른 실시예에 대해서 기술한다. 메모리어레이로의 충전전류 및 메모리 어레이로부터의 방전 전류를 저감하기 위하여 각각의 메모리블럭 DB1∼DB10은 제22도에 도시한 바와 같이 행방향으로 메모리셀군의 k(k=2, 3, …) 메모리서브블럭으로 분할되므로, 전체의 메모리 어레이를 소거할 수가 있다.

제23도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제23도에서, 예를 들면 제1의 서브블럭 SB1의 메모리셀군은 워드선 W1에 접속된 Q1, Q5, Q9, Q13, Q17, Q21, Q25, Q29, Q33, Q37, Q41, Q45로 되어 있다. 제23도에서는 각 데이타블럭 DB의 하나의 워드선 W에 접속된 메모리셀군을 분할된 서브블럭 SB라고 하였지만, 각 데이타블럭 DB의 2개 이상의 워드선 W에 접속된 몇개의 메모리셀군을 그렇게 불러도 좋다. 제17도 및 제18도에 도시한 실시예에서와 같이 각 분할된 서브블럭 SB는 제19도에 도시한 정보소거신호 발생 회로 ERC1∼ERCn에 접속된다. 제어회로 CONT에서의 제어신호와 지연회로 2DLY2, 2DLY3, …을 거쳐서 지연된 지연제어신호 2er1, 2er2, … 2erk는 각 메모리 서브블럭에 마련된 정보소거신호 발생회로 2ERC1, 2ERC2, …, 2ERCk 에 공급된다.

메모리 어레이의 일괄적인 전기적소거, 라이트 및 리드 동작은 제17도 및 제18도에 도시한 실시예에서와 마찬가지이다.

이 실시예에서는 동일한 워드선에 접속된 메모리셀이 동일한 메모리서브블럭에 속하므로, 제3도 내지 제5도를 참조해서 설명한 프로그램외란 시간 및 제6도를 참조해서 설명한 배선의 길이가 저감된다.

제17도 및 제18도와 동일한 반도체 불휘발성 기억장치의 또 다른 실시예에 대해서 기술한다. 메모리어레이로의 충전전류 및 메모리 어레이로부터의 방전전류를 저감하기 위하여 k(k=1, 2, …) 분할서브블럭 SB1∼SB32를 제24도에 도시한 데이타블럭 DB와는 다른 임의의 열방향으로 배치하여 전체의 메모리 어레이를 소거할 수 있다. 데이타블럭은 제20도 및 제21도의 실시예와 같은 방법으로 각각 분할되지만, 소거시의 전압은 다르게 인가된다.

제25도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제25도에서, 예를 들면 제1의 분할서브블럭 SB1의 메모리셀군은 데이타블럭 DBO의 데이타선 D1에 접속된 Q1∼Q4의 메모리셀로 되어있다. 제25도에서는 하나의 데이타선 D에 접속된 메모리셀군을 분할된 서브블럭 SB라고 하였지만, 2개 이상의 데이타선 D에 접속된 몇개의 메모리셀군을 서브블럭이라고 하여도 좋다. 제17도 및 제18도에 도시한 실시예에서와 같이 서브블럭 SB는 정보소거신호 발생회로 ERC01, ERC02, …, ERC7k 에 각각 접속되어 있다. 제어회로 CONT로 부터의 제어신호와 지연회로 DLY02, DLY31, …, DLY7k 를 거쳐서 지연된 지연제어신호 er02, er31, …,er7k 는 정보소거신호 발생회로 ERC01, ERC02,… , ERC7k에 공급된다.

메모리 어레이의 일괄적인 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

제17도 및 제18도와 동일한 반도체 불휘발성 기억장치의 또 다른 실시예에 대해서 기술한다. 메모리 어레이로의 충전전류 및 메모리 어레이로 부터의 방전전류를 저감하기 위하여 메모리블럭 DB1∼DB7은 제26도에 도시한 바와 같이 열방향으로 메모리셀군의 k(K=1, 2, …) 메모리서브블럭으로 분할되므로, 메모리 어레이의 일부 또는 전체를 소거할 수가 있다. 소거해야할 부분은 외부신호 AY에서의 컬럼어드레스신호 ay에 의해 지정된다.

제27도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제27도에서 동일 기호로 표시한 데이타선에 속하는 메모리셀, 예를 들면 Q1∼Q4, Q13∼Q16, Q25∼Q28, Q37∼Q40은 컬럼어드레스 신호 ay에 의해 선택되고, 소거된다. 이 때, 소거제어신호 3er01 만이 고레벨로 되고, 소거제어신호 3er02∼3er0k는 저레벨로 된다. 제15도에 도시한 바와 같이 3er01은 고전압 펄스를 발생하고 , 메모리셀 Q1∼Q4의 소거를 개시한다. 그 후, 지연회로 3DLY31을 통과한 제어신호가 메모리셀 Q13∼Q16의 소오스를 제어하는 정보소거신호 발생회로 3ERC31로 전달되어 메모리셀 Q13~Q16의 소거를 개시한다. 마찬가지로 메모리셀 Q25∼Q28, Q37∼Q40의 소거가 개시된다. 소거는 제15도와 마찬가지로 정지된다.

제27도에서, 분할된 서브블럭 SB를 하나의 데이타선 D에 접속된 메모리셀군으로써 처리하고, 제19도에 도시한 정보소거신호 발생회로 3ERC01∼3ERC7k 에 접속하였지만, 2개 이상의 데이타선 D에 접속된 몇 개의 메모리셀군으로써 분할서브블럭을 처리하여도 좋다.

이 구성에 의해 동일한 어드레스의 데이타선 D에 접속된 임의의 메모리셀군을 소거할 수가 있다. 즉, 메모리 어레이의 여러개의 다른 부분을 소거제어신호 3er01∼3er0k의 조합에 의해 소거할 수가 있다.

메모리 어레이의 일괄적인 전기적소거, 라이트 및 리드 동작은 제17도 및 제18도와 마찬가지이다.

제17도 및 제18도와 동일한 반도체 불휘발성 기억장치의 또 다른 실시예에 대해서 기술한다. 메모리 어레이로의 충전전류 및 메모리 어레이로 부터의 방전 전류를 저감하기 위하여 메모리블럭 DB는 제26도에 도시한 바와 같이 열방향으로 메모리셀군의 k(k=2, 3, …)메모리서브블럭으로 분할되므로, 하나 또는 다수의 데이타 블럭 DB0∼DB7을 소거할 수가 있다.

제28도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제28도에서 소거해야할 데이타블럭 DB는 어드레스 입력신호 ay에 의해 지정된다. 만약 데이타블럭 DBO이 소거되면, 소거제어신호 4er01 만이 고레벨로 되고, 소거 제어신호 4er11, 4er21, … , 4er71은 저레벨로 된다. 이 때, 각 분할서브블럭 SB의 메모리셀군은 데이타블럭 DBO의 데이타선 D1에 접속된 Q1∼Q4, 데이타선 D2에 접속된 Q5∼Q8 및 데이타선 Dm에 접속된 Q9∼Q12로 된다.

제28도에서, 하나의 데이타선 D에 접속된 메모리셀군을 분할된 서브블럭으로써 처리하고, 정보소거 신호 발생회로 ERC01∼ERC7k에 접속 하였지만, 2개 이상의 데이타선 D에 접속된 몇 개의 메모리셀군을 분할서브블럭 SB로써 처리하여도 좋다.

또, 제28도에서는 하나의 데이타블럭 DB가 소거되지만, 다수의 데이타블럭을 소거하여도 좋다. 이 구성에 의해 동일한 어드레스의 데이타선 D에 접속된 임의의 메모리셀군을 소거할 수가 있다. 즉, 메모리 어레이의 여러개의 다른 부분을 소거제어신호 4er11, 4er21, …, 4er71의 조합에 의해 소거할 수가 있다.

메모리 어레이의 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

제17도 및 제18도와 동일한 반도체 불휘발성 기어장치의 또 다른 실시예에 대해서 기술한다. 메모리 어레이로의 충전전류 및 메모리 어레이로 부터의 방전전류를 저감하기 위하여 분할된 메모리서브블럭 SB1∼SB10은 제22도에 도시한 바와 같이 행방향으로 배치되므로, 메모리 어레이의 일부 또는 전체를 소거할 수가 있다.

제29도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제29도에서 로우어드레스신호 ax에 의해 선택된 워드선 W에 속하는 메모리셀, 예를 들면 Q1, Q2, Q5, Q6, Q9, Q10, Q13, Q14, Q17, Q18, Q21, Q22, Q25, Q26, Q29, Q30, Q33, Q34, Q37, Q38, Q41, Q42, Q45, Q46은 선택되고, 소거된다. 이 때, 소거제어 신호 5er1 만이 고레벨로 되고, 소거제어신호 5ern-1은 저레벨로 된다. 이 경우, 각 분할서브블럭 SB의 메모리셀군은 게이트가 워드선 W1에 접속된 메모리셀군과 게이트가 워드선 W2에 접속된 메모리셀군으로 분할되고, 이들 2개의 블럭이 제15도와 같이 소거된다.

제29도에서, 하나의 워드선 W에 접속된 메모리셀군을 분할된 서브블럭으로써, 처리하고, 정보소거신호 발생회로 5ERC1∼5ERCk에 접속시키고, 소거해야할 범위를 2개의 워드선 W에 접속된 메모리셀군으로 하였지만, 분할된 서브블럭 및 소거해야할 범위는 이것에 한정되는 것은 아니고, 2개 이상의 워드선에 접속된 몇개의 메모리셀군을 분할된 서브블럭 및 소거해야할 범위로써 처리하여도 좋다.

이 구성에 의해 임의의 수의 워드선 W에 접속된 메모리셀군을 소거할 수가 있다. 즉, 메모리 어레이의 여러개의 다른 부분을 소거제어신호 5er1∼5ern-1의 조합에 의해 소거할 수가 있다.

메모리 어레이의 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

이 실시예에서는 동일한 워드선에 접속된 메모리셀이 동일한 메모리 서브블럭에 속하므로, 제3도 내지 제5도를 참조해서 설명한 프로그램외란 시간 및 제6도를 참조해서 설명한 배선의 길이가 저감된다.

분할블럭의 구성이 제17도 및 제18도에 도시한 바와 마찬가지이지만, 고전압이 다른 방법으로 인가되는 본 발명의 다른 실시예를 설명한다.

제30도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제30도에서, 제19도에 도시한 정보소거신호 발생회로 6ERC는 스위치신호 6er0∼6er7에 의해 ON으로 되는 MOSFET Q69∼Q72를 거쳐서 각 데이타블럭 DBO∼DB7의 메모리셀군에 접속된다. MOSFET Q69∼Q72의 임계전압은 소거전압 Vpp의 저하를 방지하기 위해서 낮은 값으로 선택되던가 또는 MOSFET Q69∼Q72는 p 채널 MOSFET로 구성된다.

소거시에, 정보소거신호 발생회로 6ERC의 입력신호 6er은 컬럼어드레스신호 ay에 의해 고레벨로 된다.

각 데이타블럭 DB의 메모리셀군의 소거시간은 제16도에 도시한 인가되는 고전압파형 EP와 충전 및 방전 전류파형 IB 사이의 관계에 따른 전단의 데이타블럭에서의 방전전류가 충분하게 저감되었을 때, 다음 단의 데이타블럭의 소거가 개시된다. 타이밍 제어회로 CONT는 이것을 만족하도록 소거신호 6ero∼6er7을 발생한다. 이 구성에 의해 전체의 메모리셀을 일괄적으로 소거할 수가 있다.

메모리 어레이의 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

분할블럭의 구성이 제20도 및 제21도에 도시한 바와 마찬가지이지만, 고전압이 다른 방법으로 인가되는 본 발명의 다른 실시예를 설명한다.

제31도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제31도에서, 제19도에 도시한 정보소거신호 발생회로 7ERC는 스위치신호 7er1∼7erk에 의해 ON으로 되는 MOSFET Q73∼Q75를 거쳐서 데이타선 D1∼Dm에 접속된 메모리셀군에 접속된다. MOSFET Q73∼Q75의 임계전압은 소거전압 Vpp의 저하를 방지하기 위해서 낮은 값으로 선택되던가 또는 MOSFET Q73∼Q75는 p 채널 MOSFET로 구성된다.

소거시에, 정보소거신호 발생회로 7ERC의 입력신호 7er은 고레벨로 된다. 타이밍제어회로 CONT는 소거해야할 메모리셀군을 지정하는 MOSFET Q73∼Q75의 게이트 입력신호로써 스위치신호 7erl∼7erk를 발생한다.

각 데이타선 D1∼Dm에 접속된 메모리셀군의 소거시간은 제16도에 도시한 인가되는 고전압파형 EP와 충전 및 방전전류파형 IB 사이의 관계에 따른 전단의 데이타블럭에서의 방전전류가 충분하게 저감되었을 때, 다음 단의 데이타블럭의 소거가 개시된다. 타이밍 제어회로 CONT는 이것을 만족하도록 소거신호 7er0∼7erk를 발생한다. 이 구성에 의해 임의의 수의 데이타선 D의 메모리셀군의 메모리셀을 소거할 수가 있다. 즉, 어드레스신호의 조합에 의해 메모리 어레이의 일괄소거를 포함하는 각종 데이타블럭 DB의 부분적인 소거를 실현할 수가 있다.

메모리 어레이의 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

분할블럭의 구성이 제22도 및 제23도에 도시한 바와 마찬가지이지만, 고전압이 다른 방법으로 인가되는 본 발명의 다른 실시예를 설명한다.

제32도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제32도에서, 제19도에 도시한 정보소거신호 발생회로 8ERC는 다음에 기술하는 스위치신호 8er1∼8erk에 의해 ON으로 되는 MOSFET Q76∼Q79를 거쳐서 워드선 W1∼Wn에 접속된 메모리셀군에 접속된다. MOSFET Q76∼Q79의 임계전압은 소거전압 Vpp 의 저하를 방지하기 위해서 낮은 값으로 선택되던가 또는 MOSFET Q76∼Q79는 p 채널 MOSFET로 구성된다. 소거시에, 정보소거신호 발생회로 8ERC의 입력신호 8er 은 고레벨로 된다. 타이밍제어회로 CONT는 소거되는 메모리셀군을 지정하는 MOSFET Q76∼Q79의 게이트 입력신호로써 스위치신호 8er1∼8erk를 발생한다.

각 워드선 W1∼Wn에 접속된 메모리셀군의 소거시간은 제16도에 도시한 인가되는 고전압파형 EP와 충전 및 방전전류파형 IB 사이의 관계에 따라 전단의 데이타블럭에서의 방전전류가 충분하게 저감되었을 때, 다음단의 데이타블럭의 소거가 개시된다. 타이밍 제어회로 CONT는 이것을 만족하도록 스위치신호 8er1∼8erk를 발생한다. 제17도 및 제30도와 마찬가지로 이 구성에 의해 임의의 수의 워드선 W의 메모리셀군의 메모리셀을 소거할 수가 있다. 즉, 어드레스신호의 조합에 의해 메모리 어레이의 일괄소거를 포함하는 각종 다른 데이타 블럭 DB의 부분적인 소거를 실현할 수가 있다.

메모리 어레이의 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

분할블럭의 구성이 제26도 및 제27도에 도시한 바와 마찬가지이지만, 고전압이 다른 방법으로 인가되는 본 발명의 다른 실시예를 설명한다.

제33도는 이 실시예의 반도체 불휘발성 기억장치의 메모리 어레이의 회로도이다.

제33도에서 메모리셀의 소오스에는 항상 회로의 접지 전위가 인가되고, 드레인의 데이타선측에서 소거를 실행한다. 각 데이타블럭의 데이타선 D1∼Dm의 공통 데이타선 CD는 소거제어신호 9er과 제어신호를 지연시켜서 발생된 지연제어신호 9er2∼9er7에 의해 ON 으로 되는 MOSFET Q80∼Q83을 거쳐서 제19도에 도시한 정보소거신호 발생회로 9ERC1∼9ERC7에 접속된다. MOSFET Q49∼Q60 및 MOSFET Q80∼Q83은 p채널 MOSFET로 구성된다.

소거시에, 정보소거신호 발생회로 9ERC1의 입력신호 9er은 고레벨로 된다. 로우디코더 XDCR은 모든 워드선을 접지전위등의 비선택레벨로 한다. 이때, 외부로부터의 컬럼어드레스신호 AY는 컬럼디코더 YDCR에 공급되므로, 소거해야할 메모리 어레이군의 선택신호를 지정하고, MOSFET Q49∼Q60 중의 적어도 하나를 선택하여 ON으로 한다.

각 데이타선 D1∼Dm에 접속된 메모리셀군의 소거시간은 제16도에 도시한 인가되는 고전압파형 EP와 충전 및 방전전류파형 IB사이의 관계에 따라 전단의 데이타블럭에서의 방전전류가 충분하게 저감되었을 때, 다음단의 데이타블럭의 소거가 개시된다. 타이밍제어 회로 CONT는 외부 또는 내부에서의 제어신호에 따라 소거해야할 메모리 어레이군의 선택신호를 발생한다. 이 구성에 의해 임의의 수의 데이타선 D에 접속된 메모리셀군의 메모리셀을 소거할 수가 있다. 즉, 어드레스 신호의 조합에 의해 메모리 어레이의 일괄소거를 포함하는 각종 데이타블럭 DB 의 부분적인 소거를 실현할 수가 있다.

메모리 어레이의 전기적소거, 라이트 및 리드동작은 제17도 및 제18도와 마찬가지이다.

상기 제17도 내지 제33도를 참조해서 기술한 실시예에 따르면, 전기적으로 소거가능한 반도체 불휘발성 기억장치의 메모리 어레이는 소거해야할 메모리 어레이 부분보다 작은 2개 이상의 블럭으로 분할되고, 이 분할된 블럭을 순차 전기적으로 소거하는 것에 의해 소거시의 메모리 어레이로의 충전 전류 및 메모리 어레이로 부터의 방전전류를 저감할 수 있다는 효과가 있다.

Claims (3)

1. 부유게이트 및 제어게이트와 제1및 제2반도체영역을 갖는 전계효과 트랜지스터로 이루어지는 메모리셀을 포함해서 이루어지는 반도체 불휘발성 기억장치에 있어서, 각각의 메모리블럭이 그의 각 메모리셀의 상기 제1반도체영역을 그의 공통소오스선에 접속한 여러개의 메모리셀로 이루어지는 여러개의 메모리블럭, 상기 여러개의 메모리블럭의 각 메모리블럭에 대응해서 마련된 여러개의 워드선, 상기 여러개의 메모리블럭중 외부단자에서 공급되는 어드레스신호에 의해 선택된 메모리블럭에 대응하는 워드선을 소정의 전위로 설정하는 디코더회로 및 상기 선택된 메모리블럭의 공통소오스선에 정보소거신호를 공급하는 정보 소거신호 발생회로를 구비하고, 상기 선택된 메모리블럭의 여러개의 메모리셀은 상기 디코더회로에 의해서 설정된 워드선의 상기 소정의 전위와 상기 정보소거신호의 전위차에 의해서 일괄소거가 실행되는 것을 특징으로 하는 반도체 불휘발성 기억장치.
2. 제1항에 있어서, 상기 여러개의 메모리블럭은 상기 디코더회로와 상기 정보소거신호 발생회로 사이에 배치되는 것을 특징으로 하는 반도체 불휘발성 기억장치.
3. 부유게이트 및 제어게이트와 제1 및 제2반도체영역을 갖는 전계효과 트랜지스터로 이루어지는 메모리셀을 포함해서 이루어지는 반도체 불휘발성 기억장치에 있어서, 각각의 메모리블럭이 그의 각 메모리셀의 상기 제1반도체영역을 그의 공통소오스선에 접속한 여러개의 메모리셀로 이루어지는 여러개의 메모리블럭, 상기 여러개의 메모리블럭의 각 메모리블럭에 대응해서 마련된 여러개의 워드선, 상기 여러개의 메모리블럭중 외부단자에서 공급되는 어드레스신호에 의해 선택된 메모리블럭에 대응하는 워드선을 소정의 전위로 설정하는 디코더회로 및 상기 선택된 메모리블럭의 공통소오스선에 정보소거신호를 공급하는 정보소거신호 발생회로를 구비하고, 상기 여러개의 메모리 블럭은 상기 디코더회로와 상기 정보소거신호 발생회로 사이에 배치되는 것을 특징으로 하는 반도체 불휘발성 기억장치.

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