KR100587874B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

Info

Publication number
KR100587874B1
KR100587874B1 KR1020010014859A KR20010014859A KR100587874B1 KR 100587874 B1 KR100587874 B1 KR 100587874B1 KR 1020010014859 A KR1020010014859 A KR 1020010014859A KR 20010014859 A KR20010014859 A KR 20010014859A KR 100587874 B1 KR100587874 B1 KR 100587874B1
Authority
KR
South Korea
Prior art keywords
input
memory cell
data
cell array
sense amplifiers
Prior art date
Application number
KR1020010014859A
Other languages
English (en)
Other versions
KR20020010453A (ko
Inventor
나카가와하루노부
오카야스시
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20020010453A publication Critical patent/KR20020010453A/ko
Application granted granted Critical
Publication of KR100587874B1 publication Critical patent/KR100587874B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Abstract

본 발명은 데이터 입출력 부분의 신호 라인에 대한 배선 저항 및 용량을 줄임으로써 고속 동작이 가능하게 되는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
반도체 기억 장치는 복수의 입출력 단자와, 상기 복수의 입출력 단자 각각에 대응하는 블럭으로 이루어지는 메모리 셀 배열과, 상기 블럭 각각에 대하여 복수 개 인접하여 설치되고, 상기 메모리 셀 배열의 데이터를 감지하는 센스 앰프와, 상기 복수의 센스 앰프에 대응하는 복수의 스위치와, 상기 복수의 센스 앰프를 상기 복수의 스위치를 통해 상기 복수의 입출력 단자 중 대응하는 하나에 접속하는 신호 배선을 포함하는 것을 특징으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래의 페이지 모드 메모리에 대한 구성을 도시한 도면.
도 2는 본 발명에 따른 반도체 기억 장치에 대한 구성을 도시한 도면.
도 3은 도 2의 구성을 플래시 메모리에 적용한 경우에 데이터 소거를 행하는 소거 단위를 도시한 도면.
도 4는 본 발명에 따른 반도체 기억 장치의 실시예를 도시한 도면.
도 5는 메모리 셀 배열 및 Y 선택 게이트에 대한 부분을 상세히 도시한 구성도.
도 6은 플래시 메모리에 있어서 복수의 블럭 단위로 데이터를 소거하는 구성을 도시한 블럭도.
도 7은 플래시 메모리에 있어서 복수의 블럭 단위로 데이터를 기록하는 구성을 도시한 블럭도.
도 8은 종래 기술의 기록시에 있어서의 각 신호의 타이밍을 도시한 차트도.
도 9는 본 발명에 따른 기록시에 있어서의 각 신호의 타이밍을 도시한 차트도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20 : 메모리 셀 배열
11, 21 : 입출력 버퍼
12, 22 : 센스 앰프
13, 23 : 스위치
14, 24 : 신호선
51 : 소거 회로
52 : 소거 제어 회로
53 : 어드레스 버퍼
본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 상세하게는 복수의 페이지에 대하여 고속으로 접근할 수 있는 페이지 모드 메모리에 관한 것이다.
메모리 셀 배열에 대하여 고속으로 데이터 판독/기록을 실현하는 메모리로서, 페이지 모드 메모리가 있다. 페이지 모드 메모리에서는, 복수의 페이지를 한번의 판독 동작으로 동시에 판독하여 센스 앰프에 기억시켜 두고, 외부로부터의 어드레스 지정에 의해 페이지를 선택함으로써 선택된 페이지의 데이터를 고속으로 판독할 수 있다. 한번에 판독한 복수의 페이지 이내라면, 페이지가 지정될 때마다 메모리 셀 배열에 접근하여 데이터를 판독하는 것이 아니라 센스 앰프로부터 데이터를 판독하기만 하는 동작으로 충분하다. 따라서, 어드레스 지정으로부터 데이터 판독까지의 시간이 단축되어 고속의 데이터 판독을 실현할 수 있다.
도 1은 종래의 페이지 모드 메모리에 대한 구성을 도시한다.
메모리 셀 배열(10)은 4개의 페이지 Page0으로부터 Page3으로 페이지 단위로 분할되고, 각 페이지내에서 각 입출력 단자에 대응하는 부분으로 더 분할되어 있다. 예컨대, 입출력 단자(I/O0)는 대응하는 입출력 버퍼(11) 및 센스 앰프(12)를 통해 각각의 페이지 내부의 대응하는 메모리 셀 배열 부분에 접속되어 있다. 다른 입출력 단자에 관해서도 마찬가지이며, 각각의 입출력 단자는 4개의 페이지 Page0 내지 Page3 모두에 접속되어 있다.
데이터 판독시에는 4개의 페이지 Page0 내지 Page3의 모든 데이터를 센스 앰프(12)에 호출해 두고, 선택된 페이지에 대응하는 스위치(13)를 온(ON)으로 함으로써 이 페이지의 데이터를 메모리 외부로 판독한다.
데이터 기록시에는 선택된 어드레스에 대응하는 모든 입출력 단자를 1단위로서 기록하고 싶은 데이터를 지정하여 기록 동작을 행한다.
도 1의 구성에서는, 입출력 버퍼(11)는 신호 라인(14)을 통해 대응하는 센스 앰프(12)에 접속되어 있다. 각 입출력 단자가 모든 페이지에 접속되어 있을 필요가 있기 때문에, 4개의 페이지 Page0 내지 Page3에 대응하는 메모리 셀 배열의 물리적 확장에 대응하여 신호 라인(14)은 긴 거리 연장되게 된다.
따라서, 신호 라인(14)의 배선 저항 및 용량이 커지고, 신호의 지연도 커져 버린다. 이에 따라 데이터 판독 기록 동작이 지연되어 메모리의 고속화를 방해하게 된다.
이상의 문제를 감안하여 이루어진 본 발명은 장치 입출력 부분에 대한 신호 라인의 배선 저항 및 용량을 줄임으로써 고속 동작이 가능하게 되는 반도체 기억 장치를 제공하는 것을 목적으로 한다.
청구범위 제1항의 발명에서는, 반도체 기억 장치는 복수의 입출력 단자와, 상기 복수의 입출력 단자 각각에 대응하는 블럭으로 이루어지는 메모리 셀 배열과, 상기 블럭의 각각에 대하여 복수 개 인접하여 설치되고, 상기 메모리 셀 배열의 데이터를 감지하는 센스 앰프와, 상기 복수의 센스 앰프에 대응하는 복수의 스위치와, 상기 복수의 센스 앰프를 상기 복수의 스위치를 통해 상기 복수의 입출력 단자 중 대응하는 하나에 접속하는 신호 배선을 포함하는 것을 특징으로 한다.
청구범위 제2항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치에 있어서, 입력 어드레스에 따라 상기 복수의 스위치 중 하나를 선택적으로 도통시킴으로써 상기 복수의 센스 앰프에 대응하는 복수 페이지에서 하나의 페이지를 선택하여 데이터를 판독하는 것을 특징으로 한다.
청구범위 제3항의 발명에서는, 청구범위 제1항에 기재된 반도체 기억 장치에 있어서, 상기 메모리 셀 배열은 플래시 메모리 셀을 포함하는 것을 특징으로 한다.
청구범위 제4항의 발명에서는, 청구범위 제3항에 기재된 반도체 기억 장치에 있어서, 상기 블럭의 복수 개를 통합하여 하나의 소거 단위로서 상기 메모리 셀 배열의 데이터 소거를 상기 소거 단위마다 순차적으로 실행하는 것을 특징으로 한다.
청구범위 제5항의 발명에서는, 반도체 기억 장치는 메모리 셀 배열로부터 복 수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지에 대한 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서, 하나의 입출력 단자에 대하여 상기 복수의 페이지에 대응하는 메모리 셀 영역이 상기 메모리 셀 배열내에서 서로 인접하여 배치되고, 상기 하나의 입출력 단자에 대하여 상기 복수의 센스 앰프가 서로 인접하여 배치되며, 상기 하나의 입출력 단자에 대하여 설치된 상기 복수의 센스 앰프를 상기 하나의 입출력 단자에 접속하는 배선을 포함하는 것을 특징으로 한다.
청구범위 제6항의 발명에서는, 청구범위 제5항에 기재된 반도체 기억 장치에 있어서, 상기 메모리 셀 배열은 플래시 메모리 셀을 포함하는 것을 특징으로 한다.
청구범위 제7항의 발명에서는, 청구범위 제6항에 기재된 반도체 기억 장치에 있어서, 복수의 입출력 단자에 대응하는 상기 메모리 셀 영역을 통합하여 하나의 소거 단위로서 상기 메모리 셀 배열의 데이터 소거를 상기 소거 단위마다 순차적으로 실행하는 것을 특징으로 한다.
청구범위 제8항의 발명에서는, 반도체 기억 장치는 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지의 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서, 하나의 입출력 단자에 대하여 상기 복수의 페이지에 대응하는 메모리 셀 영역이 상기 메모리 셀 배열내에서 서로 인접하여 배치되는 것을 특징으로 한다.
청구범위 제9항의 발명에서는, 반도체 기억 장치는 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선 택된 페이지의 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서, 하나의 입출력 단자에 대하여 상기 복수의 센스 앰프가 서로 인접하여 배치되고, 상기 하나의 입출력 단자에 대하여 설치된 상기 복수의 센스 앰프를 상기 하나의 입출력 단자에 접속하는 배선을 포함하는 것을 특징으로 한다.
상기 발명에서는, 메모리 셀 배열내의 각 입출력 단자에 대응한 블럭에만 입출력 단자를 접속하면 되기 때문에, 입출력 단자와 센스 앰프 사이의 데이터 전송을 위한 신호 배선은 블럭의 물리적인 확장에 대응한 배선 길이를 갖고 있으면 충분하다. 혹은 별도의 견해로써, 입출력 단자와 센스 앰프를 접속하는 신호 배선은 복수의 페이지에 대응하여 1조를 이루는 복수 개의 센스 앰프에만 접속되면 되기 때문에, 인접하여 배치되는 1조의 센스 앰프의 물리적인 확장에 대응한 배선 길이를 갖고 있으면 충분하다. 따라서, 본 발명의 반도체 기억 장치에 있어서는 장치 입출력 부분의 신호 라인의 배선 저항 및 용량을 줄일 수 있다.
또한, 청구범위 제10항의 발명에서는, 복수의 I/O 구성으로 이루어지는 전기적으로 재기록 가능한 불휘발성 메모리에 있어서, 복수의 I/O를 임의의 수마다 복수의 I/O군으로 분할할 수 있고, 워드 라인은 분할된 I/O군과 같은 수로 분할되며, 각각 워드 라인 드라이버를 가지며, 판독시에는 I/O분의 워드 라인이 모두 선택되고, I/O분의 데이터를 판독하며, 프로그램시에는 하나 혹은 복수의 I/O군분만큼의 워드 라인에 선택적으로 고전압이 인가되는 것을 특징으로 한다.
상기 발명에서는, 기록 동작시에 워드 라인으로의 고전압 인가에 따른 메모리 셀의 게이트에 관한 스트레스를 저감시켜 데이터의 신뢰성을 향상시킬 수 있다.
이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.
도 2는 본 발명에 따른 반도체 기억 장치에 대한 구성을 도시한 도면이다.
도 2의 반도체 기억 장치에서는, 메모리 셀 배열(20)은 대응하는 입출력 단자마다 블럭으로 분할되고, 각 블럭내에서 복수의 페이지로 더 분할되어 있다. 도 2의 예에서는, 페이지 수는 4이며, 각 블럭은 페이지 Page0 내지 Page3으로 분할되어 있다. 이하, 특별한 설명이 없는 한, 블럭이라고 한 경우에는, 각 입출력 단자에 대응한 블럭을 가리키는 것으로 한다.
예컨대, 입출력 단자(I/O0)는 대응하는 입출력 버퍼(21) 및 센스 앰프(22)를 통해 대응하는 블럭 내부의 모든 페이지 부분에 접속되어 있다. 다른 입출력 단자에 관해서도 마찬가지이며, 각각의 입출력 단자는 대응하는 블럭 내부의 4개의 페이지 Page0 내지 Page3 모두에 접속되어 있다.
데이터 판독시에는 4개의 페이지 Page0 내지 Page3의 모든 데이터를 센스 앰프(22)에 호출해 두고, 선택된 페이지에 대응하는 스위치(23)를 온(ON)으로 함으로써 이 페이지의 데이터를 메모리 외부로 판독한다.
도 2의 구성에서는, 신호 라인(24)은 메모리 셀 배열(20)의 각 입출력 단자에 대응한 블럭에만 입출력 단자를 접속하면 되기 때문에, 블럭의 물리적인 확장에 대응한 배선 길이를 갖고 있으면 충분하다. 즉, 도 1의 구성의 경우에 비해 대폭 배선 길이를 단축할 수 있고, 신호 라인의 배선 저항 및 용량을 줄일 수 있다. 따라서, 본 발명에 따른 반도체 기억 장치에서는, 장치 입출력 부분의 신호 라인의 배선 저항 및 용량을 줄임으로써 고속 동작이 가능하게 된다.
도 3은 도 2의 구성을 플래시 메모리에 적용한 경우에, 데이터 소거를 행하는 소거 단위를 도시한 도면이다.
도 1과 같은 종래 기술의 구성에서는, 페이지 단위로 소거를 행한다. 즉, 페이지 Page0 내지 Page3의 각 페이지를 순차적으로 1페이지씩 소거하여 4회의 소거 동작으로 모든 페이지를 소거한다. 이것에 대하여 도 2의 구성에서는, 4개의 블럭을 하나의 소거 단위로서 순차적으로 소거를 행하여, 4회의 소거 동작으로 모든 블럭을 소거한다. 이러한 소거 동작에 대해서는 이하에 상세히 설명한다.
도 4는 본 발명에 따른 반도체 기억 장치의 실시예를 도시한 도면이다. 또, 이하에 설명하는 실시예에서는 플래시 메모리를 예로서 설명하지만, 도 2에 도시된 신호 라인의 배선 등에 관해서는 특별히 플래시 메모리에 한정되는 것은 아니다. 또한, 도 4에 있어서, 도 2와 동일한 요소는 동일한 번호로 참조된다.
도 4에 있어서, 메모리 셀 배열(20)은 Y 선택 게이트(30)를 통해 센스 앰프(22)에 접속된다. 또한, 센스 앰프(22)는 스위치로서 기능하는 NMOS 트랜지스터(23)를 통해 입출력 버퍼(21)에 접속된다.
데이터 판독시에는 각 페이지내 지정된 어드레스의 데이터가 메모리 셀 배열(20)로부터 판독되어 센스 앰프(22)에 저장된다. 스위치 신호 PA0 내지 PA3 중 어느 하나를 하이(HIGH)로 함으로써 대응하는 NMOS 트랜지스터(23)를 도통시킨다. 이것에 의해, 4 페이지에 대응하여 4개로 1조를 이루는 센스 앰프(22) 중 하나를 선택하고, 선택된 센스 앰프(22)의 데이터를 입출력 버퍼(21)를 통해 장치 외부로 판독한다.
입출력 버퍼(21)와 센스 앰프(22)를 접속하는 신호 라인(24)은 4개의 페이지 Page0 내지 Page3에 대응하여 1조를 이루는 4개의 센스 앰프(22)에만 각 입출력 버퍼(21)를 접속하면 되기 때문에, 1조의 센스 앰프(22)의 물리적인 확장에 대응한 배선 길이를 갖고 있으면 충분하다. 즉, 장치 입출력 부분의 신호 라인의 배선 저항 및 용량을 줄임으로써 고속 동작이 가능하게 된다.
도 5는 메모리 셀 배열(20) 및 Y 선택 게이트(30)에 대한 부분을 상세히 도시한 구성도이다.
도 5에 있어서 메모리 셀 배열(20)은 메모리 셀(MC), 워드선(WL0∼WL512), 소스 라인(41) 및 비트선(42)을 포함한다. 워드선(WL0∼WL512) 중 1라인을 선택하여 활성화하면, 메모리 셀(MC)이 프로그램 상태인지 소거 상태인지에 따라 기억되어 있는 데이터가 비트선(42)에 나타난다. 즉, 메모리 셀(MC)이 소거 상태일 때에는 비트선(42)이 메모리 셀(MC)을 통해 소스 라인(41)에 접속되고, 비트선(42)의 전위가 접지 전압으로 낮아진다. 또한, 메모리 셀(MC)이 프로그램 상태일 때에는 비트선(42)은 소스 라인(41)에 접속되지 않고서 센스 앰프(22)에 의해 하이(HIGH) 상태로 상승된다.
이렇게 해서 비트선(42)에 나타난 데이터는 Y 선택 게이트(30)에 의해 하나가 선택된다. Y 선택 게이트(30)는 복수의 NMOS 트랜지스터(31)를 포함한다. NMOS 트랜지스터(31)의 게이트에는 어드레스 신호(YD0-0∼YD2-1)가 공급된다. 이 어드레스 신호를 설정함으로써 적당한 NMOS 트랜지스터(31)를 도통시키고, 복수의 비트선(42) 중 1라인을 선택하여 센스 앰프(22)에 접속한다.
데이터를 소거할 때에는 소스 라인(41)을, 예컨대 5 V의 고전위로 설정하고, 게이트 전압(워드선의 전위)을, 예컨대 -9 V 정도의 저 전위로 설정한다. 이것에 의해 메모리 셀(MC)의 데이터를 소거할 수 있다.
도 5에 도시되는 것은 하나의 센스 앰프(22)에 대응하는 하나의 페이지에 대한 구성으로서, 예컨대 전체가 4페이지로 이루어질 때에는 각 입출력 버퍼에 대하여 도 5의 구성이 4개 설치되게 된다.
도 6은 본 발명의 실시예인 플래시 메모리에 있어서 복수의 블럭 단위로 데이터를 소거하는 구성을 도시한 블럭도이다.
메모리 소거 제어에 있어서는, 도 6에 도시된 바와 같이, 메모리 셀 배열(20)은 4n개의 로컬 소거 블럭(B00∼Bn3)으로 구분하여 제어된다. 여기서 하나의 로컬 소거 블럭은 도 3에 도시되는 하나의 소거 단위에 대응한다.
어드레스 버퍼(53)는 소거하는 로컬 소거 블럭을 열 방향·행 방향으로 지정하는 어드레스를 유지하는 버퍼이다. 소거 제어 회로(52)는 어드레스 버퍼(53)의 어드레스가 지정하는 로컬 소거 블럭에 대한 소거 동작을 제어한다. 소거 회로(51)는 소거 제어 회로(52)의 제어를 기초로 로컬 소거 블럭에 대한 실제의 소거 동작을 실행한다. 또한, 센스 앰프 제어 회로(54)는 센스 앰프(22)의 동작을 제어하는 회로이며, 메모리 셀 배열(20)의 소거 동작에 직접 관계하게 되는 회로가 아니다.
각 로컬 소거 블럭은 I/O 블럭(각 I/O에 대응하는 도 2에 도시된 블럭)을 복수 개 포함하고 있고, 이들 복수에 대한 소거 동작이 1단위로서 실행된다. 플래시 메모리에 있어서는 소거 동작에 필요한 전압을 펌프 회로를 이용하여 메모리 장치 내부에서 생성하고 있다. 소거 대상인 메모리 셀 배열(20) 영역이 커지면, 소거 동작의 전류 소비량이 펌프의 용량을 초과하게 되므로, 펌프의 용량에 따른 소정의 크기를 1단위로 하여 소거 동작이 행해진다. 도 6의 예에서는, 이 소거 동작의 1단위가 로컬 소거 블럭이다.
데이터 소거시에는 로컬 소거 블럭을 하나씩 소거하여, 예컨대 로컬 소거 블럭(B00∼B03)을 일련의 소거 동작으로 소거한다. 즉, 로컬 소거 블럭(B00)을 최초로 소거하고, 다음에 열 방향의 어드레스를 하나 증가시켜 로컬 소거 블럭(B01)을 소거하며, 로컬 소거 블럭(B02)을 더 소거하고, 마지막으로 로컬 소거 블럭(Bn3)을 소거한다.
이와 같이 하여, 모든 입출력 단자(도 4의 I/O0 내지 I/O15)에 대응하는 데이터에 대하여 모든 페이지 Page0 내지 Page3을 소거할 수 있다.
데이터를 기록할 때에는 비트 라인을 대략 6 V의 고 전압으로 설정하고, 게이트 전압(워드선의 전위)을 대략 9 V의 고 전위로 설정한다.
종래의 기술에 있어서는, 도 1에 도시된 바와 같이 각 페이지 블럭에 각각 I/O가 존재하고 있기 때문에, 기록을 행할 때, 모든 페이지에 대하여 기록 동작을 행해야만 한다. 또한, 실제 기록 동작은 각 I/O마다 행해지므로, 모든 I/O의 기록이 종료될 때까지 각 페이지의 워드 라인은 선택 상태이면서 고 전압이 인가되어 있기 때문에, 메모리 셀의 게이트로 스트레스가 걸리기 때문에 데이터에 악영향을 미치게 한다. 도 8은 이 상태를 타이밍 차트로 도시한다. 기록 동작이 실행되고 있는 동안에는, PGMS 신호는 하이(HIGH)이다. 우선, 기록 상태를 조사하기 위해 검증(PGMV)이 실행된 후, 기록이 필요한 경우 실제로 기록(PGM)이 실행된다. 이 동안은 도면과 같이 워드 라인(WL)에는 고 전압이 인가되어 있다.
본 특허의 실시예인 도 7에 있어서는 소거 동작과 마찬가지로 로컬 블럭 단위 즉 복수의 I/O군을 1단위로 하여 기록 동작을 행한다. 또한, 각 로컬 블럭에는 워드 라인을 제어하는 드라이버(Xdec)가 구비되어 있으므로, 기록이 행해지고 있는 로컬 블럭, 예컨대 B00이 선택되어 있으면 이 워드 라인(WL0)에만 고전압을 인가하고, 그 밖의 로컬 블럭의 워드 라인(WL1, WL2, WL3)은 접지 전압(VSS)으로 하는 것이 가능해지며, 이에 따라 메모리 셀의 게이트에 대한 스트레스를 저감시킬 수 있다. 도 9는 이 상태를 타이밍 차트로 도시한다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 특허청구범위에 기재된 범위내에서 여러 가지 변형이 가능하다.
또, 본 발명은 이하에 부기하는 발명을 포함하는 것이다.
(부기 1) 복수의 입출력 단자와, 상기 복수의 입출력 단자 각각에 대응하는 블럭으로 이루어지는 메모리 셀 배열과, 상기 블럭의 각각에 대하여 복수 개 인접하여 설치되고, 상기 메모리 셀 배열의 데이터를 감지하는 센스 앰프와, 상기 복수의 센스 앰프에 대응하는 복수의 스위치와, 상기 복수의 센스 앰프를 상기 복수의 스위치를 통해 상기 복수의 입출력 단자 중 대응하는 하나에 접속하는 신호 배선을 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 입력 어드레스에 따라 상기 복수의 스위치 중 하나를 선택적으로 도통시킴으로써 상기 복수의 센스 앰프에 대응하는 복수 페이지에서 하나의 페이지를 선택하여 데이터를 판독하는 것을 특징으로 하는 부기 1에 기재된 반도체 기억 장치.
(부기 3) 상기 메모리 셀 배열은 플래시 메모리 셀을 포함하는 것을 특징으로 하는 부기 1에 기재된 반도체 기억 장치.
(부기 4) 상기 블럭 중 복수 개를 통합하여 하나의 소거 단위로서 상기 메모리 셀 배열의 데이터 소거를 상기 소거 단위마다 순차적으로 실행하는 것을 특징으로 하는 부기 3에 기재된 반도체 기억 장치.
(부기 5) 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지의 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서, 하나의 입출력 단자에 대하여 상기 복수의 페이지에 대응하는 메모리 셀 영역이 상기 메모리 셀 배열내에서 서로 인접하여 배치되고, 상기 하나의 입출력 단자에 대하여 상기 복수의 센스 앰프가 서로 인접하여 배치되며, 상기 하나의 입출력 단자에 대하여 설치된 상기 복수의 센스 앰프를 상기 하나의 입출력 단자에 접속하는 배선을 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 6) 상기 메모리 셀 배열은 플래시 메모리 셀을 포함하는 것을 특징으로 하는 부기 5에 기재된 반도체 기억 장치.
(부기 7) 복수의 입출력 단자에 대응하는 상기 메모리 셀 영역을 통합하여 하나의 소거 단위로서 상기 메모리 셀 배열의 데이터 소거를 상기 소거 단위마다 순차적으로 실행하는 것을 특징으로 하는 부기 6에 기재된 반도체 기억 장치.
(부기 8) 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지의 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서, 하나의 입출력 단자에 대하여 상기 복수의 페이지에 대응하는 메모리 셀 영역이 상기 메모리 셀 배열내에서 서로 인접하여 배치되는 것을 특징으로 하는 반도체 기억 장치.
(부기 9) 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지의 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서, 하나의 입출력 단자에 대하여 상기 복수의 센스 앰프가 서로 인접하여 배치되고, 상기 하나의 입출력 단자에 대하여 설치된 상기 복수의 센스 앰프를 상기 하나의 입출력 단자에 접속하는 배선을 포함하는 것을 특징으로 하는 반도체 기억 장치.
(부기 10) 복수의 I/O 구성으로 이루어지는 전기적으로 재기록 가능한 불휘발성 메모리에 있어서, 복수의 I/O를 임의의 수마다 복수의 I/O군으로 분할할 수 있고, 워드 라인은 분할된 I/O군과 같은 수로 분할되며, 각각 워드 라인 드라이버를 가지며, 판독시에는 I/O분의 워드 라인이 모두 선택되고, I/O분만큼의 데이터를 판독하며, 프로그램시에는 하나 혹은 복수의 I/O군분만큼의 워드 라인에 선택적으로 고 전압이 인가되는 것을 특징으로 하는 반도체 기억 장치.
(부기 11) 프로그램시에는 I/O 분 모두에 프로그램이 행해질 때까지 I/O군마다 프로그램을 행하는 것을 특징으로 하는 부기 10에 기재된 반도체 기억 장치.
(부기 12) 프로그램용 시퀀서를 가지며, I/O분만큼의 데이터를 프로그램할 에때는 시퀀서에 의해 내부에서 자동적으로 I/O군마다 연속하여 프로그램을 행하는 것을 특징으로 하는 부기 11에 기재된 반도체 기억 장치.
본 발명에서는, 메모리 셀 배열내의 각 입출력 단자에 대응한 블럭에만 입출력 단자를 접속하면 되기 때문에, 입출력 단자와 센스 앰프 사이의 데이터 전송을 위한 신호 배선은 블럭의 물리적인 확장에 대응한 배선 길이를 갖고 있으면 충분하다. 별도의 견해로써, 입출력 단자와 센스 앰프를 접속하는 신호 배선은 복수의 페이지에 대응하여 1조를 이루는 복수 개의 센스 앰프에만 접속되면 되기 때문에, 인접하여 배치되는 1조의 센스 앰프의 물리적인 확장에 대응한 배선 길이를 갖고 있으면 충분하다. 따라서, 본 발명의 반도체 기억 장치에 있어서는, 데이터 입출력 부분의 신호 라인의 배선 저항 및 용량을 줄임으로써 배선 저항 및 용량에 따른 데이터 신호의 필요없는 지연을 없앨 수 있게 되어 고속의 데이터 판독·기록 동작을 실현할 수 있다.
또한, 기록 동작시에 워드 라인으로의 고 전압 인가에 따른 메모리 셀의 게이트에 관한 스트레스를 저감시켜 데이터의 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 복수의 입출력 단자와;
    상기 복수의 입출력 단자 각각에 대응하는 블럭으로 이루어지는 메모리 셀 배열과;
    상기 블럭 각각에 대하여 복수 개 인접하여 설치되고, 상기 메모리 셀 배열의 데이터를 감지하는 센스 앰프와;
    상기 복수의 센스 앰프에 대응하는 복수의 스위치와;
    상기 복수의 센스 앰프를 상기 복수의 스위치를 통해 상기 복수의 입출력 단자 중 대응하는 하나에 접속하는 신호 배선을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 입력 어드레스에 따라 상기 복수의 스위치 중 하나를 선택적으로 도통시킴으로써 상기 복수의 센스 앰프에 대응하는 복수 페이지에서 하나의 페이지를 선택하여 데이터를 판독하는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 메모리 셀 배열은 플래시 메모리 셀을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 제3항에 있어서, 상기 블럭의 복수 개를 통합하여 하나의 소거 단위로서 상 기 메모리 셀 배열의 데이터 소거를 상기 소거 단위마다 순차적으로 실행하는 것을 특징으로 하는 반도체 기억 장치.
  5. 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지의 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서,
    하나의 입출력 단자에 대하여 상기 복수의 페이지에 대응하는 메모리 셀 영역이 상기 메모리 셀 배열내에서 서로 인접하여 배치되고,
    상기 하나의 입출력 단자에 대하여 상기 복수의 센스 앰프가 서로 인접하여 배치되며,
    상기 하나의 입출력 단자에 대하여 설치된 상기 복수의 센스 앰프를 상기 하나의 입출력 단자에 접속하는 배선을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 메모리 셀 배열은 플래시 메모리 셀을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 복수의 입출력 단자에 대응하는 상기 메모리 셀 영역을 통합하여 하나의 소거 단위로서 상기 메모리 셀 배열의 데이터 소거를 상기 소거 단위마다 순차적으로 실행하는 것을 특징으로 하는 반도체 기억 장치.
  8. 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지의 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서,
    하나의 입출력 단자에 대하여 상기 복수의 페이지에 대응하는 메모리 셀 영역이 상기 메모리 셀 배열내에서 서로 인접하여 배치되는 것을 특징으로 하는 반도체 기억 장치.
  9. 메모리 셀 배열로부터 복수의 페이지분만큼의 데이터를 동시에 판독하여 복수의 센스 앰프에 기억시키고 선택된 페이지에 대한 데이터를 선택된 센스 앰프로부터 판독하는 반도체 기억 장치로서,
    하나의 입출력 단자에 대하여 상기 복수의 센스 앰프가 서로 인접하여 배치되고,
    상기 하나의 입출력 단자에 대하여 설치된 상기 복수의 센스 앰프를 상기 하나의 입출력 단자에 접속하는 배선을 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 복수의 I/O 구성으로 이루어지는 전기적으로 재기록 가능한 불휘발성 메모리로서,
    복수의 I/O를 임의의 수마다 복수의 I/O군으로 분할할 수 있고, 워드 라인은 분할된 I/O군과 같은 수로 분할되며, 각각 워드 라인 드라이버를 가지며, 판독시에는 I/O분의 워드 라인이 모두 선택되고, I/O분만큼의 데이터를 판독하며, 프로그램시에는 하나 혹은 복수의 I/O군분만큼의 워드 라인에 선택적으로 고 전압이 인가되는 것을 특징으로 하는 반도체 기억 장치.
KR1020010014859A 2000-07-28 2001-03-22 반도체 기억 장치 KR100587874B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000-229690 2000-07-28
JP2000229690A JP4467728B2 (ja) 2000-07-28 2000-07-28 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20020010453A KR20020010453A (ko) 2002-02-04
KR100587874B1 true KR100587874B1 (ko) 2006-06-13

Family

ID=18722766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010014859A KR100587874B1 (ko) 2000-07-28 2001-03-22 반도체 기억 장치

Country Status (4)

Country Link
US (1) US6760271B2 (ko)
JP (1) JP4467728B2 (ko)
KR (1) KR100587874B1 (ko)
TW (1) TW594723B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4843336B2 (ja) * 2006-03-06 2011-12-21 株式会社東芝 不揮発性半導体記憶装置
KR20230010767A (ko) * 2021-03-29 2023-01-19 양쯔 메모리 테크놀로지스 씨오., 엘티디. 멀티 패스 프로그래밍에서의 네거티브 게이트 스트레스 동작 및 그 메모리 디바이스

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3448051B2 (ja) * 1990-03-31 2003-09-16 株式会社東芝 不揮発性半導体記憶装置
JP2696026B2 (ja) * 1991-11-21 1998-01-14 株式会社東芝 半導体記憶装置
US5280447A (en) * 1992-06-19 1994-01-18 Intel Corporation Floating gate nonvolatile memory with configurable erasure blocks
JP3078946B2 (ja) * 1993-03-11 2000-08-21 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 一括消去型不揮発性メモリの管理方法及び半導体ディスク装置
JP3531891B2 (ja) * 1996-01-26 2004-05-31 シャープ株式会社 半導体記憶装置
JPH10177797A (ja) * 1996-12-17 1998-06-30 Toshiba Corp 半導体記憶装置
JPH11203886A (ja) * 1998-01-13 1999-07-30 Mitsubishi Electric Corp 不揮発性メモリおよびそれを具備する半導体装置
JPH11339473A (ja) 1998-05-29 1999-12-10 Hitachi Ltd グローバルｉ／ｏ線の割り付け方法、及び半導体記憶装置、並びにデータ処理装置
US6320797B1 (en) * 1999-02-24 2001-11-20 Micron Technology, Inc. Method and circuit for regulating the output voltage from a charge pump circuit, and memory device using same
US6377502B1 (en) * 1999-05-10 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device that enables simultaneous read and write/erase operation
JP2001052495A (ja) * 1999-06-03 2001-02-23 Toshiba Corp 半導体メモリ
JP4138173B2 (ja) * 1999-08-26 2008-08-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置およびその消去方法

Also Published As

Publication number Publication date
US20020024870A1 (en) 2002-02-28
TW594723B (en) 2004-06-21
JP2002050188A (ja) 2002-02-15
KR20020010453A (ko) 2002-02-04
JP4467728B2 (ja) 2010-05-26
US6760271B2 (en) 2004-07-06

Similar Documents

Publication Publication Date Title
US6628563B1 (en) Flash memory array for multiple simultaneous operations
KR920018766A (ko) 불휘발성 반도체 기억장치
KR20030020949A (ko) 비-휘발성 메모리의 조향 게이트 및 비트 라인 세그먼트화
KR100367904B1 (ko) 메인 비트 라인과 서브 비트 라인을 갖는 반도체 기억 장치
KR940010110A (ko) 부트블록(Boot Block)형 또는 표준형 플래쉬 메모리장치에서 선택적으로 사용할 수 있는 전기적인 소거가 가능한 영속성 반도체 메모리장치
US6826081B2 (en) Nonvolatile semiconductor memory device, nonvolatile semiconductor memory device-integrated system, and defective block detecting method
KR100204721B1 (ko) 메모리블럭으로 분활된 메모리셀 어레이를 갖는 전기적 소거 가능한 반도체 불휘발성 기억장치
US6160738A (en) Nonvolatile semiconductor memory system
KR100300696B1 (ko) 반도체기억장치
KR100525794B1 (ko) 블록 수준 기록 시 판독 방법 및 장치
KR100276190B1 (ko) 반도체불휘발성기억장치
JP3099926B2 (ja) 不揮発性半導体記憶装置
JPH0869696A (ja) 半導体記憶装置
JP2504831B2 (ja) 不揮発性半導体記憶装置
KR100587874B1 (ko) 반도체 기억 장치
US5973961A (en) Divided bit line system for non-volatile memory devices
JPS628877B2 (ko)
JPH097364A (ja) 半導体記憶装置
JP4998534B2 (ja) 半導体記憶装置
WO2002099807A2 (en) Method and apparatus for boosting bitlines for low vcc read
JPH0376098A (ja) 半導体不揮発性記憶装置
JPH07114793A (ja) 半導体記憶装置
KR19990086530A (ko) 센스 앰프 구동 회로
JPS6221200B2 (ko)
JP3197858B2 (ja) 半導体メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130524

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150430

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee