JPH11203886A - 不揮発性メモリおよびそれを具備する半導体装置 - Google Patents

不揮発性メモリおよびそれを具備する半導体装置

Info

Publication number
JPH11203886A
JPH11203886A JP10005190A JP519098A JPH11203886A JP H11203886 A JPH11203886 A JP H11203886A JP 10005190 A JP10005190 A JP 10005190A JP 519098 A JP519098 A JP 519098A JP H11203886 A JPH11203886 A JP H11203886A
Authority
JP
Japan
Prior art keywords
memory
output
decoder
data
verify
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10005190A
Other languages
English (en)
Inventor
Nobuhiko Tanaka
信彦 田中
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10005190A priority Critical patent/JPH11203886A/ja
Priority to TW087108553A priority patent/TW388881B/zh
Priority to US09/089,765 priority patent/US6011720A/en
Priority to KR1019980037522A priority patent/KR100286188B1/ko
Publication of JPH11203886A publication Critical patent/JPH11203886A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

(57)【要約】 【課題】 従来のフラッシュメモリ１では、その外部デ
ータバス３を介して書き込んだデータを読み出し、これ
に基づいてベリファイチェックを行なっていた。そのた
め、ベリファイチェックの時間が外部データバス３のバ
ス幅により制限されてしまうという課題があった。 【解決手段】 フラッシュメモリ１内部において各ビッ
トライン毎にベリファイチェックを行なって、この総合
的なベリファイチェックの結果を完了判別回路２０から
テスタ２へ出力するようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はフラッシュメモリ
などのフローティングゲートを有するメモリトランジス
タからなる不揮発性メモリに係り、詳しくは、当該メモ
リトランジスタへデータを書き込む際に必要となる時間
を短縮するための改良に関するものである。
【０００２】
【従来の技術】図７は従来のフラッシュメモリおよび当
該フラッシュメモリにデータを書き込む際の回路接続を
示すブロック図である。図において、１はフラッシュメ
モリであり、２はフラッシュメモリ１にデータを書き込
むテスタであり、３はこれらを接続する外部データバス
である。４は複数のメモリトランジスタが配置されたフ
ラッシュメモリ本体であり、５は当該フラッシュメモリ
本体４と外部データバス３とを接続するデータポートで
あり、６は上記フラッシュメモリ本体４からデータポー
ト５に接続するメモリトランジスタを選択するアドレス
入力ポートである。７は上記外部データバス３に接続さ
れるテスタ側データポートであり、８はこのテスタ側デ
ータポート７から出力する書き込みデータを記憶する書
込みデータメモリであり、９はテスタ側データポート７
から入力された書き込みベリファイデータを記憶する読
取データメモリであり、１０はデータの書き込み／読み
出し先を選択するアドレス生成回路であり、１１はこれ
ら各部７，８，９，１０を制御して書込みデータメモリ
８に記憶されたデータをフラッシュメモリ本体４に記憶
させる書込み制御手段である。
【０００３】次に動作について説明する。テスタ２の書
込みデータメモリ８に所定のデータが記憶されると、書
込み制御手段１１はデータの書込みを開始する。具体的
には、アドレス生成回路１０から所定の書込み開始番地
を生成するとともに、テスタ側データポート７に当該ア
ドレスに書き込むデータをセットする。するとフラッシ
ュメモリ１は上記アドレスに対応したメモリトランジス
タを選択し、そのトランジスタのフローティングゲート
にデータポートに入力されたデータに応じた電荷注入を
行なう。
【０００４】次に所定のデータの書込みが終了すると、
書込み制御手段１１はアドレス生成回路１０からデータ
を書き込んだアドレスを再度出力する。これに応じてフ
ラッシュメモリ１は当該アドレスに対応したメモリトラ
ンジスタからデータを読み出し、これをデータポート５
から出力する。書込み制御手段１１はこのデータをテス
タ側データポート７を介して読取データメモリ９に記憶
する。その後、書込みデータメモリ８に記憶されたデー
タと当該読取データメモリ９に記憶されたデータを各ア
ドレス毎に比較し、ベリファイチェックを実行する。そ
の結果、全てのメモリトランジスタに適当にデータが記
憶されていたら書込みを終了し、一部のトランジスタに
おいてデータの書込み誤りがあったら、再度データ書込
みとベリファイチェックを繰り返す。なお、所定の回数
データの再書込みを行なっても適当にデータが記憶され
なければ当該フラッシュメモリ１は不良と判定する。
【０００５】
【発明が解決しようとする課題】従来の不揮発性メモリ
は以上のように構成されているので、当該不揮発性メモ
リにデータを書込もうとした場合、データポート５のバ
ス幅毎にテスタ２からデータを転送して書込みを行なう
とともに、当該バス幅毎にデータを読み出してからデー
タのベリファイチェックをしなければならず、データポ
ート５のバス幅によりデータの基本的な書込み時間が制
限されてしまい、近年の大容量メモリにおいてはその書
込みに必要なトータルの時間が極めて長くなっていると
いう課題がある。
【０００６】この発明は上記のような課題を解決するた
めになされたもので、不揮発性メモリへデータを書き込
む際に必要となる時間を短縮した不揮発性メモリおよび
それを具備する半導体装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係る不揮発性
メモリは、複数のメモリトランジスタが配置されたメモ
リセルと、当該メモリセル内において複数のメモリトラ
ンジスタに直接接続される複数のビットラインと、当該
複数のビットラインが接続され、アドレスに基づいて当
該複数のビットラインのうちの１つを選択するデコーダ
と、当該デコーダにより選択された１つのビットライン
を外部のバスラインに接続するＩ／Ｏドライバと、上記
メモリセルと当該Ｉ／Ｏドライバの間においてメモリト
ランジスタの出力を検出して、その出力に応じた論理レ
ベル信号を生成するセンスアンプとを有するものであ
り、特に、上記センスアンプを１つのＩ／Ｏドライバに
対して複数個ずつ設けるとともに、当該センスアンプの
出力が入力され、その出力レベルに基づいてメモリトラ
ンジスタに書き込んだレベルをチェックする複数のベリ
ファイ回路と、当該複数のベリファイ回路のチェック結
果が入力され、入力された全てのチェック結果が正常で
ある場合にベリファイ完了信号を出力する完了判別回路
とを設けたものである。
【０００８】この発明に係る不揮発性メモリは、デコー
ダを、当該複数のビットラインが接続され、アドレスに
基づいて当該複数のビットラインのうちの１つを選択す
る複数の第１デコーダと、当該複数の第１デコーダの出
力が入力され、アドレスに基づいて当該複数の第１デコ
ーダの出力のうちの１つを選択する第２デコーダとで構
成するとともに、上記センスアンプは、各第１デコーダ
と第２デコーダとの間に配設されているものである。
【０００９】この発明に係る不揮発性メモリは、完了判
別回路が、Ｉ／Ｏポートの８ビット単位あるいは１６ビ
ット単位ごとに設けられているものである。
【００１０】この発明に係る半導体装置は、複数のメモ
リトランジスタが配置されたメモリセルと、当該メモリ
セル内において複数のメモリトランジスタに直接接続さ
れる複数のビットラインと、当該複数のビットラインが
接続され、アドレスに基づいて当該複数のビットライン
のうちの１つを選択するデコーダと、当該デコーダによ
り選択された１つのビットラインを半導体装置の内部バ
スラインに接続するＩ／Ｏドライバと、上記メモリセル
と当該Ｉ／Ｏドライバの間においてメモリトランジスタ
の出力を検出して、その出力に応じた論理レベル信号を
生成するセンスアンプとを有する不揮発性メモリを具備
するものであり、特に、上記センスアンプを１つのＩ／
Ｏドライバに対して複数個ずつ設けるとともに、当該セ
ンスアンプの出力が入力され、その出力レベルに基づい
てメモリトランジスタに書き込んだレベルをチェックす
る複数のベリファイ回路と、当該複数のベリファイ回路
のチェック結果が入力され、入力された全てのチェック
結果が正常である場合にベリファイ完了信号を出力する
完了判別回路とを設けたものである。
【００１１】この発明に係る半導体装置は、デコーダ
を、当該複数のビットラインが接続され、アドレスに基
づいて当該複数のビットラインのうちの１つを選択する
複数の第１デコーダと、当該複数の第１デコーダの出力
が入力され、アドレスに基づいて当該複数の第１デコー
ダの出力のうちの１つを選択する第２デコーダとで構成
するとともに、上記センスアンプは、各第１デコーダと
第２デコーダとの間に配設されているものである。
【００１２】この発明に係る半導体装置は、完了判別回
路が、Ｉ／Ｏポートの８ビット単位あるいは１６ビット
単位ごとに設けられているものである。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるフ
ラッシュメモリを示すブロック図である。図において、
５は外部データバスに接続されるデータポートであり、
２２はそれぞれ当該外部データバスの各バスラインに接
続されるＩ／Ｏドライバであり、１６はそれぞれメモリ
トランジスタであり、１２はそれぞれ各Ｉ／Ｏドライバ
２２毎の複数のメモリトランジスタ１６のまとまりであ
るメモリセルであり、１３はそれぞれ各メモリセル１２
毎に複数本ずつ設けられたビットラインであり、２１は
それぞれ当該各メモリセル１２毎に設けられ、フラッシ
ュメモリに入力されたアドレスに応じて上記複数のビッ
トライン１３のうちから１つを選択してＩ／Ｏドライバ
２２に接続するデコーダであり、１７はそれぞれフラッ
シュメモリに入力されたアドレスに応じてビットライン
１３に接続されるメモリトランジスタ１６を選択するワ
ード線デコーダであり、１４はそれぞれ当該ワード線デ
コーダ１７によりメモリトランジスタ１６を選択する際
に使用するワードラインであり、１５はそれぞれメモリ
トランジスタ１６に接続されたソースラインである。
【００１４】また、１８はそれぞれメモリセル１２とデ
コーダ２１との間における各ビットライン１３毎に設け
られ、当該ビットライン１３に接続されたメモリトラン
ジスタ１６の出力を検出して、その出力に応じた論理レ
ベル信号を生成するセンスアンプであり、１９はそれぞ
れセンスアンプ１８とデコーダ２１との間においてビッ
トライン１３の論理レベルをチェックするベリファイ回
路であり、２０は全てのベリファイ回路１９のチェック
結果が入力され、入力された全てのチェック結果が正常
である場合にベリファイ完了信号を出力する完了判別回
路である。
【００１５】図２はこの発明の実施の形態１によるフラ
ッシュメモリおよび当該フラッシュメモリにデータを書
き込む際の回路接続を示すブロック図である。図におい
て、１はフラッシュメモリであり、２はフラッシュメモ
リ１にデータを書き込むテスタであり、３はこれらを接
続する外部データバス（外部バスライン）である。４は
複数のメモリセル１２などからなるフラッシュメモリ本
体であり、５は当該フラッシュメモリ本体４と外部デー
タバス３とを接続するデータポートであり、６は上記デ
コーダ２１およびワード線デコーダ１７を有し、入力さ
れたアドレスに対応したメモリトランジスタ１６を選択
するアドレス入力ポートである。７は上記外部データバ
ス３に接続されるテスタ側データポートであり、８はこ
のテスタ側データポート７から出力する書き込みデータ
を記憶する書込みデータメモリであり、１０はデータの
書き込み／読み出し先を選択するアドレス生成回路であ
り、１１は上記ベリファイ完了信号が入力されるととも
に、これら各部７，８，１０を制御して書込みデータメ
モリ８に記憶されたデータをフラッシュメモリ本体４に
記憶させる書込み制御手段である。
【００１６】次にフラッシュメモリ１へのデータ書込み
動作について説明する。データ書込み動作は大きくわけ
て、メモリ消去工程、消去ベリファイチェック工程、デ
ータ書込み工程、書込みデータベリファイチェック工程
からなり、各ベリファイチェック工程で不良番地がある
と再度消去／書込み工程を実施する。また、所定の回数
再消去／再書込みをしても完了しなければ不良メモリと
判断して終了する。以下、工程の順番に従って説明す
る。
【００１７】メモリ消去工程では、テスタの書込み制御
手段１１からデータ消去命令が出力されると、フラッシ
ュメモリ１が独自にフラッシュメモリ本体４の記憶内容
を消去する。具体的には、ワード線デコーダ１７に接続
されたワードライン１４に正の電圧を印加するととも
に、フラッシュメモリ本体４の基盤（ウェル）やソース
ライン１５に負の電圧を印加する。これにより、基盤や
ソースライン１５とワードライン１４との間に電位差が
生じ、これらの間に配設されたフローティングゲートに
は基盤側からトンネル現象によって電子が注入される。
この動作を各ワードライン１４に対して行なうことでメ
モリデータの消去を行なう。
【００１８】消去ベリファイチェック工程では、各ワー
ドライン１４毎にそれに接続された全てのメモリトラン
ジスタ１６の記憶データをチェックする。この場合、異
常がなければ、全てのビットライン１３に設けられたセ
ンスアンプ１８からはハイレベルの信号が出力される。
各ベリファイ回路１９はセンスアンプ１８の出力がハイ
レベルである場合には正常であるとしてハイレベルの信
号を出力し、完了判別回路２０は全てのベリファイチェ
ック結果がハイレベルであると、それを記憶し、書込み
制御手段１１の要求に応じてローレベルのベリファイ完
了信号を出力する。
【００１９】そして、この消去ベリファイ結果が正常で
ある場合には、書込み制御手段１１はデータ書込み工程
に移行する。逆に、消去ベリファイ結果が異常である場
合には、消去工程および消去ベリファイチェック工程を
所定回数繰り返し、それでも正常とならなければ書込み
処理を中断して終了する。
【００２０】データ書込み工程では、各メモリトランジ
スタ１６をローレベルに書き込む。具体的には、ワード
ライン１４に負の電圧を印加するとともに、書込み対象
となるメモリトランジスタ１６のビットライン１３に正
の電圧を印加する。これにより、フローティングゲート
に注入されていた電子がトンネル現象により吸引され
る。この動作を各メモリトランジスタ１６毎に行なうこ
とでデータの書込みを行なう。
【００２１】書込みベリファイチェック工程では、各ワ
ードライン１４毎にそれに接続された全てのメモリトラ
ンジスタ１６の記憶データをチェックする。この場合、
異常がなければ、全てのビットライン１３に設けられた
センスアンプ１８からはローレベルの信号が出力され
る。各ベリファイ回路１９はセンスアンプ１８の出力が
ハイレベルである場合には正常であるとしてハイレベル
の信号を出力し、完了判別回路２０は全てのベリファイ
チェック結果がハイレベルであるとそれを記憶し、書込
み制御手段１１の要求に応じてローレベルのベリファイ
完了信号を出力する。
【００２２】逆に、書込みが適当になされなかった場合
には、その異常のあるビットライン１３に接続されたセ
ンスアンプ１８からはハイレベル信号が出力され、それ
に対応するベリファイ回路１９からはローレベルの信号
が出力され、完了判別回路２０はローレベルを記憶し
て、書込み制御手段１１の要求に応じてハイレベルのベ
リファイ完了信号を出力する。
【００２３】そして、この書込みベリファイ結果が正常
である場合には、書込み制御手段１１はデータ書込みを
終了する。逆に、書込みベリファイ結果が異常である場
合には、データ書込み工程および書込みベリファイチェ
ック工程を所定回数繰り返し、それでも正常とならなけ
れば書込み処理を中断して終了する。
【００２４】以上のように、この実施の形態１によれ
ば、各ビットライン１３毎にセンスアンプ１８およびベ
リファイ回路１９を設け、これらにより検出された各ビ
ットライン１３のベリファイチェックの結果をまとめて
完了判別回路２０から出力するように構成したので、フ
ラッシュメモリ１に接続される外部データバス３の幅に
制約されることなく、当該バス幅よりも大きな単位ごと
にベリファイチェックを行なって、その結果をテスタに
出力することができる。
【００２５】従って、従来のようにデータを外部データ
バス３から読み出してテスタ２においてベリファイチェ
ックを実行していた場合に比べて当該ベリファイチェッ
クに必要とされる時間が短縮され、フラッシュメモリ１
にデータを書き込む際に、各ベリファイチェックの時間
を短縮することができ、データ書込みに必要となるトー
タルの時間も短縮される。
【００２６】実施の形態２．図３は実施の形態２による
フラッシュメモリの各ビットライン１３から完了判別回
路２０までの構成を示す回路図である。図において、１
８ａはビットライン１３がソース電極に接続されるとと
もに当該ビットライン１３からデータを読み出す際にゲ
ート電極にハイレベルのセレクト信号が入力されるセレ
クトトランジスタであり、１８ｂは当該セレクトトラン
ジスタ１８ａのドレイン電極と高圧側電源との間に配設
されたセンスアンプ用プルアップ抵抗であり、１８ｃ，
１８ｄは当該ドレイン電極の電圧を増幅して出力する反
転バッファである。
【００２７】１９ａ、１９ｅはそれぞれ消去ベリファイ
チェック工程では開状態、書込みベリファイチェック工
程では閉状態となるベリファイ用スイッチであり、１９
ｂ，１９ｇはそれぞれ消去ベリファイチェック工程では
閉状態、書き込みベリファイチェック工程では開状態と
なるベリファイ用スイッチであり、１９ｃ，１９ｄはそ
れぞれセンスアンプ１８の出力レベルを反転させるイン
バータであり、１９ｆは一方のインバータ１９ｄの出力
を反転させて出力する入力ラッチ用反転論理和回路であ
り、１９ｇは当該入力ラッチ用反転論理和回路１９ｆの
出力を入力にフィードバックする入力ラッチ用インバー
タである。１９ｎ，１９ｏはそれぞれ入力ラッチ用反転
論理和回路１９ｆと入力ラッチ用インバータ１９ｇとか
らなるラッチ回路の入力を制御するスイッチであり、こ
のスイッチ１９ｎ，１９ｏはスイッチ１９ｎが開状態の
時にはスイッチ１９ｏは閉状態となって現状態を保持
し、スイッチ１９ｎが閉状態の時にはスイッチ１９ｏは
開状態となって上記ラッチ回路を遷移状態に制御する。
１９ｈは上記一方のベリファイ用スイッチ１９ａの出力
と当該入力ラッチ用反転論理和回路１９ｆの出力とが入
力されるベリファイ用反転論理積回路であり、１９ｉは
所定のベリファイチェックタイミングにおいて閉じる第
３スイッチであり、１９ｊはこの第３スイッチ１９ｉの
出力が一方に入力されるベリファイ用反転入力論理積回
路であり、１９ｋ，１９ｌはそれぞれ互いの出力が入力
されるとともに上記第３スイッチ１９ｉの出力に接続さ
れたベリファイ用インバータであり、１９ｐは第３スイ
ッチ１９ｉが閉状態の時には閉状態となって現状態を保
持するスイッチであり、１９ｍはベリファイ用反転入力
論理積回路１９ｊの出力がハイレベルのときにローレベ
ルを出力する出力トランジスタである。
【００２８】２０ｂは複数のベリファイ回路１９の出力
信号がワイヤードオア入力される判定回路入力用インバ
ータであり、２０ｃは当該判定回路入力用インバータ２
０ｂの出力に応じてスイッチングする帰還用トランジス
タであり、２０ａは判定回路入力用インバータ２０ｂの
入力をハイレベルにリセットする判定リセット用トラン
ジスタであり、２０ｄは判定回路入力用インバータ２０
ｂの出力を反転させる判定回路第２インバータであり、
２０ｆは当該判定回路第２インバータ２０ｄの出力を反
転して出力する反転入力論理積回路であり、２０ｇはこ
の反転入力論理積回路２０ｆの出力を入力に帰還させる
判定回路用帰還インバータである。２０ｅ，２０ｈはそ
れぞれ反転入力論理積回路２０ｆと判定回路用帰還イン
バータ２０ｇとからなる判定回路用ラッチ回路の入力を
制御するスイッチであり、スイッチ２０ｅが開状態の時
にはスイッチ２０ｈは閉状態となって現状態を保持す
る。これ以外は実施の形態１と同様であるので同一の符
号を付して説明を省略する。
【００２９】次に動作について説明する。消去ベリファ
イチェック工程では、正常であればビットライン１３に
はハイレベル信号が出力される。従って、セレクトトラ
ンジスタ１８ａにハイレベルのセレクト信号を入力する
とセンスアンプ１８の出力はハイレベルとなる。そし
て、当該工程においてはベリファイ回路１９の２つのベ
リファイ用スイッチ１９ａ，１９ｅは開状態となるの
で、入力ラッチ用反転論理和回路１９ｆからはローレベ
ルの信号が出力され、ベリファイ用反転論理積回路１９
ｈにはベリファイ用スイッチ１９ｂが閉状態にあるため
ハイレベル信号と入力ラッチ用反転論理和回路１９ｆか
らのローレベル信号とが入力される。更に、このベリフ
ァイ用反転論理積回路１９ｈの出力を所定のタイミング
にてベリファイ用反転入力論理積回路１９ｊに入力する
と、当該ベリファイ用反転入力論理積回路１９ｊからは
ローレベル信号が出力され、出力トランジスタ１９ｍは
ハイインピーダンス出力状態となる。従って、判定リセ
ット用トランジスタ２０ａが当該ベリファイチェック工
程の前に判定回路入力用インバータ２０ｂの入力をハイ
レベルにセットした状態が維持され、判定回路入力用イ
ンバータ２０ｂからはハイレベルが出力される。その結
果、反転入力論理積回路２０ｆからはローレベルのベリ
ファイ完了信号が出力される。
【００３０】逆に、この完了判別回路２０により判定を
行なうビットライン１３のうちに１つでもローレベルの
信号を出力する場合には、センスアンプ１８の出力もロ
ーレベル、ベリファイ用反転論理積回路１９ｈの出力も
ローレベルとなって、ベリファイ用反転入力論理積回路
１９ｊの出力がハイレベルとなって出力トランジスタ１
９ｍの少なくとも１つがオン状態となってしまう。その
結果、判定回路入力用インバータ２０ｂの入力はローレ
ベルとなって、ベリファイ用反転入力論理積回路１９ｊ
からはハイレベルのベリファイ完了信号が出力される。
【００３１】書込みベリファイチェック工程では、正常
であればビットライン１３にはローレベル信号が出力さ
れる。従って、セレクトトランジスタ１８ａにハイレベ
ルのセレクト信号を入力するとセンスアンプ１８の出力
はローレベルとなる。そして、当該工程においてはベリ
ファイ回路１９の２つのベリファイ用スイッチ１９ａ，
１９ｅは閉状態となるので、入力ラッチ用反転論理和回
路１９ｆからはローレベルの信号が出力され、ベリファ
イ用反転論理積回路１９ｈにはセンスアンプ１８のロー
レベルの信号と入力ラッチ用反転論理和回路１９ｆから
のローレベルの信号とが入力される。更に、このベリフ
ァイ用反転論理積回路１９ｈの出力を所定のタイミング
にてベリファイ用反転入力論理積回路１９ｊに入力する
と、当該ベリファイ用反転入力論理積回路１９ｊからは
ローレベル信号が出力され、出力トランジスタ１９ｍは
ハイインピーダンス出力状態となる。従って、判定リセ
ット用トランジスタ２０ａが当該ベリファイチェック工
程の前に判定回路入力用インバータ２０ｂの入力をハイ
レベルにセットした状態が維持され、判定回路入力用イ
ンバータ２０ｂからはローレベルが出力される。その結
果、反転入力論理積回路２０ｆからはローレベルのベリ
ファイ完了信号が出力される。
【００３２】逆に、この完了判別回路２０により判定を
行なうビットライン１３のうちに１つでもハイレベルの
信号を出力する場合には、センスアンプ１８の出力もハ
イレベル、ベリファイ用反転論理積回路１９ｈの出力も
ローレベルとなって、ベリファイ用反転入力論理積回路
１９ｊの出力がハイレベルとなって出力トランジスタ１
９ｍの少なくとも１つがオン状態となってしまう。その
結果、判定回路入力用インバータ２０ｂの入力はローレ
ベルとなって、反転入力論理積回路２０ｆからはハイレ
ベルのベリファイ完了信号が出力される。
【００３３】以上のように、この実施の形態２によれ
ば、以上があればローレベルとなるように複数のベリフ
ァイ回路１９と完了判別回路２０とをワイヤードオアに
て接続しているので、複数のビットライン１３のベリフ
ァイチェック結果の内の１つにでも以上があればハイレ
ベルのベリファイ完了信号を出力することができ、実施
の形態１と同様の作用効果を奏することができる。
【００３４】実施の形態３．図４はこの発明の実施の形
態３によるフラッシュメモリを示すブロック図である。
図において、２３はそれぞれ複数のビットライン１３が
接続され、アドレスに基づいて当該複数のビットライン
１３のうちの１つを選択する第１デコーダであり、２４
は当該複数の第１デコーダ２３の出力が入力され、アド
レスに基づいて当該複数の第１デコーダ２３の出力のう
ちの１つを選択する第２デコーダであり、センスアンプ
１８は、各第１デコーダ２３毎に第２デコーダ２４との
間に配設されている。また、３１はそれぞれ各ビットラ
イン１３毎に設けられ、各ビットライン１３に書込みデ
ータを記憶するページデータラッチである。これ以外は
実施の形態２と同様の構成であるので同一の符号を付し
て説明を省略する。
【００３５】次に動作について説明する。データ書込み
工程では、まず、各Ｉ／Ｏドライバ２２を介して各ペー
ジデータラッチ３１に連続的に順次データを書き込む。
そして、全てのページデータラッチ３１にデータが書き
込まれたら、所定のワードライン１４を選択して当該ワ
ードライン１４に接続された全てのメモリトランジスタ
１６にデータを書き込む。これ以外の動作は実施の形態
１と同様であるので説明を省略する。
【００３６】以上のように、この実施の形態３によれ
ば、データ書込み時に全てのビットライン１３の書込み
データを連続的に順次書き込んだ後、それを一括して所
定のワードライン１４に接続された全てのメモリトラン
ジスタ１６に書き込むように構成したので、外部データ
バス３毎に同期をとってデータを書き込む場合に比べて
データ書き込みに付随する同期制御動作を削減すること
ができるので、データの書込み時間を削減することがで
きる。従って、実施の形態１よりも早くデータ書込み工
程を完了させることができ、その結果、データ書込みに
必要となるトータルの時間を短縮することができる。
【００３７】また、この実施の形態３によれば、当該複
数のビットライン１３が接続され、アドレスに基づいて
当該複数のビットライン１３のうちの１つを選択する複
数の第１デコーダ２３と、当該複数の第１デコーダ２３
の出力が入力され、アドレスに基づいて当該複数の第１
デコーダ２３の出力のうちの１つを選択する第２デコー
ダ２４とでデコーダを構成するとともに、センスアンプ
１８を各第１デコーダ２３と第２デコーダ２４との間に
配設させているので、センスアンプ１８の配設数を削減
しつつ、従来よりも大きい単位毎に効率良くベリファイ
チェックを行なうことができる。
【００３８】実施の形態４．図５はこの発明の実施の形
態４によるフラッシュメモリを示すブロック図である。
図において、２５はそれぞれ８ビット分のメモリセル１
２からなる８ビットメモリバンクであり、２６はそれぞ
れ８ビット分のＩ／Ｏドライバ２２からなる８ビットデ
ータポートであり、３２は８ビットメモリバンク２５ご
とに設けられたバンク完了判別回路（８ビット単位に設
けられた完了判別回路）である。各部の詳細な構成は実
施の形態１と同様であるので説明を省略する。
【００３９】次に動作について説明する。まず、最初の
８ビットデータポート２６にテスタ２を接続して、当該
８ビットデータポート２６に対応する８ビットメモリバ
ンク２５についてデータの書込み動作を行なう。そし
て、当該最初の８ビットメモリバンク２５において不良
番地がなければ、次の８ビットデータポート２６にテス
タ２を接続して、当該８ビットデータポート２６に対応
する８ビットメモリバンク２５についてデータの書込み
動作を行なう。この操作を繰り返すことにより、８ビッ
ト以上の外部バス幅を有するフラッシュメモリ１に対し
ても既存の８ビットのテスタを用いてベリファイチェッ
クを効率良く実施することができる。
【００４０】以上のように、この実施の形態４によれ
ば、完了判別回路２０をＩ／Ｏドライバ２２の８ビット
単位ごとに設けているので、例えば外部データバス３の
バス幅が３２ビット以上の単位であっても、既存の８ビ
ットのテスタにより書き込みおよびベリファイチェック
を行なうことができる。また、これは１６ビット単位毎
に完了判別回路２０を設けても同様の効果を奏すること
はいうまでもない。
【００４１】実施の形態５．図６はこの発明の実施の形
態５によるフラッシュメモリを具備するマイクロコンピ
ュータ半導体装置を示すブロック図である。図におい
て、２７は当該マイクロコンピュータ半導体装置であ
り、２８は中央処理装置であり、３０は外部データバス
３と所定のバス幅でデータ交換を行なう外部Ｉ／Ｆポー
トであり、２９はこれら各部の間を上記外部データバス
３のバス幅の２倍以上のバス幅で接続する内部データバ
ス（内部バスライン）であり、１はＩ／Ｏドライバ２２
が当該内部データバス２９に接続されたフラッシュメモ
リである。フラッシュメモリ１の内部構成は実施の形態
１と同様であるので説明を省略する。
【００４２】次に動作について説明する。データ書込み
工程においては、当該半導体装置は外部データバス３の
バス幅毎にデータの書込みが行なわれ、書込みベリファ
イチェック工程では、多くとも内部データバス２９のバ
ス幅毎のデータの書込みがなされた毎に行なわれる。こ
れ以外の動作は実施の形態１と同様であるので説明を省
略する。
【００４３】以上のように、この実施の形態５によれ
ば、実施の形態１と同様に、フラッシュメモリ１では内
部データバス２９のバス幅よりも大きな単位ごとにベリ
ファイチェックを行なってその結果をテスタ２に出力す
ることができるので、従来のようにデータを外部データ
バス３から読み出してテスタ２においてベリファイチェ
ックを実行していた場合に比べて当該ベリファイチェッ
クに必要とされる時間が短縮され、フラッシュメモリ１
にデータを書き込む際に、各ベリファイチェックの時間
を短縮することができ、データ書込みに必要となるトー
タルの時間を短縮することができる。
【００４４】実施の形態６．この発明の実施の形態６に
よるフラッシュメモリを具備するマイクロコンピュータ
半導体装置は、フラッシュメモリとして図４に示すもの
を使用した以外は実施の形態５と同様であるので説明を
省略する。
【００４５】そして、この実施の形態６では、実施の形
態１に対する実施の形態３のように、データ書込み時に
全てのビットライン１３の書込みデータを連続的に順次
書き込んだ後、それを一括して所定のワードライン１４
に接続された全てのメモリトランジスタ１６に書き込む
ことができるので、データ書き込みに付随する同期制御
動作を削減して高速に書込みを行なうことができる。そ
の結果、データ書込みに必要となるトータルの時間を短
縮することができる。
【００４６】また、センスアンプ１８の配設数を削減し
つつ、従来よりも大きい単位毎に効率良くベリファイチ
ェックを行なうことができる効果も奏する。
【００４７】実施の形態７．この発明の実施の形態７に
よるフラッシュメモリを具備するマイクロコンピュータ
半導体装置は、フラッシュメモリとして図５に示すもの
を使用した以外は実施の形態５と同様であるので説明を
省略する。
【００４８】そして、この実施の形態７では、実施の形
態１に対する実施の形態４のように、完了判別回路２０
をＩ／Ｏドライバ２２を８ビット単位ごとに設けている
ので、例えば内部データバス２９のバス幅が３２ビット
以上の単位であっても、既存の８ビットのテスタにより
書き込みおよびベリファイチェックを行なうことができ
る。また、これは１６ビット単位毎に完了判別回路２０
を設けても同様の効果を奏することはいうまでもない。
【００４９】
【発明の効果】以上のように、この発明によれば、複数
のメモリトランジスタが配置されたメモリセルと、当該
メモリセル内において複数のメモリトランジスタに直接
接続される複数のビットラインと、当該複数のビットラ
インが接続され、アドレスに基づいて当該複数のビット
ラインのうちの１つを選択するデコーダと、当該デコー
ダにより選択された１つのビットラインを外部のバスラ
インに接続するＩ／Ｏドライバと、上記メモリセルと当
該Ｉ／Ｏドライバの間においてメモリトランジスタの出
力を検出して、その出力に応じた論理レベル信号を生成
するセンスアンプとを有する不揮発性メモリにおいて、
上記センスアンプを１つのＩ／Ｏドライバに対して複数
個ずつ設けるとともに、当該センスアンプの出力が入力
され、その出力レベルに基づいてメモリトランジスタに
書き込んだレベルをチェックする複数のベリファイ回路
と、当該複数のベリファイ回路のチェック結果が入力さ
れ、入力された全てのチェック結果が正常である場合に
ベリファイ完了信号を出力する完了判別回路とを設けた
ので、Ｉ／Ｏポートにより決定される外部バス幅に制約
されることなく、それよりも大きな単位ごとにベリファ
イチェックを行ない、その結果をベリファイ完了信号と
して出力することができる。
【００５０】従って、従来のようにデータを外部バスか
ら読み出してテスタにおいてベリファイチェックを実行
していた場合に比べて当該ベリファイチェックに必要と
される時間が短縮され、不揮発性メモリにデータを書き
込むために必要となる時間は短縮される。
【００５１】この発明によれば、デコーダを、当該複数
のビットラインが接続され、アドレスに基づいて当該複
数のビットラインのうちの１つを選択する複数の第１デ
コーダと、当該複数の第１デコーダの出力が入力され、
アドレスに基づいて当該複数の第１デコーダの出力のう
ちの１つを選択する第２デコーダとで構成するととも
に、上記センスアンプは、各第１デコーダと第２デコー
ダとの間に配設されているので、センスアンプの配設数
を削減しつつ、従来よりも大きい単位毎に効率良くベリ
ファイチェックを行なうことができる。
【００５２】この発明によれば、上記完了判別回路が、
Ｉ／Ｏポートの８ビット単位あるいは１６ビット単位ご
とに設けられているので、データバス幅が３２ビット以
上の単位であっても、既存のテスタにより書き込みおよ
びベリファイチェックを行なうことができる。
【００５３】また、以上のような不揮発性メモリを有す
る半導体装置では、同様の効果を奏することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるフラッシュメ
モリを示すブロック図である。
【図２】 この発明の実施の形態１によるフラッシュメ
モリおよびフラッシュメモリにデータを書き込む際の回
路接続を示すブロック図である。
【図３】 この発明の実施の形態２によるフラッシュメ
モリの各ビットラインから完了判別回路までの構成を示
す回路図である。
【図４】 この発明の実施の形態３によるフラッシュメ
モリを示すブロック図である。
【図５】 この発明の実施の形態４によるフラッシュメ
モリを示すブロック図である。
【図６】 この発明の実施の形態５によるフラッシュメ
モリを具備するマイクロコンピュータ半導体装置を示す
ブロック図である。
【図７】 従来のフラッシュメモリおよび当該フラッシ
ュメモリにデータを書き込む際の回路接続を示すブロッ
ク図である。
【符号の説明】
３ 外部データバス（外部バスライン）、１２ メモリ
セル、１３ ビットライン、１６ メモリトランジス
タ、１８ センスアンプ、１９ ベリファイ回路、２０
完了判別回路、２１ デコーダ、２２ Ｉ／Ｏドライ
バ、２３ 第１デコーダ、２４ 第２デコーダ、２９
内部データバス（内部バスライン）。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリトランジスタが配置された
    メモリセルと、当該メモリセル内において複数のメモリ
    トランジスタに直接接続される複数のビットラインと、
    当該複数のビットラインが接続され、アドレスに基づい
    て当該複数のビットラインのうちの１つを選択するデコ
    ーダと、当該デコーダにより選択された１つのビットラ
    インを外部のバスラインに接続するＩ／Ｏドライバと、
    上記メモリセルと当該Ｉ／Ｏドライバの間においてメモ
    リトランジスタの出力を検出して、その出力に応じた論
    理レベル信号を生成するセンスアンプとを有する不揮発
    性メモリにおいて、 上記センスアンプを１つのＩ／Ｏドライバに対して複数
    個ずつ設けるとともに、当該センスアンプの出力が入力
    され、その出力レベルに基づいてメモリトランジスタに
    書き込んだレベルをチェックする複数のベリファイ回路
    と、当該複数のベリファイ回路のチェック結果が入力さ
    れ、入力された全てのチェック結果が正常である場合に
    ベリファイ完了信号を出力する完了判別回路とを設けた
    ことを特徴とする不揮発性メモリ。
  2. 【請求項２】 デコーダを、当該複数のビットラインが
    接続され、アドレスに基づいて当該複数のビットライン
    のうちの１つを選択する複数の第１デコーダと、当該複
    数の第１デコーダの出力が入力され、アドレスに基づい
    て当該複数の第１デコーダの出力のうちの１つを選択す
    る第２デコーダとで構成するとともに、センスアンプ
    は、各第１デコーダと第２デコーダとの間に配設されて
    いることを特徴とする請求項１記載の不揮発性メモリ。
  3. 【請求項３】 完了判別回路は、Ｉ／Ｏポートの８ビッ
    ト単位あるいは１６ビット単位ごとに設けられているこ
    とを特徴とする請求項１記載の不揮発性メモリ。
  4. 【請求項４】 複数のメモリトランジスタが配置された
    メモリセルと、当該メモリセル内において複数のメモリ
    トランジスタに直接接続される複数のビットラインと、
    当該複数のビットラインが接続され、アドレスに基づい
    て当該複数のビットラインのうちの１つを選択するデコ
    ーダと、当該デコーダにより選択された１つのビットラ
    インを半導体装置の内部バスラインに接続するＩ／Ｏド
    ライバと、上記メモリセルと当該Ｉ／Ｏドライバの間に
    おいてメモリトランジスタの出力を検出して、その出力
    に応じた論理レベル信号を生成するセンスアンプとを有
    する不揮発性メモリを具備する半導体装置において、 上記センスアンプを１つのＩ／Ｏドライバに対して複数
    個ずつ設けるとともに、当該センスアンプの出力が入力
    され、その出力レベルに基づいてメモリトランジスタに
    書き込んだレベルをチェックする複数のベリファイ回路
    と、当該複数のベリファイ回路のチェック結果が入力さ
    れ、入力された全てのチェック結果が正常である場合に
    ベリファイ完了信号を出力する完了判別回路とを設けた
    ことを特徴とする半導体装置。
  5. 【請求項５】 デコーダを、当該複数のビットラインが
    接続され、アドレスに基づいて当該複数のビットライン
    のうちの１つを選択する複数の第１デコーダと、当該複
    数の第１デコーダの出力が入力され、アドレスに基づい
    て当該複数の第１デコーダの出力のうちの１つを選択す
    る第２デコーダとで構成するとともに、センスアンプ
    は、各第１デコーダと第２デコーダとの間に配設されて
    いることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 完了判別回路は、Ｉ／Ｏポートの８ビッ
    ト単位あるいは１６ビット単位ごとに設けられているこ
    とを特徴とする請求項４記載の半導体装置。
JP10005190A 1998-01-13 1998-01-13 不揮発性メモリおよびそれを具備する半導体装置 Pending JPH11203886A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10005190A JPH11203886A (ja) 1998-01-13 1998-01-13 不揮発性メモリおよびそれを具備する半導体装置
TW087108553A TW388881B (en) 1998-01-13 1998-06-01 A nonvolatile memory and a semiconductor device with the nonvolatile memory
US09/089,765 US6011720A (en) 1998-01-13 1998-06-03 Nonvolatile memory with reduced write time/write verify time and semiconductor device thereof
KR1019980037522A KR100286188B1 (ko) 1998-01-13 1998-09-11 비휘발성 메모리 및 그것을 구비하는 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10005190A JPH11203886A (ja) 1998-01-13 1998-01-13 不揮発性メモリおよびそれを具備する半導体装置

Publications (1)

Publication Number Publication Date
JPH11203886A true JPH11203886A (ja) 1999-07-30

Family

ID=11604312

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10005190A Pending JPH11203886A (ja) 1998-01-13 1998-01-13 不揮発性メモリおよびそれを具備する半導体装置

Country Status (4)

Country Link
US (1) US6011720A (ja)
JP (1) JPH11203886A (ja)
KR (1) KR100286188B1 (ja)
TW (1) TW388881B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001045112A1 (en) * 1999-12-17 2001-06-21 Qualcomm Incorporated Mobile communication device having flash memory system with word line buffer
KR100463195B1 (ko) * 2001-08-28 2004-12-23 삼성전자주식회사 가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6122195A (en) * 1997-03-31 2000-09-19 Lexar Media, Inc. Method and apparatus for decreasing block write operation times performed on nonvolatile memory
US6260103B1 (en) * 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
JP4467728B2 (ja) * 2000-07-28 2010-05-26 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US6732304B1 (en) * 2000-09-21 2004-05-04 Inapac Technology, Inc. Chip testing within a multi-chip semiconductor package
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
US8166361B2 (en) * 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US8001439B2 (en) * 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US6859392B2 (en) * 2002-08-26 2005-02-22 Micron Technology, Inc. Preconditioning global bitlines
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
JP2006065961A (ja) * 2004-08-27 2006-03-09 Oki Electric Ind Co Ltd 不揮発性メモリの試験方法
KR100648254B1 (ko) * 2004-12-01 2006-11-24 삼성전자주식회사 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법
US7466603B2 (en) 2006-10-03 2008-12-16 Inapac Technology, Inc. Memory accessing circuit system
US9076530B2 (en) 2013-02-07 2015-07-07 Seagate Technology Llc Non-volatile write buffer data retention pending scheduled verification
US9424946B2 (en) 2013-02-08 2016-08-23 Seagate Technology Llc Non-volatile buffering to enable sloppy writes and fast write verification
US11807735B2 (en) 2018-12-03 2023-11-07 Italmatch Chemicals S.P.A. Polyolefins halogen-free flame retardant moulding compositions comprising an inorganic hypophosphorous acid metal salt

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5561631A (en) * 1995-03-03 1996-10-01 Xilinx, Inc. High-speed minimal logic self blank checking method for programmable logic device
US5898618A (en) * 1998-01-23 1999-04-27 Xilinx, Inc. Enhanced blank check erase verify reference voltage source

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001045112A1 (en) * 1999-12-17 2001-06-21 Qualcomm Incorporated Mobile communication device having flash memory system with word line buffer
KR100463195B1 (ko) * 2001-08-28 2004-12-23 삼성전자주식회사 가속 열 스캔닝 스킴을 갖는 불 휘발성 반도체 메모리 장치

Also Published As

Publication number Publication date
TW388881B (en) 2000-05-01
KR19990066755A (ko) 1999-08-16
US6011720A (en) 2000-01-04
KR100286188B1 (ko) 2001-04-16

Similar Documents

Publication Publication Date Title
JPH11203886A (ja) 不揮発性メモリおよびそれを具備する半導体装置
US7957195B2 (en) Semiconductor device
CN105283919B (zh) 半导体装置
JP4122185B2 (ja) 不揮発性メモリ装置、そのプログラム方法及びパス／フェイルの検査方法
US6661706B2 (en) Semiconductor storage device having page copying
USRE45051E1 (en) Page buffer circuit of memory device and program method
US6252800B1 (en) Semiconductor memory device
US7221587B2 (en) Semiconductor device and programming method
JPH09180477A (ja) 不揮発性半導体メモリ装置とその読出及びプログラム方法
US6826081B2 (en) Nonvolatile semiconductor memory device, nonvolatile semiconductor memory device-integrated system, and defective block detecting method
KR20100019350A (ko) 불휘발성 반도체 기억 시스템
US6738288B2 (en) Semiconductor memory
US7248503B2 (en) Semiconductor nonvolatile storage device
US5206866A (en) Bit error correcting circuit for a nonvolatile memory
US6320791B1 (en) Writing apparatus for a non-volatile semiconductor memory device
KR20110078734A (ko) 반도체 메모리 장치의 동작 방법
KR100313555B1 (ko) 소거기능의테스트용테스트회로를가진비휘발성반도체메모리
US7126860B2 (en) Read-accessible column latch for non-volatile memories
US7254756B2 (en) Data compression read mode for memory testing
US6977841B2 (en) Preconditioning of defective and redundant columns in a memory device
US6407954B2 (en) Nonvolatile semiconductor memory device
KR20090068617A (ko) 불휘발성 메모리 소자의 카피백 프로그램 방법
JPH06139785A (ja) 不揮発性半導体記憶装置
KR19990065224A (ko) 내부적으로 프로그램 패스/페일이 검출 가능한 플래시 메모리장치
JPH06111585A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees