CN105283919B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN105283919B
CN105283919B CN201480002015.XA CN201480002015A CN105283919B CN 105283919 B CN105283919 B CN 105283919B CN 201480002015 A CN201480002015 A CN 201480002015A CN 105283919 B CN105283919 B CN 105283919B
Authority
CN
China
Prior art keywords
threshold voltage
data
memory element
cell
erase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201480002015.XA
Other languages
English (en)
Other versions
CN105283919A (zh
Inventor
谷国雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN105283919A publication Critical patent/CN105283919A/zh
Application granted granted Critical
Publication of CN105283919B publication Critical patent/CN105283919B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G11C16/105—Circuits or methods for updating contents of nonvolatile memory, especially with 'security' features to ensure reliable replacement, i.e. preventing that old data is lost before new data is reliably written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/107—Programming all cells in an array, sector or block to the same state prior to flash erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K999/00—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS dummy group
    • H05K999/99—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS dummy group dummy group
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Abstract

控制电路(105)在接受了第1擦除指令时，对使第1存储元件(102)的阈值电压和第2存储元件(103)的阈值电压都增加的第1预写处理的执行进行控制，之后，直到第1存储元件(102)的阈值电压和第2存储元件(103)的阈值电压变得比预定的擦除校验电平小为止，对使第1存储元件(102)的阈值电压和第2存储元件(103)的阈值电压都减少的擦除处理的执行进行控制。控制电路(105)在接受了第2擦除指令时，对使第1存储元件(102)和第2存储元件(103)中的一方的阈值电压增加的第2预写处理的执行进行控制，之后，对擦除处理的执行进行控制。

Description

半导体装置
技术领域
本发明涉及半导体装置、预写程序以及复原程序，涉及例如包含保存互补数据的两个非易失性存储单元的半导体装置、用于擦除互补数据的预写程序以及互补数据的复原程序。
背景技术
以往，公知有包含保存互补数据的两个非易失性存储单元的半导体装置。
例如，在日本特开2008-117510号公报(专利文献1)中记载的半导体装置具备：存储阵列(19)，具有多个能够分别进行电改写的第1存储元件(MC1)和第2存储元件(MC2)作为1比特的双单元(twin cells)，所述第1存储元件(MC1)和第2存储元件(MC2)通过快速擦除(flash erase)型负阈值电压的差异保存二值数据且由于所保存的二值数据的差异而存储特性存在差异；和读取电路(SA)，对从读取并选择的双单元的第1存储元件和第2存储元件输出的互补数据进行差分放大并判定双单元的存储信息。
现有技术文献
专利文献
专利文献1：日本特开2008-117510号公报
发明内容
发明所要解决的课题
但是，在记载于日本特开2008-117510号公报(专利文献1)的双单元中，通过双单元数据的擦除，两个单元的阈值电压都成为小的状态。此时，双单元数据擦除前的写入状态下的两个单元的阈值电压的差有时在双单元数据的擦除后也残留。
对于用户，存在如下情况：为了简单地写入新数据(用于腾出空间)而希望擦除双单元数据的情况；以及为了机密保存而希望擦除双单元数据的情况。在前者的情况下，即使两个单元的阈值电压的差在双单元数据擦除后残留也不会成为问题。但是，在后者的情况下，当两个单元的阈值电压的差在双单元数据擦除后残留时，存在如下问题：双单元数据擦除前的写入状态被读取，在机密保存这一点上并不优选。
通过本说明书的记载和附图明确其他课题和新的特征。
用于解决课题的手段
根据本发明的一种实施方式，控制电路在接受了第1擦除指令时，对使第1存储元件的阈值电压和第2存储元件的阈值电压都增加的第1预写处理的执行进行控制，之后，直到第1存储元件的阈值电压和第2存储元件的阈值电压变得比预定的擦除校验电平小为止，对使第1存储元件的阈值电压和第2存储元件的阈值电压都减少的擦除处理的执行进行控制。控制电路在接受了第2擦除指令时，对使第1存储元件和第2存储元件中的一方的阈值电压增加的第2预写处理的执行进行控制，之后，对擦除处理的执行进行控制。
发明效果
根据本发明的一种实施方式，能够满足用户为了简单地重新写入数据(用于腾出空间)而要求双单元数据的擦除的情况和用户为了机密保存而要求双单元数据的擦除的情况这双方的要求。
附图说明
图1是示出第1实施方式的半导体装置的结构的图。
图2是示出第1实施方式的半导体装置的动作顺序的流程图。
图3是示出第2实施方式的微型计算机的结构的图。
图4是示出闪存模块的结构的图。
图5(a)是示出对分栅型闪存元件施加的偏压的例子的图。图5(b)是对使用热载流子写入方式的叠栅型闪存元件施加的偏压的例子的图。图5(c)是示出对使用FN隧穿写入方式的叠栅型闪存元件施加的偏压的例子的图。
图6(a)是示出双单元数据存储“0”的状态的图。图6(b)是示出双单元数据存储“1”的状态的图。图6(c)是示出双单元数据的初始化状态的图。
图7是示出正写入数据锁存电路的结构的图。
图8是示出负写入数据锁存电路的结构的图。
图9是示出第2实施方式的双单元数据的程序的顺序的流程图。
图10(a)是示出程序数据为“1”的情况下的写入时的阈值电压的变化的图。图10(b)是示出程序数据为“0”的情况下的写入时的阈值电压的变化的图。
图11是示出第2实施方式的双单元数据的区段式擦除1的顺序的流程图。
图12(a)是示出从数据“1”存储状态执行了区段式擦除1时的阈值电压的变化的图。图12(b)是示出从数据“0”存储状态执行了区段式擦除1时的阈值电压的变化的图。
图13是示出第2实施方式的双单元数据的区段式擦除2的顺序的流程图。
图14是示出第2预写处理的顺序的流程图。
图15(a)和图15(b)是示出在开头区域和中间区域执行第2预写，之后执行了擦除处理时的阈值电压Vth的变化的图。
图16(a)～(d)是示出在开头区域和中间区域以外的区域执行第2预写，之后执行了擦除处理时的阈值电压Vth的变化的图。
图17是示出第2实施方式的双单元数据的复原的顺序的流程图。
图18是示出预写程序的处理顺序的图。
图19是示出复原程序的处理顺序的图。
具体实施方式
以下，使用附图对本发明的实施方式进行说明。
[第1实施方式]
图1是示出第1实施方式的半导体装置的结构的图。
该半导体装置100具有存储阵列101和控制电路105。
存储阵列101包含多个双单元104。双单元104由通过阈值电压Vth的差异而保存二值数据(双单元数据)并且能够分别进行电改写的第1存储元件102和第2存储元件103构成。
控制电路105对双单元数据的擦除进行控制。
控制电路105在接受了从外部发送来的第1擦除指令时，对使第1存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth都增加的第1预写处理的执行进行控制。之后，到第1存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth变得比预定的擦除校验电平小为止，控制电路105对使第1存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth都减少的擦除处理的执行进行控制。
控制电路105在接受了从外部发送来的第2擦除指令时，对使第1存储元件102和第2存储元件103中的一方的阈值电压Vth增加的第2预写处理的执行进行控制。之后，到第1存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth变得比预定的擦除校验电平小为止，控制电路105对使第1存储元件102的阈值电压Vth和第2存储元件103的阈值电压Vth都减少的擦除处理的执行进行控制。
图2是示出第1实施方式的半导体装置的动作顺序的流程图。
在步骤S901中，在从外部向控制电路105输入了第1擦除指令时，处理前进到步骤S902。
在步骤S904中，在从外部向控制电路105输入了第2擦除指令时，处理前进到步骤S905。
在步骤S902中，控制电路105对第1预写处理的执行进行控制。在步骤S905中，控制电路105对第2预写处理的执行进行控制。
在执行步骤S902和步骤S905之后，在步骤S903中，控制电路105对擦除处理的执行进行控制。
如以上所述，根据本实施方式，通过第1擦除指令，用户能够为了简单地写入新的数据而进行双单元数据的擦除，通过第2擦除指令，用户能够进行保存了机密的双单元数据的擦除。
[第2实施方式]
图3是示出第2实施方式的微型计算机1(半导体装置)的结构的图。
图3所示的微型计算机(MCU)1例如通过互补型MOS集成电路制造技术等而形成在如单晶硅这样的一个半导体芯片上。
关于微型计算机1，虽然不特别限制，但是具有高速总线HBUS和外围总线PBUS。关于高速总线HBUS和外围总线PBUS，虽然不特别限制，但是分别具有数据总线、地址总线以及控制总线。通过设置两个总线，与在公用总线上共同连接所有的电路的情况相比，能够减轻总线的负荷并保证高速存取动作。
在高速总线HBUS上连接具有命令控制部和执行部而执行命令的中央处理装置(CPU)2、直接内存访问控制器(DMAC)3、进行高速总线HBUS与外围总线PBUS之间的总线接口控制或总线桥接控制的总线接口电路(BIF)4。
在高速总线HBUS上进一步连接在中央处理装置2的工作区域等利用的随机存取存储器(RAM)5和存储数据、程序的作为非易失性存储模块的闪存模块(FMDL)6。
在外围总线PBUS上连接进行对闪存模块(FMDL)6的指令访问控制的快闪定序器(FSQC)7、外部输入输出端口(PRT)8、9、定时器(TMR)10以及生成用于控制微型计算机1的内部时钟CLK的时钟脉冲发生器(CPG)11。
而且，微型计算机1具有在XTAL/EXTAL上连接谐振器或供给外部时钟的时钟端子、指示待机状态的外部硬件待机端子STB、指示重置的外部重置端子RES、外部电源端子Vcc及外部接地端子Vss。
此处，由于使用其他CAD工具设计作为逻辑电路的快闪定序器7和阵列结构的闪存模块6，因此为了方便而作为单独的电路块来进行了图示，但是双方合起来构成一个闪存。闪存模块6经由读取专用的高速接入端口(HACSP)与高速总线HBUS连接。CPU2或DMAC3能够从高速总线HBUS通过高速接入端口对闪存模块6进行读取访问。在对闪存模块6进行写入和初始化访问时，CPU2或DMAC3通过总线接口4而经由外围总线PBUS对快闪定序器7发送指令。由此，快闪定序器7从外围总线PBUS通过低速接入端口(LACSP)而进行闪存模块6的初始化和写入动作的控制。
(闪存模块)
图4是示出闪存模块6的结构的图。
闪存模块6使用两个非易失性存储单元进行1比特的信息的存储。即，存储阵列MARY具有多个能够分别进行改写的两个非易失性存储单元MCP、MCN来作为1比特的双单元TC。在图4中，代表性地仅示出一对。在本说明书中，将存储单元MCP称为正单元、将存储单元MCN称为负单元。存储阵列MARY被分割为四个存储矩阵(Memorymat)MAT0～MAT3。此处，一个存储矩阵MAT的大小为8K字节。
非易失性存储单元MCP、MCN例如为图5(a)所例示的分栅型闪存元件。该存储元件具有隔着栅绝缘膜配置在源区/漏区之间的沟道形成区域上的控制栅CG和存储栅MG。在存储栅MG与栅绝缘膜之间配置有氮化硅等的电荷捕获区域(SiN)。选择栅侧的源区或漏区连接在位线BL(SBLP或SBLN)，存储栅侧的源区或漏区连接在源线SL。
为了降低存储单元的阈值电压Vth，使BL＝1.5V、CG＝0V、MG＝-10V、SL＝6、WELL＝0V，电子通过阱区(WELL)与存储栅MG之间的高电场而从电荷捕获区域(SiN)抽出到阱区(WELL)。该处理单位成为共享存储栅MG的多个存储单元。
为了提高存储单元的阈值电压Vth，使BL＝0V、CG＝0.9V、MG＝10V、SL＝6、WELL＝0V，写入电流从源线SL流入到位线，由此在控制栅CG与存储栅MG的边界部分产生的热电子注入到电荷捕获区域(SiN)。电子的注入是通过是否流过位线电流而决定，因此该处理是以比特为单位来控制。
读取是在BL＝1.5V、CG＝1.5V、MG＝0V、SL＝0V、WELL＝0V下进行。如果存储单元的阈值电压Vth低，则存储单元成为接通状态，如果阈值电压Vth高，则成为断开状态。
存储元件不限定于分栅型闪存元件，可以是图5(b)、图5(c)中所例示的叠栅型闪存元件。该存储元件是在源区/漏区之间的沟道形成区域之上隔着栅绝缘膜堆叠浮动栅FG和控制栅WL而构成。在图5(b)中，通过热载流子写入方式提高阈值电压Vth，通过向阱区WELL放出电子而降低阈值电压Vth。在图5(c)中，通过FN隧穿写入方式提高阈值电压Vth，通过向位线BL放出电子而降低阈值电压Vth。
向上述存储栅MG、控制栅CG、源线SL、WELL、位线BL施加的电压通过快闪定序器7的控制而在电源电路VPG中生成而被供给。
在以下的说明中，将存储元件作为分栅型闪存元件进行说明。
由非易失性存储单元MCP、MCN构成的一个双单元TC的信息存储是通过在非易失性存储单元MCP、MCN中存储互补数据来进行。
即，存储单元MCP、MCN能够分别保存单元数据“1”(低阈值电压状态；阈值电压比擦除校验电平小的状态)或单元数据“0”(高阈值电压状态；阈值电压为擦除校验电平以上的状态)。
如图6(a)所示，双单元数据“0”为正单元MCP保存单元数据“0”、负单元MCN保存单元数据“1”的状态。如图6(b)的所示，双单元数据“1”为正单元MCP保存单元数据“1”、负单元MCN保存单元数据“0”的状态。如图6(c)所示，双单元的正单元MCP和负单元MCN都保存单元数据“1”的状态为初始化状态。初始化状态也称为空白擦除状态。
不能直接在双单元数据“0”状态与双单元数据“1”的状态之间进行过渡，不得不经过空白擦除状态来作为中间状态。
将从双单元数据“0”的状态和双单元数据“1”的状态成为初始化状态的过程称为双单元数据的擦除。在擦除动作中，一次性擦除擦除对象块，因而成为正单元MCP和负单元MCN双方都保存单元数据“1”的状态。另外，使从初始化状态成为双单元数据“1”保存状态或双单元数据“0”保存状态的过程称为双单元数据的正常写入。
在图4中代表性地示出的双单元的存储单元MCP、MCN中，存储栅MG与公用的存储栅选择线MGL连接，控制栅CG与公用的字线WL连接。存储单元MCP、MCN的源极与公用的源线SL连接。实际上，大部分的双单元被矩阵配置，以行方向的排列为单位与对应的存储栅选择线MGL和字线WL连接。
存储单元MCP、MCN的漏极端子以列为单位与副位线SBLP、SBLN连接，通过副位线选择器SELP、SELN而与主位线MBLP、MBLN连接。在各个主位线MBLP、MBLN上，通过副位线选择器SELP、SELN分层化并连接有多个副位线SBLP、SBLN。
通过第1行解码器RDEC1来选择字线WL。通过第2行解码器RDEC2来选择存储栅选择线MGL和副位线选择器SELP、SELN。关于第1行解码器24和第2行解码器25的选择动作，在读取并访问中是根据供给到HACSP的地址信息等进行，在数据的写入动作和初始化动作中根据供给到LACSP的地址信息等进行。
电源电路VPG生成读取、写入、初始化所需的各种动作电压。定时发生器TMG根据从CPU2等供给到HACSP的访问选通信号、从FSQC7供给到LACSP的访问指令等，生成规定内部动作时机的内部控制信号。
副位线选择器SELP、SELN通过SG信号而被接通/断开，在读取/写入/擦除时有效。主位线MBLP、MBLN将包含在Y选择部122中的Y选择器经由YSELP、YSELN连接在包含于读出放大器电路121中的读出放大器SA。
Y选择器YSELP、YSELN根据在读取/写入时通过地址而被解码的结果，选择要连接的主位线MBLP、MBLN。读出放大器SA从与所选择的主位线MBLP、MBLN连接的正单元MCP和负单元MCN的阈值电压Vth的差读取双单元数据。
在图4的例子中，配置有32个检测放大器SA，是在8比特数据中分配了1个地址的存储数据。因此，成为通过一次访问而并列地读取4个地址的数据的结构。
由读出放大器SA读取的存储数据通过输出缓冲器OBUF而被输出到数据总线D(31：0)。输出到数据总线D(31：0)的数据被输出到输入输出电路IOBUF。输出缓冲器OBUF具有接受来自各读出放大器SA的输出的缓冲器B0～B31。
输入输出电路IOBUF将由读出放大器SA读取的数据输出到外部，或者在写入时对从闪存模块6的外部输入的写入数据进行处理。
列解码器CDEC在写入时通过C2信号而使改写列选择器MC2GP、MC2GN接通，输入输出电路IOBUF通过信号线D0P、D0N对正写入数据锁存电路WDLP和负写入数据锁存电路WDLN设置数据。列解码器CDEC的选择动作根据供给到LACSP的地址信息等来进行。
在想要对双单元TC写入“0”数据时，对正写入数据锁存电路WDLP设置“0”数据，对负写入数据锁存电路WDLN设置“1”数据。电流流过与设置有“0”数据的正写入数据锁存电路WDLP连接的正单元MCP而正单元MCP的阈值电压Vth上升。另一方面，由于电流没有流过与设置有“1”的负写入数据锁存电路WDLN连接的存储单元MCN，因此负单元MCN的阈值电压Vth不会上升。
在想要对双单元TC写入“1”数据时，对包含在写入锁存部123中的正写入数据锁存电路WDLP设置“1”数据，对包含在写入锁存部123中的负写入数据锁存电路WDLN设置“0”数据。电流流过与设置有“0”数据的负写入数据锁存电路WDLN连接的负单元MCN而负单元MCN的阈值电压Vth上升。另一方面，由于电流没有流过与设置有“1”的正写入数据锁存电路WDLP连接的存储单元MCP，因此正单元MCP的阈值电压Vth不会上升。
在擦除双单元数据时，以8K字节的存储矩阵为单位来实施，对存储矩阵的双单元TC施加擦除电压。控制电路120以对SG、MG、SL、WELL施加擦除电压的方式进行控制。
主位线MBLP，MBLN分别通过由C1信号控制的校验选择器MC1GP、MC1GN与校验部124的校验电路VERC连接。
在实施了存储器的擦除或写入时，校验电路VERC判定存储单元的阈值电压Vth是否超过了规定的值。校验结果被输出到控制电路120，由控制电路120判定是否需要反复的脉冲施加。在写入实施时的校验时，由于判定存储单元的阈值电压是否超过了规定的值，因此能够设定第1写入校验电压WVER1和第2写入校验电压WVER2中的任意一个。在第1写入校验电压WVER1与第2写入校验电压WVER2之间，存在WVER1<WVER2的关系。
校验电路VERC具有正校验检测放大器VSP和负校验检测放大器VSN。
正校验检测放大器VSP对主位线MBLP的电压与参照电压的大小进行比较。作为参照电压，在正常的写入时供给第1写入校验电压WVER1，在区段式擦除2中的第2预写处理时供给第2写入校验电压WVER2，在擦除时供给擦除校验电压EVER。
负校验检测放大器VSN对主位线MBLN的电压和参照电压进行比较。作为参照电压，在正常的写入时供给第1写入校验电压WVER1，在区段式擦除2中的第2预写处理时供给第2写入校验电压WVER2，在擦除时供给擦除校验电压EVER。
(写入锁存电路)
图7是示出正写入数据锁存电路WDLP的结构的图。
正写入数据锁存电路WDLP包含数据保存部91和设定部92。
数据保存部91包含交替连接的逆变器IV1和逆变器IV2。
逆变器IV1的输入和逆变器IV2的输出与信号线D0P连接，该信号线D0P与输入输出电路IOBUF连接。逆变器IV1的输出和逆变器IV2的输入与节点ND1连接。
设定部92包含设置在电源电压VDD与接地电压Vss之间的P沟道MOS晶体管P1、P2和N沟道MOS晶体管N1、N2、N3。
P沟道MOS晶体管P1的栅极接受程序脉冲有效信号的反转信号/enable。P沟道MOS晶体管P2的栅极和N沟道MOS晶体管N1的栅极与节点ND1连接。N沟道MOS晶体管N2的栅极接受程序脉冲有效信号enable。N沟道MOS晶体管N3的栅极接受脉冲PLS。
在从输入输出电路IOBUF通过信号线D0P发送的数据为“1”时，节点ND1的数据、即写入锁存数据成为“L”电平，主位线MBLP的电压成为VDD。
在从输入输出电路IOBUF通过信号线D0P发送的数据为“0”时，节点ND1的数据、即写入锁存数据成为“H”电平，在写入脉冲WPLS被激活的期间，主位线MBLP与接地电压Vss连接，在主位线MBLP中流过写入电流。
图8是示出负写入数据锁存电路WDLN的结构的图。
负写入数据锁存电路WDLN包含数据保存部93和设定部94。
数据保存部93包含交替连接的逆变器IV3和逆变器IV4。
逆变器IV3的输入和逆变器IV4的输出与信号线D0N连接，该信号线D0N与输入输出电路IOBUF连接。逆变器IV3的输出和逆变器IV4的输入与节点ND2连接。
设定部94包含设置在电源电压VDD与接地电压Vss之间的P沟道MOS晶体管P3、P4和N沟道MOS晶体管N4、N5、N6。
P沟道MOS晶体管P3的栅极接受程序脉冲有效信号的反转信号/enable。P沟道MOS晶体管P4的栅极和N沟道MOS晶体管N4的栅极与节点ND2连接。N沟道MOS晶体管N5的栅极接受程序脉冲有效信号enable。N沟道MOS晶体管N6的栅极接受脉冲PLS。
在从输入输出电路IOBUF通过信号线D0N发送的数据为“1”时，节点ND2的数据、即写入锁存数据成为“L”电平，主位线MBLN的电压成为VDD。
在从输入输出电路IOBUF通过信号线D0N发送的数据为“0”时，节点ND2的数据、即写入锁存数据成为“H”电平，在写入脉冲WPLS被激活的期间，主位线MBLN与接地电压Vss连接，在主位线MBLN上流过写入电流。
(双单元数据的程序(正常的写入))
图9是示出第2实施方式的双单元数据的程序(也称为正常的写入)的顺序的流程图。图10(a)是示出程序数据为“1”的情况下的写入时的阈值电压Vth的变化的图。图10(b)是示出程序数据为“0”的情况下的写入时的阈值电压Vth的变化的图。
在步骤S101中，来自CPU2的程序指令、程序地址、程序数据被输入到闪存模块6。根据所输入的程序地址，通过第1行解码器RDEC1、第2行解码器RDEC2以及列解码器CDEC选择双单元TC。列解码器CDEC通过C2信号而将改写列选择器MC2GP、MC2GN接通，输入输出电路IOBUF经由信号线D0P、D0N而根据所输入的程序数据对正写入数据锁存电路WDLP和负写入数据锁存电路WDLN设置数据。
在步骤S102中，控制电路120开始写入。
在步骤S103中，控制电路120将MG、CG、SL设定成图5(a)所示的写入偏压(使Vth增加的电压)，对所选择的双单元TC的一方的存储单元施加写入偏压，从而使双单元TC的一方的存储单元的阈值电压Vth增加。
在步骤S105中，实施写入校验。即，在程序数据为“0”时，通过正校验检测放大器VSP判定正单元MCP的阈值电压Vth是否超过图10(a)和图10(b)所示的第1写入校验电压WVER1。即，在程序数据为“1”时，通过负校验检测放大器VSN判定负单元MCN的阈值电压Vth是否超过图10(a)和图10(b)所示的第1写入校验电压WVER1。
在步骤S105中，在阈值电压Vth为第1写入校验电压WVER1以下时，处理前进到步骤S107，在阈值电压Vth超过第1写入校验电压WVER1时，处理正常结束(步骤S106)。
在步骤S107中，控制电路120使写入次数WC增加一次。
在步骤S108中，在写入次数WC为阈值TH以下时，处理回到步骤S103，在写入次数WC超过了阈值TH时，出错结束(步骤S109)。
(双单元数据的区段式擦除1)
图11是示出第2实施方式的双单元数据的区段式擦除1(基于第1擦除模式的擦除)的顺序的流程图。图12(a)是示出从数据“1”存储状态执行了区段式擦除1时的阈值电压Vth的变化的图。图12(b)是示出从数据“0”存储状态执行了区段式擦除1时的阈值电压Vth的变化的图。
在步骤S201中，向闪存模块6输入来自CPU2的区段式擦除1指令和擦除对象块的指定。作为擦除对象块，指定存储矩阵MAT0～MAT3的任意一个矩阵。
在步骤S202～S206中，暂时进行使正单元MCP和负单元MCN双方的单元数据成为“0”的第1预写处理。在第1预写处理中，对于正单元MCP和负单元MCN双方，使施加的写入偏压比正常的写入时的写入偏压(使图5(a)所示的Vth增加的电压)小，由此施加比由正常的写入引起的应力小的应力。在第1预写处理中，阈值电压小的一方的存储单元的阈值电压的增加量比正常的写入时的阈值电压Vth的增加量小。实施第1预写的目的是为了减少正单元MCP与负单元MCN之间的擦除应力的偏差，抑制存储特性恶化。即，是为了当对处于阈值电压Vth低的状态的存储单元进行擦除时，进一步降低阈值电压Vth，对处于阈值电压Vth低的状态的存储单元施加强的应力，可靠性降低。但是，在第1预写处理中，并不是如正常的写入时那样，到存储单元的阈值电压Vth变得比第1写入校验电压WVER1高的状态为止实施写入，而仅仅是使阈值电压Vth成为某程度的状态。因此，不进行如正常的写入时那样的写入数据的读取及校验。其理由是因为，缩短区段式擦除1所需的时间。
在步骤S202中，控制电路120将地址ADR的初始值设定为擦除对象块的起始地址。地址ADR是为了访问32比特的数据而指定32比特边界的地址形式。即，地址ADR如下：删除对每8比特分配的地址的低位2比特，将低位第3比特作为最低位比特。根据该地址ADR，通过第1行解码器RDEC1、第2行解码器RDEC2以及列解码器CDEC，选择由起始地址指定的32个双单元TC。另外，输入输出电路IOBUF将写入数据全部设定为“0”。即，列解码器CDEC通过C2信号将改写列选择器MC2GP、MC2GN接通，输入输出电路IOBUF通过信号线D0P、D0N对与擦除对象块的双单元TC连接的所有的正写入数据锁存电路WDLP和负写入数据锁存电路WDLN设置“0”。
在步骤S203中，控制电路120开始写入。
在步骤S204中，控制电路120通过MG、CG、SL对所选择的双单元TC施加比正常的写入时小的写入偏压，由此使双单元TC双方的存储单元MCP、MCN的阈值电压Vth增加。
在步骤S205中，控制电路120使地址ADR增加一个。
在步骤S206中，在地址ADR为(最大地址+1)的情况下，第1预写结束，处理前进到步骤S207。在地址ADR不为(最大地址+1)的情况下，处理回到步骤S203。最大地址相当于表示擦除对象块的最后32比特的区域的地址。
在步骤S207～S213中，进行擦除处理。
在步骤S207中，控制电路120将地址ADR的初始值设定为擦除对象块的起始地址。根据地址ADR，通过第1行解码器RDEC1、第2行解码器RDEC2以及列解码器CDEC来选择双单元TC。
在步骤S208中，控制电路120开始擦除。
在步骤S209中，控制电路120将MG、CG、SL设定成图5(a)所示的擦除偏压(使Vth减少的电压)，通过对所选择的32个双单元TC施加擦除偏压，使双单元双方的存储单元MCP、MCN的阈值电压Vth减少。
在步骤S210中，实施擦除校验。即，通过正校验检测放大器VSP判定正单元MCP的阈值电压Vth是否小于图12(a)和图12(b)所示的擦除校验电压EVER。另外，通过负校验检测放大器VSN判定负单元MCN的阈值电压Vth是否小于图12(a)和图12(b)所示的擦除校验电压EVER。
在步骤S211中，在双方单元MCP、MCN中的至少一个阈值电压Vth为擦除校验电压EVER以上时，处理回到步骤S209，在双单元MCP、MCN的阈值电压Vth比擦除校验电压EVER低时，处理前进到步骤S212。
在步骤S212中，控制电路120使地址ADR增加一个。
在步骤S213中，在地址ADR为(最大地址+1)的情况下，结束擦除，结束处理。在地址ADR不为(最大地址+1)的情况下，处理回到步骤S210。
如上所述，如图12(a)、(b)所示，在区段式擦除1中，结束后的正单元MCP、负单元MCN的阈值电压Vth的大小关系维持区段式擦除实施前的阈值电压Vth的大小关系。当在维持了该关系的状态下实施读取时，为了使正单元MCP与负单元MCN的阈值电压Vth存在差值，读取区段式擦除1的实施前的双单元数据。但是，如果区段式擦除1的目的是为了确保用于下一个写入的存储器区域而实施，则不会特别有问题，具有执行时间比后述的区段式擦除2指令短的优点。
(双单元数据的区段式擦除2)
图13是示出第2实施方式的双单元数据的区段式擦除2(基于第2擦除模式的擦除)的顺序的流程图。图14是示出第2预写处理的顺序的流程图。
参照图13，在步骤S301中，向闪存模块6输入来自CPU2的区段式擦除2指令和擦除对象块的指定。作为擦除对象块，指定存储矩阵MAT0～MAT3中的任意一个矩阵。
在步骤S302中，进行图14所示的第2预写处理。
接着，在步骤S207～S213中，进行与区段式擦除1相同的擦除处理。
参照图14，在步骤S401中，控制电路120将擦除对象块的起始地址设定为地址ADR。根据地址ADR，通过第1行解码器RDEC1、第2行解码器RDEC2以及列解码器CDEC，选择由起始地址和后续的3个地址共计4个地址指定的32个双单元TC(在本实施方式中，对1个地址分配8比特的数据)。控制电路120将MG、CG、SL设定成图5(a)所示的读取电压，通过读出放大器SA、输出缓冲器、数据总线D(31：0)，将所读取的32比特的双单元数据发送到控制电路120。
在步骤S402中，列解码器CDEC通过C2信号将改写列选择器MC2GP、MC2GN接通，输入输出电路IOBUF通过信号线D0P、D0N设定从擦除对象块的开头区域(通过起始地址和连续的3个地址共计4个地址确定的32比特的区域)读取的双单元数据的反转数据的写入数据。即，在所读取的双单元数据为“1”时，正单元MCP的阈值电压Vth低，负单元MCN的阈值电压Vth高。在第2预写处理中，仅使阈值电压Vth低的一方的正单元MCP的阈值电压Vth增加。另外，在所读取的双单元数据为“0”时，负单元MCN的阈值电压Vth低，正单元MCP的阈值电压Vth高。在第2预写处理中，仅使阈值电压Vth低的一方的负单元MCN的阈值电压Vth增加。
例如，在擦除对象块的开头区域的所读取的32比特的双单元数据为32h'FFFFFFFF时，与所读取的双单元数据对应的写入数据成为32h'00000000。另外，在擦除对象块的开头区域的所读取的32比特的双单元数据为32h'CCCCCCCC时，与所读取的双单元数据对应的写入数据成为32h'33333333。
在步骤S403中，控制电路120开始第1写入。
在步骤S404中，控制电路120将MG、CG、SL设定成图5(a)所示的写入偏压(使Vth增加的电压)，对所选择的32个双单元TC的一方的存储单元施加写入偏压，从而使32个双单元TC的一方的存储单元的阈值电压Vth增加。不对另一方的存储单元施加写入偏压，由此维持其阈值电压Vth。
在擦除对象块的开头区域(通过起始地址指定的32比特的区域)中写入从该擦除对象块的开头区域读取的双单元数据的反转数据。另一方面，在擦除对象块的开头区域以外，也写入从擦除对象块的开头区域读取的双单元数据的反转数据。
在步骤S405中，实施写入校验。即，在写入数据为“0”时，通过正校验检测放大器VSP判定正单元MCP的阈值电压Vth是否超过第2写入校验电压WVER2。在写入数据为“1”时，通过负校验检测放大器VSN判定负单元MCN的阈值电压Vth是否超过第2写入校验电压WVER2。
在步骤S406中，关于32个双单元TC中的至少一个，在使阈值电压Vth增加的一方的存储单元的阈值电压Vth为第2写入校验电压WVER2以下时，处理回到步骤S404。关于32个双单元TC的全部，在使阈值电压Vth增加的一方的存储单元的阈值电压Vth超过第2写入校验电压WVER2时，处理前进到步骤S407。
在步骤S407中，控制电路120使地址ADR增加一个。
在步骤S408中，在地址ADR为中间地址时，处理前进到步骤S407。在地址ADR不是中间地址时，处理回到步骤S403。中间地址是指定后述的中间区域的开头的32比特的区域的地址。由此，从擦除对象块的起始地址到中间地址的前一个地址为止的每个32比特的各区域根据从开头区域读取的数据的反转数据而被预写。
在步骤S409中，控制电路120将擦除对象块的中间地址设定为地址ADR。根据地址ADR，通过第1行解码器RDEC1、第2行解码器RDEC2以及列解码器CDEC，选择由中间地址指定的32个双单元TC。控制电路120将MG、CG、SL设定成图5(a)所示的读取电压，通过读出放大器SA、输出缓冲器、数据总线D(31：0)，将所读取的32比特的双单元数据发送到控制电路120。
在步骤S410中，列解码器CDEC通过C2信号将改写列选择器MC2GP、MC2GN接通，输入输出电路IOBUF通过信号线D0P、D0N设定从擦除对象块的中间区域(由中间地址指定的32比特的区域)读取的双单元数据的反转数据的写入数据。
在步骤S411中，控制电路120开始第2写入。
在步骤S412中，控制电路120将MG、CG、SL设定成图5(a)所示的写入偏压(使Vth增加的电压)，对所选择的32个双单元TC的一方的存储单元施加写入偏压，从而使32个双单元TC的一方的存储单元的阈值电压Vth增加。不对另一方的存储单元施加写入偏压，由此维持其阈值电压Vth。
在擦除对象块的中间区域中，写入从擦除对象块的中间区域读取的双单元数据的反转数据。另一方面，在擦除对象块的中间区域以外，也写入从擦除对象块的中间区域读取的双单元数据的反转数据。
在步骤S413中，实施写入校验。即，在写入数据为“0”时，通过正校验检测放大器VSP判定正单元MCP的阈值电压Vth是否超过第2写入校验电压WVER2。在写入数据为“1”时，通过负校验检测放大器VSN判定负单元MCN的阈值电压Vth是否超过第2写入校验电压WVER2。
在步骤S414中，关于32个双单元TC中的至少一个，在使阈值电压Vth增加的一方的存储单元的阈值电压Vth为第2写入校验电压WVER2以下时，处理回到步骤S411。关于32个双单元TC的全部，在使阈值电压Vth增加的一方的存储单元的阈值电压Vth超过第2写入校验电压WVER2时，处理前进到步骤S415。
在步骤S415中，控制电路120使地址ADR增加一个。
在步骤S416中，在地址ADR为(最终地址+1)的情况下，处理结束。在地址ADR不为(最终地址+1)的情况下，处理回到步骤S411。即，从擦除对象块的中间区域到由最终地址指定的32比特的区域为止的每个32比特的各区域根据从该中间区域读取的数据的反转数据而被预写。
图15(a)是示出在开头区域和中间区域中，从数据“1”存储状态通过第2预写处理写入“0”，之后执行了擦除处理时的阈值电压Vth的变化的图。图15(b)是示出在开头区域和中间区域中，从数据“0”存储状态通过第2预写处理写入“1”，之后执行了擦除处理时的阈值电压Vth的变化的图。
图16(a)是示出在开头区域和中间区域以外的区域中，从数据“1”存储状态通过第2预写处理写入“0”，之后执行了擦除处理时的阈值电压Vth的变化的图。图16(b)是示出在开头区域和中间区域以外的区域中，从数据“1”存储状态通过第2预写处理写入“1”，之后执行了擦除处理时的阈值电压Vth的变化的图。图16(c)是示出在开头区域和中间区域以外的区域中，从数据“0”存储状态通过第2预写处理写入“1”，之后执行了擦除处理时的阈值电压Vth的变化的图。图16(d)是示出在开头区域和中间区域以外的区域中，从数据“0”存储状态通过第2预写处理写入“0”，之后执行了擦除处理时的阈值电压Vth的变化的图。
如图15和图16所示，在区段式擦除2中，结束后的正单元MCP、负单元MCN的阈值电压Vth的大小关系不会维持区段式擦除实施前的阈值电压Vth的大小关系。即使存在以几个比特、或几个地址为单位维持的地方，也会丧失存储矩阵整体中的写入数据的连续性。区段式擦除2与上述区段式擦除1相比，数据读取需要时间，因此虽然执行时间变长，但是具有能够保护机密性高的数据的优点。
(双单元数据的复原)
在通过区段式擦除1指令不小心擦除了双单元数据时，为了复原被擦除的双单元数据，在微型计算机1上安装有复原指令。
图17是示出第2实施方式的双单元数据的复原的顺序的流程图。
在步骤S501中，向闪存模块6输入来自CPU2的复原指令和复原对象块的指定。作为复原对象块，指定存储矩阵MAT0～MAT3中的任意一个矩阵。
在步骤S502中，控制电路120将复原对象块的起始地址设定为地址ADR。
在步骤S503中，根据地址ADR，通过第1行解码器RDEC1、第2行解码器RDEC2以及列解码器CDEC，选择由地址ADR、地址ADR的后续的3个地址共计4个地址指定的32个双单元TC。控制电路120将MG、CG、SL设定成图5(a)所示的读取电压，通过读出放大器SA、输出缓冲器、数据总线D(31：0)，将所读取的32比特的双单元数据发送到控制电路120。即使在空白擦除状态下，如果负单元MCN的阈值电压Vth比正单元MCP的阈值电压Vth高，则判定为所读取的双单元数据为“1”，如果正单元MCP的阈值电压Vth比负单元MCN的阈值电压Vth高，则判定为所读取的双单元数据为“0”。
在步骤S504中，列解码器CDEC通过C2信号将改写列选择器MC2GP、MC2GN接通，输入输出电路IOBUF通过信号线D0P、D0N将与所读取的双单元数据相同的写入数据设定到正写入数据锁存电路WDLP和负写入数据锁存电路WDLN。即，在所读取的双单元数据为“1”时，由于正单元MCP的阈值电压Vth低，负单元MCN的阈值电压Vth高，因此输入输出电路IOBUF将写入数据设定为“1”，仅使负单元MCN的阈值电压Vth增加。另外，在所读取的双单元数据为“0”时，由于负单元MCN的阈值电压Vth低，正单元MCP的阈值电压Vth高，因此输入输出电路IOBUF将写入数据设定为“0”，仅使正单元MCP的阈值电压Vth增加。
在步骤S505中，控制电路120开始写入。
在步骤S506中，控制电路120通过所选择的MBL、SBL、SG、MG、SL、WELL对双单元TC施加写入偏压，从而使双单元TC的一方的存储单元的阈值电压Vth增加。
在步骤S507中，实施写入校验。即，在写入数据为“0”时，通过正校验检测放大器VSP判定正单元MCP的阈值电压Vth是否超过第1写入校验电压WVER1。在写入数据为“1”时，通过负校验检测放大器VSN判定负单元MCN的阈值电压Vth是否超过第1写入校验电压WVER1。
在步骤S508中，关于32个双单元TC中的至少一个，在使阈值电压Vth增加的一方的存储单元的阈值电压Vth为第1写入校验电压WVER1以下时，处理回到步骤S506。关于32个双单元TC的全部，在使阈值电压Vth增加的一方的存储单元的阈值电压Vth超过第1写入校验电压WVER1时，处理回到步骤S509。
在步骤S509中，控制电路120使地址ADR增加一个。在步骤S510中，在地址ADR为(最终地址+1)的情况下，处理结束。在地址ADR不为(最终地址+1)的情况下，处理回到步骤S503。
如上所述，控制电路120根据第2擦除指令在擦除对象的多个双存储单元中的至少一部分中，以使1个或2个以上的存储单元处于将预写前的数据的写入状态的正单元与负单元对的各个阈值的大小关系反转的擦除状态的方式，实施所述擦除处理。更具体地讲，在通过预写而同时施加写入偏压的多个双存储单元中的至少一个中，实现使正单元与负单元对的各个阈值的大小关系反转的擦除状态。
另一方面，在根据第1擦除指令将擦除对象的多个双存储单元擦除的擦除处理中，基本上不变更处于预写前的写入状态的正单元与负单元对的阈值的大小关系。由此，关于通过擦除处理而阈值的大小关系反转的单元对的数量，第2擦除指令的擦除处理比第1擦除指令多。与第1擦除指令相比，根据第2擦除指令实施了擦除处理的多个双单元的数据值在尝试了数据的读取时，与擦除前的数据值不同的比特数增多。基于第2擦除指令的擦除与第1擦除指令的擦除相比，数据的再现性低，保持擦除前的数据的机密性。
如以上所述，根据本实施方式，与第1实施方式同样，通过第1擦除指令，用户能够为了简单地重新写入数据而进行双单元数据的擦除，通过第2擦除指令，用户能够进行保持了机密的双单元数据的擦除。
另外，通过使用复原指令，能够从第1擦除指令的执行后的空白擦除状态复原原来的数据。
[第3实施方式]
在第1和第2实施方式中说明的区段式擦除2中的第2预写处理和复原的处理通过闪存模块6内的控制电路120来控制。因此，需要在闪存模块6内的控制电路120中安装区段式擦除2中的第2预写处理和复原处理的功能。在本实施方式中，CPU2执行区段式擦除2中的预写程序和复原程序，从而即使在闪存模块6内的控制电路120中并未安装第2预写处理和复原的功能时，也能够执行第2预写和复原。
图18是示出预写程序的处理顺序的图。
在步骤0中开始处理。
在步骤1中，CPU2将指示向正校验检测放大器VSP和负校验检测放大器VSN供给第2写入校验电压WVER2来作为参照电压的值设定在控制电路120内的寄存器131中。另外，寄存器131的默认值是指示向正校验检测放大器VSP和负校验检测放大器VSN供给第1写入校验电压WVER1来作为参照电压的值。
在步骤2中，CPU2将地址ADR设定为擦除对象块的起始地址。
在步骤3中，CPU2输出由读取指令Read和地址ADR构成的读取命令。当接受该指令时，控制电路120读取由地址ADR和地址ADR的后续的3个地址共计4个地址指定的32个双单元TC的双单元数据并输出到CPU2。从控制电路120输出的双单元数据成为32比特的DATA。
在步骤4中，CPU2输出由程序指令Write、地址ADR及数据/DATA构成的程序命令。当接受该指令时，控制电路120向由地址ADR和地址ADR的后续的3个地址共计4个地址指定的32个双单元TC写入32比特的数据/DATA。/DATA是使在步骤3中读取到的DATA的各比特反转而得的数据。此处，通过寄存器131的设定，向校验检测放大器VSP、VSN供给第2写入校验电压WVER2，因此直到各双单元TC的正单元MCP和负单元MCN的一方的阈值电压Vth超过第2写入校验电压WVER2为止，继续执行写入处理。
在步骤5中，CPU2使地址ADR增加一个。
在步骤6中，在地址ADR为擦除对象块的(中间地址+4)的情况下，CPU2使处理前进到步骤7。在地址ADR不是擦除对象块的中间地址时，CPU2使处理回到步骤4。
在步骤7中，CPU2输出由读取指令Read和地址ADR构成的读取命令。当接受该指令时，控制电路120读取由地址ADR和地址ADR的后续的3个地址共计4个地址指定的32个双单元TC的双单元数据并输出到CPU2。从控制电路120输出的双单元数据成为32比特的DATA。
在步骤8中，CPU2输出由程序指令Write、地址ADR及数据/DATA构成的程序命令。当接受该指令时，控制电路120向由地址ADR和地址ADR的后续的3个地址共计4个地址指定的32个双单元TC写入32比特的数据/DATA。/DATA是使在步骤7中读取到的DATA的各比特反转而得的数据。
在步骤9中，CPU2使地址ADR增加一个。
在步骤10中，在地址ADR为擦除对象块的(最终地址+4)的情况下，CPU2结束处理。在地址ADR不是擦除对象块(最终地址+1)的情况下，CPU2使处理回到步骤8。
图19是示出复原程序的处理顺序的图。
在步骤0中开始处理。
在步骤1中，CPU2将地址ADR设定为复原对象块的起始地址。
在步骤2中，CPU2输出由读取指令Read和地址ADR构成的读取命令。当接受该指令时，控制电路120读取由地址ADR和地址ADR的后续的3个地址共计4个地址指定的32个双单元TC的双单元数据并输出到CPU2。从控制电路120输出的双单元数据成为32比特的DATA。
在步骤3中，CPU2输出由程序指令Write、地址ADR及数据DATA构成的程序命令。当接受该指令时，控制电路120向由地址ADR和地址ADR的后续的3个地址共计4个地址指定的32个双单元TC写入32比特的DATA。DATA与在步骤2中读取的DATA相同。此处，由于向校验检测放大器VSP、VSN供给第1写入校验电压WVER1，因此直到各双单元TC的正单元MCP和负单元MCN的一方的阈值电压Vth超过第1写入校验电压WVER1为止，继续执行写入处理。
在步骤4中，CPU2使地址ADR增加一个。
在步骤5中，在地址ADR为擦除对象块的(最终地址+4)的情况下，CPU2结束处理。在地址ADR不是擦除对象块的(最终地址+1)的情况下，CPU2使处理回到步骤2。
区段式擦除2程序和复原程序存储在图4所示的闪存模块6的存储矩阵MAT0～MAT3中的任意一个，在区段式擦除2和复原处理之前，被转送到图3的RAM5并由CPU2读取并执行。或者，区段式擦除2程序和复原程序也可以通过微型计算机1的外部设备(例如打字机)经由微型计算机1的内部的输入输出端口而写入到RAM5。
如上所述，根据本实施方式，即使在闪存模块6内的控制电路120中并未安装第2预写处理和复原的功能，CPU2通过执行预写程序和复原程序，也能够实现与第2实施方式相同的区段式擦除2和复原。
本发明不限定于上述实施方式，还包含例如如下所示的变形例。
(1)区段式擦除2的写入数据
在本发明的实施方式中，在区段式擦除2中，向擦除对象块的前半部分的区域写入使从擦除对象块的开头区域读取的数据反转而得的数据，向擦除对象块的后半部分的区域写入使从擦除对象块的中间区域读取的数据反转而得的数据，但是不限于这些。
也可以对擦除对象块实施N分割，将使从被分割的各区域的开头区域读取的数据反转而得的数据写入到各区域的全体。或者，也可以像擦除对象块的全部区域写入使从擦除对象块的开头区域读取的数据反转而得的数据。或者，也可以从擦除对象块的各区域读取数据，将使所读取的数据反转而得的数据写入到各区域。也可以不从擦除对象块读取数据，而将随机数据写入到擦除对象块。
(2)第2预写处理的写入校验电压
在本发明的实施方式中，在第2预写处理中，判定使阈值电压Vth增加的一侧的存储单元的阈值电压Vth是否超过第2写入校验电压WVER2，但是不限定此，也可以判定使阈值电压Vth增加的一侧的存储单元的阈值电压Vth是否超过第1写入校验电压WVER1。此时，虽然区段式擦除2结束后的正单元MCP、负单元MCN的阈值电压Vth的大小关系维持区段式擦除2实施前的阈值电压Vth的大小关系的概率比使用第2写入校验电压WVER2的情况高，但是不会完全维持区段式擦除2实施前的阈值电压Vth的大小关系。因此，在只要有一点儿不维持区段式擦除2实施前的阈值电压Vth的大小关系即可时，在第2预写处理中，也可以判定使阈值电压Vth增加的一侧的存储单元的阈值电压Vth是否超过第1写入校验电压WVER1。
(3)仅安装区段式擦除2
在上述实施方式中，若是只对机密保存数据进行处理的闪存模块，也可以不必在闪存模块中安装区段式擦除1(或其预写程序)和复原处理(或其复原程序)。
(4)仅安装区段式擦除1和复原处理
另一方面，对于不需要机密保存数据的擦除的用户，也可以不在闪存模块中安装区段式擦除2(或其预写程序)。
以上，虽然根据实施方式具体说明了由本申请发明人完成的发明，但是本发明不限定于实施方式，当然也能够在不脱离其要旨的范围内进行各种变更。
标号说明
1微型计算机(MCU)，2中央处理装置(CPU)，3直接内存访问控制器(DMAC)，4总线接口电路(BIF)，5随机存取存储器(RAM)，6闪存模块(FMDL)，7快闪定序器(FSQC)，8、9外部输入输出端口(PRT)，10定时器(TMR)，11时钟脉冲发生器(CPG)，91、93数据保存部，92、94设定部，RDEC1第1行解码器，RDEC2第2行解码器，IOBUF输入输出电路，CDEC列解码器，VPG电源电路，TMG定时发生器，100半导体装置，101、MARY存储阵列，102第1存储元件，103第2存储元件，104双单元，105、120控制电路，121读出放大器电路，122Y选择部，123写入锁存部，124校验部，131寄存器，P1～P6、P沟道MOS晶体管，N1～N6 N沟道MOS晶体管，IV1～IV4逆变器，HACSP高速接入端口，LACSP低速接入端口，HBUS高速总线，PBUS外围总线，MAT0～MAT3存储矩阵，SA读出放大器，VSP正校验检测放大器，VPN负校验检测放大器，VERC校验电路，WDLP正写入数据锁存电路，WDLN负写入数据锁存电路，MC1GP、MC1GN校验选择器，MC2GP、MC2GN改写列选择器，SELP、SELN副位线选择器，YSELP、YSELN Y选择器，B0～B31缓冲器，TC双单元，MCP、MCN非易失性存储单元，MBLP、MBLN主位线，WL字线，SBLP、SBLN副位线，MGL存储栅选择线。

Claims (3)

1.一种半导体装置，其特征在于，
包括：存储阵列，包含多个由通过阈值电压的差异保存二值数据并且能够分别进行电改写的第1存储元件和第2存储元件构成的双单元；和
控制电路，对所述双单元中保存的双单元数据的擦除进行控制，
所述控制电路在接受了第1擦除指令时，对使所述第1存储元件的阈值电压和所述第2存储元件的阈值电压都增加的第1预写处理的执行进行控制，之后，直到所述第1存储元件的阈值电压和所述第2存储元件的阈值电压变得比预定的擦除校验电平小为止，对使所述第1存储元件的阈值电压和所述第2存储元件的阈值电压都减少的擦除处理的执行进行控制，
所述控制电路在接受了第2擦除指令时，对使所述第1存储元件和所述第2存储元件中的一方的阈值电压增加的第2预写处理的执行进行控制，之后，对所述擦除处理的执行进行控制，
所述控制电路在接受了所述第2擦除指令时，从所述存储阵列内的预定的双单元读取双单元数据，在所述双单元数据表示所述第1存储元件的阈值电压比所述第2存储元件的阈值电压大时，使所述存储阵列内的所述预定的双单元和其它双单元的所述第2存储元件的阈值电压增加，在所述双单元数据表示所述第2存储元件的阈值电压比所述第1存储元件的阈值电压大时，使所述存储阵列内的所述预定的双单元和其它双单元的所述第1存储元件的阈值电压增加，
所述控制电路在接受了所述第2擦除指令时，从所述存储阵列内的擦除对象块的开头区域的双单元读取双单元数据，在所述双单元数据表示所述第1存储元件的阈值电压比所述第2存储元件的阈值电压大时，使所述存储阵列内的从所述开头区域到中间区域的紧前为止的双单元的所述第2存储元件的阈值电压增加，在所述双单元数据表示所述第2存储元件的阈值电压比所述第1存储元件的阈值电压大时，使所述存储阵列内的从所述开头区域到中间区域的紧前为止的双单元的所述第1存储元件的阈值电压增加，
所述控制电路从所述存储阵列内的擦除对象块的中间区域的双单元读取双单元数据，在所述双单元数据表示所述第1存储元件的阈值电压比所述第2存储元件的阈值电压大时，使所述存储阵列内的从所述中间区域到最终区域为止的双单元的所述第2存储元件的阈值电压增加，在所述双单元数据表示所述第2存储元件的阈值电压比所述第1存储元件的阈值电压大时，使所述存储阵列内的从所述中间区域到最终区域的紧前为止的双单元的所述第1存储元件的阈值电压增加。
2.根据权利要求1所述的半导体装置，其中，
所述控制电路在接受了程序指令时，使所述第1存储元件和所述第2存储元件的一方的阈值电压增加直到超过第1写入校验电压为止，
所述控制电路在接受了所述第2擦除指令时，使所述第1存储元件和所述第2存储元件中的一方的电压增加直到超过第2写入校验电压为止，其中，所述第2写入校验电压比所述第1写入校验电压大。
3.根据权利要求1所述的半导体装置，其中，
所述控制电路在接受了所述第1擦除指令之后又接受了复原指令时，从所述双单元读取双单元数据，在所述双单元数据表示所述第1存储元件的阈值电压比所述第2存储元件的阈值电压大时，使所述双单元的所述第1存储元件的阈值电压增加，在所述双单元数据表示所述第2存储元件的阈值电压比所述第1存储元件的阈值电压大时，使所述双单元的所述第2存储元件的阈值电压增加。
CN201480002015.XA 2014-03-31 2014-03-31 半导体装置 Active CN105283919B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/059546 WO2015151197A1 (ja) 2014-03-31 2014-03-31 半導体装置、プレライトプログラム、および復元プログラム

Publications (2)

Publication Number Publication Date
CN105283919A CN105283919A (zh) 2016-01-27
CN105283919B true CN105283919B (zh) 2020-08-28

Family

ID=54239566

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480002015.XA Active CN105283919B (zh) 2014-03-31 2014-03-31 半导体装置

Country Status (7)

Country Link
US (2) US9640267B2 (zh)
EP (1) EP3128517A4 (zh)
JP (1) JP6234945B2 (zh)
KR (1) KR20160140329A (zh)
CN (1) CN105283919B (zh)
TW (1) TWI620187B (zh)
WO (1) WO2015151197A1 (zh)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105474325B (zh) * 2013-08-22 2019-08-02 瑞萨电子株式会社 将双单元的存储数据屏蔽而进行输出的半导体器件
JP6479604B2 (ja) * 2015-08-10 2019-03-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US10163479B2 (en) 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
US10460781B2 (en) * 2016-09-27 2019-10-29 Spin Memory, Inc. Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10546625B2 (en) 2016-09-27 2020-01-28 Spin Memory, Inc. Method of optimizing write voltage based on error buffer occupancy
US10192602B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Smart cache design to prevent overflow for a memory device with a dynamic redundancy register
US10437491B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register
US10437723B2 (en) 2016-09-27 2019-10-08 Spin Memory, Inc. Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device
US10818331B2 (en) 2016-09-27 2020-10-27 Spin Memory, Inc. Multi-chip module for MRAM devices with levels of dynamic redundancy registers
US10360964B2 (en) 2016-09-27 2019-07-23 Spin Memory, Inc. Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device
US10446210B2 (en) 2016-09-27 2019-10-15 Spin Memory, Inc. Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers
US10628316B2 (en) 2016-09-27 2020-04-21 Spin Memory, Inc. Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register
US10366774B2 (en) 2016-09-27 2019-07-30 Spin Memory, Inc. Device with dynamic redundancy registers
US10192601B2 (en) 2016-09-27 2019-01-29 Spin Transfer Technologies, Inc. Memory instruction pipeline with an additional write stage in a memory device that uses dynamic redundancy registers
US10489245B2 (en) 2017-10-24 2019-11-26 Spin Memory, Inc. Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them
US10481976B2 (en) 2017-10-24 2019-11-19 Spin Memory, Inc. Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers
US10656994B2 (en) 2017-10-24 2020-05-19 Spin Memory, Inc. Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques
US10529439B2 (en) 2017-10-24 2020-01-07 Spin Memory, Inc. On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects
WO2019133299A1 (en) * 2017-12-27 2019-07-04 Spin Transfer Technologies, Inc. A memory device with a dual y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank
US10395711B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Perpendicular source and bit lines for an MRAM array
US10424726B2 (en) 2017-12-28 2019-09-24 Spin Memory, Inc. Process for improving photoresist pillar adhesion during MRAM fabrication
US10891997B2 (en) 2017-12-28 2021-01-12 Spin Memory, Inc. Memory array with horizontal source line and a virtual source line
US10811594B2 (en) 2017-12-28 2020-10-20 Spin Memory, Inc. Process for hard mask development for MRAM pillar formation using photolithography
US10395712B2 (en) 2017-12-28 2019-08-27 Spin Memory, Inc. Memory array with horizontal source line and sacrificial bitline per virtual source
US10360962B1 (en) 2017-12-28 2019-07-23 Spin Memory, Inc. Memory array with individually trimmable sense amplifiers
US10546624B2 (en) 2017-12-29 2020-01-28 Spin Memory, Inc. Multi-port random access memory
US10840439B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Magnetic tunnel junction (MTJ) fabrication methods and systems
US10840436B2 (en) 2017-12-29 2020-11-17 Spin Memory, Inc. Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture
US10367139B2 (en) 2017-12-29 2019-07-30 Spin Memory, Inc. Methods of manufacturing magnetic tunnel junction devices
US10784439B2 (en) 2017-12-29 2020-09-22 Spin Memory, Inc. Precessional spin current magnetic tunnel junction devices and methods of manufacture
US10886330B2 (en) 2017-12-29 2021-01-05 Spin Memory, Inc. Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch
US10424723B2 (en) 2017-12-29 2019-09-24 Spin Memory, Inc. Magnetic tunnel junction devices including an optimization layer
US10438995B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Devices including magnetic tunnel junctions integrated with selectors
US10438996B2 (en) 2018-01-08 2019-10-08 Spin Memory, Inc. Methods of fabricating magnetic tunnel junctions integrated with selectors
US10446744B2 (en) 2018-03-08 2019-10-15 Spin Memory, Inc. Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same
US11107974B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer
US10784437B2 (en) 2018-03-23 2020-09-22 Spin Memory, Inc. Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US11107978B2 (en) 2018-03-23 2021-08-31 Spin Memory, Inc. Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer
US10529915B2 (en) 2018-03-23 2020-01-07 Spin Memory, Inc. Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer
JP2019179799A (ja) * 2018-03-30 2019-10-17 ルネサスエレクトロニクス株式会社 半導体記憶装置
US10411185B1 (en) 2018-05-30 2019-09-10 Spin Memory, Inc. Process for creating a high density magnetic tunnel junction array test platform
US10600478B2 (en) 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10559338B2 (en) 2018-07-06 2020-02-11 Spin Memory, Inc. Multi-bit cell read-out techniques
US10593396B2 (en) 2018-07-06 2020-03-17 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
US10692569B2 (en) 2018-07-06 2020-06-23 Spin Memory, Inc. Read-out techniques for multi-bit cells
US10650875B2 (en) 2018-08-21 2020-05-12 Spin Memory, Inc. System for a wide temperature range nonvolatile memory
US10699761B2 (en) 2018-09-18 2020-06-30 Spin Memory, Inc. Word line decoder memory architecture
US11621293B2 (en) 2018-10-01 2023-04-04 Integrated Silicon Solution, (Cayman) Inc. Multi terminal device stack systems and methods
US10971680B2 (en) 2018-10-01 2021-04-06 Spin Memory, Inc. Multi terminal device stack formation methods
US11107979B2 (en) 2018-12-28 2021-08-31 Spin Memory, Inc. Patterned silicide structures and methods of manufacture
JP2021190150A (ja) 2020-06-02 2021-12-13 キオクシア株式会社 メモリシステム及びメモリコントローラ
CN113470730B (zh) * 2021-06-30 2024-03-08 恒烁半导体(合肥)股份有限公司 一种提升Nor Flash存储器存储性能的方法及装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536579A (zh) * 2003-04-08 2004-10-13 株式会社瑞萨科技 存储卡

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3708912B2 (ja) * 2001-09-12 2005-10-19 株式会社東芝 半導体集積回路装置
US6778443B2 (en) * 2001-12-25 2004-08-17 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device having memory blocks pre-programmed before erased
US6967873B2 (en) * 2003-10-02 2005-11-22 Advanced Micro Devices, Inc. Memory device and method using positive gate stress to recover overerased cell
US7522457B2 (en) * 2005-03-31 2009-04-21 Sandisk Corporation Systems for erase voltage manipulation in non-volatile memory for controlled shifts in threshold voltage
US7936604B2 (en) * 2005-08-30 2011-05-03 Halo Lsi Inc. High speed operation method for twin MONOS metal bit array
JP5311784B2 (ja) * 2006-10-11 2013-10-09 ルネサスエレクトロニクス株式会社 半導体装置
US8106443B2 (en) * 2007-10-09 2012-01-31 Genusion, Inc. Non-volatile semiconductor memory device
JP5684966B2 (ja) * 2007-10-09 2015-03-18 株式会社Ｇｅｎｕｓｉｏｎ 不揮発性半導体記憶装置およびその製造方法
JP2009252255A (ja) * 2008-04-01 2009-10-29 Renesas Technology Corp 不揮発性半導体記憶装置
US8199579B2 (en) * 2009-09-16 2012-06-12 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP5328732B2 (ja) * 2010-08-06 2013-10-30 ルネサスエレクトロニクス株式会社 半導体装置
JP2012198966A (ja) * 2011-03-22 2012-10-18 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ消去方法
JP2014044788A (ja) * 2012-08-01 2014-03-13 Genusion:Kk 不揮発性半導体記憶装置を用いた記憶媒体及び情報端末
FR3021806B1 (fr) * 2014-05-28 2017-09-01 St Microelectronics Sa Procede de programmation d'une cellule memoire non volatile comprenant une grille de transistor de selection partagee

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1536579A (zh) * 2003-04-08 2004-10-13 株式会社瑞萨科技 存储卡

Also Published As

Publication number Publication date
US10121546B2 (en) 2018-11-06
TWI620187B (zh) 2018-04-01
TW201537574A (zh) 2015-10-01
CN105283919A (zh) 2016-01-27
EP3128517A4 (en) 2018-03-14
EP3128517A1 (en) 2017-02-08
KR20160140329A (ko) 2016-12-07
US9640267B2 (en) 2017-05-02
WO2015151197A1 (ja) 2015-10-08
US20170271018A1 (en) 2017-09-21
JP6234945B2 (ja) 2017-11-22
JPWO2015151197A1 (ja) 2017-04-13
US20160260486A1 (en) 2016-09-08

Similar Documents

Publication Publication Date Title
CN105283919B (zh) 半导体装置
KR102050812B1 (ko) 트윈 셀의 기억 데이터를 마스크해서 출력하는 반도체 장치
US7221587B2 (en) Semiconductor device and programming method
JP3833970B2 (ja) 不揮発性半導体メモリ
US10102915B2 (en) Semiconductor device including nonvolatile memory configured to switch between a reference current reading system and a complimentary reading system
WO2009081745A1 (ja) 不揮発性半導体記憶装置
TWI619119B (zh) Semiconductor device
JP2011065736A (ja) 不揮発性半導体記憶装置
JP2006338789A (ja) 不揮発性半導体記憶装置
JP6035422B2 (ja) 半導体装置
JPWO2006059374A1 (ja) 半導体装置および半導体装置の制御方法
JPH113594A (ja) 不揮発性メモリおよびデータ書込み、読出し方法
TWI776607B (zh) 半導體裝置及連續讀出方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant