JP5684966B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Description
図面を参照してこの発明の実施形態について説明する。まず、図4〜図13を参照してこの発明の第1の実施形態について説明する。
図15〜図24を参照して、この発明の第2の実施形態であるメモリセルアレイについて説明する。
図25〜図34を参照して、この発明の第3の実施形態であるメモリセルアレイについて説明する。
図35〜図45を参照して、この発明の第4の実施形態であるメモリセルアレイについて説明する。
図46〜図55を参照して、この発明の第5の実施形態であるメモリセルアレイについて説明する。
12 ビット線
13 LDD領域
14 halo領域
15 トンネル酸化膜
16 電荷蓄積層
17 ゲート酸化膜
18 ワード線(ゲート電極)
19 ゲート電極
20 絶縁酸化膜
30 ONO膜
31 オフセット領域
Claims (2)
- 半導体基板に形成されたn型ウエルと、
前記n型ウエルの上にヴァーチャル・グランドアレイ構造に形成されたメモリセルアレイとを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイはマトリクス状配置された複数のpチャネルMONOSセルを有し、
前記n型ウエルの表面領域には複数の帯状の畔部と複数の帯状の溝部とが交互に形成されて、前記複数の帯状の畔部にビットラインとして機能するp型不純物拡散領域が形成されており、
互いに隣接するpチャネルMONOSセルは同じ前記p型不純物拡散領域を互いにソースまたはドレインとして共有し、
前記複数のpチャネルMONOSセルの各々は、第1の電圧が前記pチャネルMONOSセルのそれぞれに接続される前記p型不純物拡散領域に印加され、前記第1の電圧よりも高い第2の電圧が前記n型ウエルに印加され、前記pチャネルMONOSセルのワード線にそれぞれに第2の電圧よりも高い第3の電圧を印加することにより、バンド間トンネリングによってチャネル領域の一側から書き込まれるように構成されている不揮発性半導体記憶装置であって、
前記ワード線は、前記帯状の溝部と交差して延長され、
前記複数のpチャネルMONOSセルの各々は、前記複数の帯状の畔部の一の側壁に沿ってのみn型不純物を斜め注入することにより前記一の側壁側にのみ電界を急峻とするhalo領域を有し、
前記第1の電圧は書き込まれるpチャネルMONOSセルに接して形成されたhalo領域に接するp型不純物拡散領域に印加される
ことを特徴とする不揮発性半導体記憶装置。 - 前記p型不純物拡散領域の濃度よりも低濃度に不純物が拡散された領域が前記一の側壁に対して反対側に位置する側壁に沿ってp型不純物を斜め注入することにより形成されることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
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