JP4854955B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造技術に関し、特に、不揮発性記憶素子を有する半導体装置に適用して有効な技術に関するものである。
半導体装置として、例えば、フラッシュメモリと呼称される不揮発性半導体記憶装置が知られている。このフラッシュメモリのメモリセルにおいては、１つの不揮発性素子で構成した１トランジスタ方式や、１つの不揮発性記憶素子と１つの選択用ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）とを直列に接続した２トランジスタ方式が知られている。また、不揮発性記憶素子においては、半導体基板と制御ゲート電極（コントロール・ゲート電極）との間の浮遊ゲート電極（フローティング・ゲート電極）に情報を記憶させる浮遊ゲート型や、半導体基板とゲート電極との間のゲート絶縁膜（情報蓄積用絶縁膜）にＯＮ（酸化膜／窒化膜：Ｏxide／Ｎitride）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＮＯＳ（Ｍetal Ｎitride Ｏxide Ｓemiconductor）型や、半導体基板とゲート電極との間のゲート絶縁膜（情報蓄積用絶縁膜）にＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜を使用し、このゲート絶縁膜に情報を記憶させるＭＯＮＯＳ（ＭetalＯxide Ｎitride Ｏxide Ｓemiconductor）型が知られている。
例えば、特開２０００−２１６２７１号公報には、アバランシェブレークダウンにより発生した電荷の制御ゲート電極への注入によって閾値電圧が制御される浮遊ゲート（フローティングゲート）型不揮発性記憶素子が開示されている。
本発明は、特に、ＭＯＮＯＳ型不揮発性記憶素子のディスターブモードに関するものである。
特開２０００−２１６２７１号公報
本発明者は、ＭＯＮＯＳ型不揮発性記憶素子を有する半導体装置について検討した結果、以下の問題点を見出した。
ＩＣカードに搭載される不揮発性ＭＯＮＯＳメモリにおいては、電荷保持層（電荷蓄積用絶縁膜（ＯＮＯ膜））へ電子を注入したビット（メモリセル）でゲート電極及び基板（ウエル領域）に負の高電圧ストレスを掛け続けると、閾値電圧が下がるディスターブモードが発生し、製品動作に不具合を起こす場合がある。このディスターブモードが発生するストレスは、拡散層／基板（又はゲート電極）間の電位差が大きいため、拡散層／基板間のｐｎ接合部においてホットホールが発生し、これらが電荷保持層へ注入されることでディスターブが起こる。この現象は以下の２点から示唆される。
（１）拡散層／基板間の接合リークは、ゲートバイアスに強い依存性を持つことから、ホットホールは電界が集中しやすいゲート電極端部下の浅い拡散層付近で発生し、負のゲートバイアスの影響を受けて電荷保持層方向へ引き寄せられると考える。
（２）短チャネル側で上記モードが加速するため、表面ポテンシャル低下に伴い短チャネル効果によりホットホールは電荷保持層へ引き寄せられると考える。
そこで、本発明者は、ホットホールの発生位置をゲート電極から遠ざけるような構造とすることにより、ホットホールがゲートバイアス及び表面ポテンシャルの影響を受け難くなり、電荷保持層への注入効率が減少してディスターブの発生が抑えられると考え、本発明を成した。
本発明の目的は、不揮発性記憶素子を有する半導体装置において、ストレス印加に伴って発生するホットホールの電荷蓄積層への注入効率を低減することが可能な技術を提供することにある。
本発明の他の目的は、不揮発性記憶素子を有する半導体装置の信頼性向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
ディスターブモードは、ストレス時にゲート電極端部下の高電界部で発生するホットホールが電荷保持層へ注入されることが主因と考えられるため、深い拡散層の接合深さ（Ｘｊ）付近の深さにおけるウエル領域を高濃度化し、ゲート電極から離れた深い拡散層下に新たな高電界領域を作ることで、ホットホールの発生位置を電荷保持層から遠ざけるようにする。具体的には例えば以下のようにする。
（１）半導体基板の主面に形成された第１導電型のウエル領域と、前記第１導電型のウエル領域に形成された不揮発性記憶素子とを有する半導体装置であって、
前記不揮発記憶素子は、
前記第１導電型のウエル領域上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、
前記ゲート電極のゲート長方向に互いに離間して前記第１導電型のウエル領域に配置された第２導電型のソース領域及びドレイン領域と、
を有し、
前記第１導電型のウエル領域は、
前記ソース領域と前記ドレイン領域との間に、前記ソース領域、前記ドレイン領域、及び前記電荷蓄積用絶縁膜と接して配置された第３半導体領域と、
前記ソース領域と前記ドレイン領域との間であって、前記半導体基板の主面から深さ方向に向かって前記第３半導体領域よりも深い位置に、前記ソース領域、前記ドレイン領域、及び前記第３半導体領域と接して配置された第２半導体領域と、
前記半導体基板の主面から深さ方向に向かって前記第２半導体領域よりも深い位置に、前記ソース領域、前記ドレイン領域、及び前記第２半導体領域と接して配置された第１半導体領域と、
を有し、
前記第１及び第３半導体領域は、前記第２半導体領域よりも不純物濃度が高い。
上記手段（１）において、前記ソース領域及びドレイン領域の接合深さは、前記第３半導体領域よりも深い。
上記手段（１）において、前記第１半導体領域は、前記第３半導体領域よりも不純物濃度が低い。
上記手段（１）において、前記ゲート電極及び前記第１導電型のウエル領域に電位を印加した時、前記ソース領域と前記第１半導体領域との接合部に高電界領域が生じる。
上記手段（１）において、前記ゲート電極及び前記第１導電型のウエル領域に電位を印加した時、前記ソース領域の前記ゲート電極端部下における表面部分に第１の高電界領域、前記ソース領域と前記第１半導体領域との接合部に第２の高電界領域が生じる。
（２）半導体基板の主面に形成された第１導電型のウエル領域と、前記第１導電型のウエル領域に形成された不揮発性記憶素子とを有する半導体装置であって、
前記不揮発性記憶素子は、
前記第１導電型のウエル領域上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、
前記ゲート電極のゲート長方向に互いに離間して前記第１導電型のウエル領域に配置された第２導電型のソース領域及びドレイン領域と、
を有し、
前記第１導電型のウエル領域は、前記半導体基板の主面から深さ方向に向かった不純物濃度分布において、第１及び第２の不純物濃度ピークを有し、
第１の不純物濃度ピークは、前記ソース領域及び前記ドレイン領域よりも浅い領域に位置し、
前記第２の不純物濃度ピークは、前記ソース領域及び前記ドレイン領域よりも深い領域に位置している。
上記手段（２）において、前記第２の不純物濃度ピークは、前記ソース領域及び前記ドレイン領域の接合深さの近傍に位置している。
上記手段（２）において、前記ゲート電極及び前記第１導電型のウエル領域に電位を印加した時、前記ソース領域と前記ウエル領域との接合部に高電界領域が生じる。
上記手段（２）において、前記ゲート電極及び前記第１導電型のウエル領域に電位を印加した時、前記ソース領域の前記ゲート電極端部下における表面部分に第１の高電界領域、前記ソース領域と前記ウエル領域との接合部に第２の高電界領域が生じる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、不揮発性記憶素子を有する半導体装置において、ストレス印加に伴って発生するホットホールの電荷蓄積層への注入効率を低減することができる。
本発明によれば、不揮発性記憶素子を有する半導体装置の信頼性向上を図ることができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
本実施形態１では、メモリセルがＭＯＮＯＳ型不揮発性記憶素子で構成されたフラッシュメモリ（半導体装置）に本発明を適用した例について説明する。
図１乃至図１５は、本発明の実施形態１であるフラッシュメモリに係わる図であり、
図１は、フラッシュメモリ（半導体装置）のメモリセルアレイの構成を示す等価回路図であり、
図２は、前記メモリセルアレイに搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図３は、図２の一部を拡大した模式的断面図であり、
図４は、不純物濃度分布を示す図（（ａ）は図３のａ−ａ線における不純物濃度分布，（ｂ）は図３のｂ−ｂ線における不純物濃度分布）であり、
図５乃至図１５は、フラッシュメモリの製造工程を示す模式的断面図である。
図１に示すように、フラッシュメモリのメモリセルアレイ２０には、複数のメモリセルＭｃが行列状に複数配置されている。１つのメモリセルＭｃは、図２に示す１つの不揮発性記憶素子Ｑｍで構成されている。メモリセルアレイ２０には、Ｘ方向に沿って延在する複数のワード線ＷＬが配置されており、更にＹ方向に沿って延在する複数のソース線ＳＬ、及び複数のデータ線ＤＬが配置されている。
複数のメモリセルＭｃは、複数のメモリセルＭｃ毎に複数のメモリセルブロック２１に（例えば２１ａ、２１ｂのように）区分けされている。各ブロック２１のメモリセルＭｃは、同一のウエル領域上に形成されており、各ブロック２１のウエル領域にウエル線ＢＬが配置されている。
図２に示すように、フラッシュメモリは、半導体基板として例えばｐ型単結晶シリコンからなるシリコン基板１を主体に構成されている。
シリコン基板１の主面（素子形成領域，回路形成領域）は、素子分離領域（非活性領域）３によって区画された素子形成領域を有し、素子形成領域には、分離用ｎ型ウエル領域５、ｐ型ウエル領域６、不揮発性記憶素子Ｑｍが形成されている。ｐ型ウエル領域６は、詳細に図示していないが、メモリセルアレイ２０において、各メモリセルブロック２１毎に分離して分離用ｎ型ウエル領域５の中に形成され、各ｐ型ウエル領域６は、分離用ｎ型ウエル領域５によって電気的に分離されている。
素子分離領域３は、これに限定されないが、例えば浅溝アイソレーション（ＳＴＩ：Ｓhallow Ｔrench Ｉsolation）領域で構成されている。浅溝アイソレーション領域は、シリコン基板１の主面に浅溝を形成し、その後、浅溝の内部に絶縁膜（例えば酸化シリコン膜）を選択的に埋め込むことによって形成される。
不揮発性記憶素子Ｑｍは、主に、チャネル形成領域、電荷蓄積部として機能する電荷蓄積用絶縁膜７、ゲート電極８、ソース領域及びドレイン領域を有する構成になっている。
シリコン基板１の主面の素子形成領域において、電荷蓄積用絶縁膜７は、ｐ型ウエル領域６上に設けられ、ゲート電極８は、ｐ型ウエル領域６上に電荷蓄積用絶縁膜７を介在して設けられ、チャネル形成領域は、ゲート電極８の直下におけるシリコン基板１の表層部に設けられている。ソース領域及びドレイン領域は、ゲート電極８のゲート長方向に互いに離間して、換言すればチャネル形成領域のチャネル長方向において、チャネル形成領域を挟むようにして、ｐ型ウエル領域６に設けられている。
不揮発性記憶素子Ｑｍのソース領域及びドレイン領域は、エクステンション領域である一対のｎ型半導体領域（不純物拡散層）９、及びコンタクト領域である一対のｎ型半導体領域（不純物拡散領域）１１を有する構成になっている。ｎ型半導体領域９は、ゲート電極８に整合してｐ型ウエル領域６に設けられている。ｎ型半導体領域１１は、ゲート電極８の側壁に設けられたサイドウォールスペーサ１０に整合してｐ型ウエル領域６に設けられている。
コンタクト領域であるｎ型半導体領域１１は、エクステンション領域であるｎ型半導体領域９よりも高不純物濃度になっている。即ち、本実施形態１の不揮発性記憶素子Ｑｍは、ドレイン領域のチャネル形成領域側の不純物を低濃度化したＬＤＤ（Ｌightly Ｄoped Ｄrain）構造になっている。ＬＤＤ構造は、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保できるため、短チャネル効果の発生を抑制することができる。また、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱められるため、ホットキャリアの発生量を低減することができる。
ゲート電極８は、例えば抵抗値を低減する不純物が導入された多結晶シリコン膜で形成されている。ゲート電極８は、ワード線ＷＬの一部で形成、換言すればワード線ＷＬと一体的に形成されている。
ｎ型半導体領域１１及びゲート電極８の各々の表面には、低抵抗化を図るため、シリサイド層（金属・半導体反応層）として例えばコバルトシリサイド（ＣｏＳｉ）層１２が設けられている。これらのコバルトシリサイド層１２は、例えばサリサイド（Ｓalicide：Ｓelf Ａligned Ｓilicide）技術により、サイドウォールスペーサ１０に整合して形成されている。即ち、本実施形態１の不揮発性記憶素子Ｑｍは、サリサイド構造になっている。
シリコン基板１の主面上には、例えば酸化シリコン膜からなる層間絶縁膜１４が設けられている。シリコン基板１の主面と層間絶縁膜１４との間には、ゲート電極８を覆うようにして例えば窒化シリコン膜からなる絶縁膜１３が設けられている。この絶縁膜１３は、層間絶縁膜１４をエッチングして接続孔を形成する時のエッチングストッパー膜として機能する。
一対のｎ型半導体領域１１のうち、一方（図１において左側）のｎ型半導体領域１１上には、層間絶縁膜１４の表面からコバルトシリサイド層１２に到達する接続孔１５が設けられ、この接続孔１５の内部には導電性プラグ１６が埋め込まれている。一方のｎ型半導体領域１１は、コバルトシリサイド層１２、導電性プラグ１６を介在して、層間絶縁膜１４上を延在する配線１７ｓと電気的に接続されている。配線１７ｓは、図１に示すソース配線ＳＬと電気的に接続されている。
一対のｎ型半導体領域１１のうち、他方（図１において右側）のｎ型半導体領域１１上には、層間絶縁膜１４の表面からコバルトシリサイド層１２に到達する接続孔１５が設けられ、この接続孔１５の内部には導電性プラグ１６が埋め込まれている。他方のｎ型半導体領域１１は、コバルトシリサイド層１２、導電性プラグ１６を介在して、層間絶縁膜１４上を延在する配線１７ｄと電気的に接続されている。配線１７ｄは、図１に示すデータ線ＤＬと電気的に接続されている。
電荷蓄積用絶縁膜７は、ＯＮＯ（酸化膜／窒化膜／酸化膜：Ｏxide／Ｎitride／Ｏxide）膜で形成され、本実施形態１では、例えばシリコン基板１の主面側から酸化シリコン膜（ＳｉＯ）７ａ／窒化シリコン膜（ＳｉＮ）７ｂ／酸化シリコン膜（ＳｉＯ）７ｃの順に配置されたＯＮＯ膜で形成されている。電荷蓄積用絶縁膜７の窒化シリコン膜７ｂは電荷保持層として機能する。
不揮発性記憶素子Ｑｍは、ゲート電極８下の電荷蓄積用絶縁膜７おける窒化シリコン膜（電荷保持層）７ｂ中のトラップにホットエレクトロンが注入されると、閾値電圧（Ｖｔｈ）が変化する。即ち、不揮発性記憶素子Ｑｍは、電荷蓄積用絶縁膜７に電荷が蓄積されることで、ソース／ドレイン間に流れるドレイン電流の閾値電圧を制御してメモリ動作する構造になっている。
なお、電荷蓄積用絶縁膜７において、ホットエレクトロンを注入する膜としては、特に窒化シリコン膜に限るものではなく、例えば、酸窒化シリコン（ＳｉＯＮ）膜のような膜中に窒素を含有する絶縁膜を用いることもできる。このような酸窒化シリコン膜を用いた場合、窒化シリコン膜に比べて電荷蓄積用絶縁膜７の耐圧を高めることができるため、ホットエレクトロンの注入回数に応じたゲート電極８下の基板表面（基板と電荷蓄積用絶縁膜との界面近傍）におけるキャリア移動度の劣化に対する耐性を高めることができる。
図３に示すように、不揮発性記憶素子Ｑｍの書き込み動作は、例えば、ドレイン領域Ｄに−１０．７［Ｖ］、ソース領域Ｓに１．５［Ｖ］、ゲート電極８に１．５［Ｖ］、ｐ型ウエル領域６に−１０．７［Ｖ］の電圧を夫々印加し、ゲート電極８下のチャネル形成領域側（基板側）から電荷蓄積用絶縁膜７の窒化シリコン膜７ｂ中にホットエレクトロンを注入することによって行われる。ホットエレクトロンの注入は、電荷蓄積用絶縁膜７の下層の酸化シリコン膜７ａを通過させることによって行われる。
不揮発性記憶素子Ｑｍの消去動作は、例えば、ドレイン領域Ｄがフローティング状態で、ソース領域Ｓ及びｐ型ウエル領域６に１．５［Ｖ］、ゲート電極８に−８．５［Ｖ］の電圧を夫々印加し、電荷蓄積用絶縁膜７の下層の酸化シリコン膜７ａを通過させて、ゲート電極８下のチャネル形成領域側（基板側）から電荷蓄積用絶縁膜７の窒化シリコン膜７ｂ中にホットホールを注入させることによって行われる。
不揮発性記憶素子Ｑｍの読み出し動作は、例えば、ドレイン領域Ｄに０．８［Ｖ］、ソース領域Ｓに０［Ｖ］、ゲート電極８に０［Ｖ］、ｐ型ウエル領域６に０［Ｖ］の電圧を夫々印加して行われる。
図３に示すように、ｐ型ウエル領域６は、シリコン基板１の主面から深さ方向に向かって順次配置されたｐ型半導体領域６ｃ，６ｂ，６ａを有する構成になっている。
ｐ型半導体領域６ｃは、ソース領域とドレイン領域との間に、ソース領域、ドレイン領域、及び電荷蓄積用絶縁膜７の酸化シリコン膜７ａと接して配置されている。
ｐ型半導体領域６ｂは、ソース領域とドレイン領域との間であって、シリコン基板１の主面から深さ方向に向かってｐ型半導体領域６ｃよりも深い位置に、ソース領域、ドレイン領域、及びｐ型半導体領域７ｃと接して配置されている。
ｐ型半導体領域６ａは、シリコン基板１の主面から深さ方向に向かってｐ型半導体領域６ｂよりも深い位置に、ソース領域、ドレイン領域、及びｐ型半導体領域６ｃと接して配置されている。
ｐ型半導体領域６ｃ及び６ａは、ｐ型半導体領域６ｂよりも高不純物濃度で形成され、ｐ型半導体領域６ａは、ｐ型半導体領域６ｃよりも低不純物濃度で形成されている。また、ソース領域及びドレイン領域である一対のｐ型半導体領域１１の接合深さＸｊ（基板の主面からの深さ）は、ｐ型半導体領域６ｃよりも深くなっており、本実施形態１ではｐ型半導体領域６ｂよりも深くなっている。
図４は、不純物濃度分布を示す図（（ａ）は図３のａ−ａ線における不純物濃度分布，（ｂ）は図３のｂ−ｂ線における不純物濃度分布）である。
ｐ型ウエル領域６は、前述したように、ｐ型半導体領域６ｃ及び６ａがｐ型半導体領域６ｂよりも高不純物濃度で形成されているため、図４（（ａ），（ｂ））に示すように、ｐ型半導体領域６ｃの不純物分布からなる第１の不純物濃度ピークと、ｐ型半導体領域６の不純物部分からなる第２の不純物濃度ピークとを有する構成になっている。第１の不純物濃度ピーク（ｐ型半導体領域６ｃ）は、ｎ型半導体領域１１の接合深さＸｊよりも浅い領域に位置している。第２の不純物濃度ピーク（ｐ型半導体領域６ａ）は、ｎ型半導体領域１１の接合深さＸｊよりも深い領域に位置し、ｎ型半導体領域１１の接合深さＸｊの近傍に位置している。
このように構成された不揮発性記憶素子Ｑｍは、後で詳細に説明するが、ゲート電極８及びｐ型ウエル領域６に電圧を印加した時、ソース領域のゲート電極８端部下における表面部分に第１の高電界領域、ソース領域（ｎ型半導体領域１１）とｐ型半導体領域６ａとの接合部に第２の高電界領域が生じる。
次に、フラッシュメモリの製造について、図５乃至図１５を用いて説明する。
まず、半導体基板として、例えば比抵抗が１０［Ωｃｍ］程度のｐ型単結晶シリコンからなるシリコン基板１を準備し、その後、図５に示すように、シリコン基板１の主面に、素子形成領域を区画する素子分離領域３を形成する。素子分離領域３は、これに限定されないが、例えば周知のＳＴＩ技術を用いて形成する。具体的には、素子分離領域３は、シリコン基板１の主面に浅溝（例えば３００［ｎｍ］程度の深さの溝）２ａを形成し、その後、浅溝２ａの内部を含むシリコン基板１の主面上に酸化シリコン膜からなる絶縁膜２ｂをＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法で堆積し、その後、絶縁膜２ｂが浅溝２ａの内部に選択的に残るように、シリコン基板１の主面上の絶縁膜２ｂをＣＭＰ（化学的機械研磨：Ｃhemical Ｍechanical Ｐolishing）法で除去することによって形成される。
次に、熱酸化処理を施して、シリコン基板１の主面の素子形成領域に酸化シリコン膜からなるバッファ絶縁膜４を形成する。
次に、シリコン基板１の主面に不純物をイオン注入し、不純物を活性化させるための熱処理を施して、図６に示すように、分離用ｎ型ウエル領域５、及びｐ型ウエル領域６を形成する。ｐ型ウエル領域６は、詳細に図示していないが、メモリセルアレイ２０において、各メモリセルブロック２１毎に分離して分離用ｎ型ウエル領域５の中に形成され、各ｐ型ウエル領域６は、分離用ｎ型ウエル領域５によって電気的に分離される。
分離用ｎ型ウエル領域５を形成するため不純物としては、例えばリン（Ｐ）を使用する。このリンのイオン注入は、例えば、加速エネルギーが２ＭｅＶ程度、ドーズ量が５．０ｅ１２（５×１０１２）［atoms/cm２］程度の条件で行う。
ｐ型ウエル領域６を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、シリコン基板１の主面から深さ方向に向かって、不純物濃度が異なる領域（ｐ型半導体領域６ｃ，６ｂ，６ａ）を形成するため、３回に分けて行う。
１回目のイオン注入は、ｐ型半導体領域６ａを形成するためのものであり、例えば、加速エネルギーが１５０ＫｅＶ程度、ドーズ量が２．５ｅ１２（２．５×１０１２）［atoms/cm２］程度の条件で行う。
２回目のイオン注入は、ｐ型半導体領域６ｂを形成するためのものであり、例えば、加速エネルギーが５０ＫｅＶ程度、ドーズ量が１．２ｅ１２（１．２×１０１２）［atoms/cm２］程度の条件で行う。
３回目のイオン注入は、ｐ型半導体領域６ｃを形成するためのものであり、例えば、加速エネルギーが２０ＫｅＶ程度、ドーズ量が２．５ｅ１２（２．５×１０１２）［atoms/cm２］程度の条件で行う。
この工程において、シリコン基板１の主面から深さ方向に向かって順次配置されたｐ型半導体領域６ｃ、ｐ型半導体領域６ｂ、ｐ型半導体領域６ｃを有するｐ型ウエル領域６が形成される。また、ｐ型半導体領域６ｃ及び６ａは、ｐ型半導体領域６ｂよりも高不純物濃度で形成され、ｐ型半導体領域６ａは、ｐ型半導体領域６ｃよりも低不純物濃度で形成される。なお、ｐ型半導体領域６ｃは、この後の工程で形成される高濃度のｎ型半導体領域１１の接合深さＸｊよりも浅く形成し、本実施形態１においては、ｐ型半導体領域６ｂも高濃度のｎ型半導体領域１１の接合深さより浅く形成する。
次に、バッファ絶縁膜４を除去した後、図７に示すように、シリコン基板１の主面の素子形成領域上（ｐ型ウエル領域６上）に、ＯＮＯ膜（酸化シリコン膜７ａ／窒化シリコン膜７ｂ／酸化シリコン膜７ｃ）からなる電荷蓄積用絶縁膜７を形成する。このＯＮＯ膜の形成は、これに限定されないが、まず、窒素で希釈した酸素雰囲気中でシリコン基板１に熱処理を施して、シリコン基板１の主面の素子形成領域上に例えば２［ｎｍ］程度の膜厚の酸化シリコン膜７ａを形成し、その後、酸化シリコン膜７ａ上を含むシリコン基板１の主面上の全面に、例えば１５［ｎｍ］程度の膜厚の窒化シリコン膜６ｂをＣＶＤ法で堆積し、その後、窒化シリコン膜７ｂ上に、例えば３［ｎｍ］程度の膜厚の酸化シリコン膜７ｃをＣＶＤ法で堆積し、その後、緻密化のための熱処理を施すことによって行う。
この工程において、窒化シリコン膜６ｂの代わりに、その一部に窒素を含有するような絶縁膜（例えば酸窒化シリコン膜）を用いてもよい。酸窒化シリコン膜は、例えば、モノシラン（ＳｉＨ４）等のようなシラン系ガスと、亜酸化窒素（Ｎ２Ｏ）と、ヘリウム（Ｈｅ）等のような希釈ガスとの混合ガスを用いたＣＶＤ法によって形成することができる。
次に、図８に示すように、シリコン基板１の主面の素子形成領域上を覆うようにして電荷蓄積用絶縁膜７上の全面に、ゲート材として例えば２００［ｎｍ］程度の膜厚の多結晶シリコン膜８ａをＣＶＤ法で堆積し、その後、多結晶シリコン８ａに抵抗値を低減するための不純物をイオン注入し、その後、多結晶シリコン膜８ａに注入された不純物を活性化するための熱処理を施す。
次に、多結晶シリコン膜８ａをパターンニングして、図９に示すように、ゲート電極８を形成し、その後、ゲート電極８をマスクにして、図９に示すように、ＯＮＯ（酸化シリコン膜６ａ／窒化シリコン膜６ｂ／酸化シリコン膜６ｃ）膜をパターンニングする。この工程により、シリコン基板１の主面の素子形成領域上（ｐ型ウエル領域６上）に電荷蓄積用絶縁膜７を介在してゲート電極８が形成される。
次に、シリコン基板１の主面の素子形成領域（ｐ型ウエル領域６）に不純物をイオン注入して、図１０に示すように、ゲート電極８に整合した一対のｎ型半導体領域（エクステンション領域）９を形成する。この工程において、ｎ型半導体領域９は、その接合深さＸｊが、ｐ型ウエル領域６のｐ型半導体領域６ｃよりも深く、ｐ型ウエル領域６のｐ型半導体領域６ｂよりも浅くなるように形成する。ｎ型半導体領域９を形成するための不純物としては、例えばリン（Ｐ）を使用する。このリンのイオン注入は、例えば加速エネルギーが７０ＫｅＶ程度、ドーズ量が７ｅ１２（７×１０１２）［atoms/cm２］程度の条件で行う。
次に、図１１に示すように、ゲート電極８のゲート長方向の側壁にサイドウォールスペーサ１０を形成する。サイドウォールスペーサ１０は、シリコン基板１の主面上の全面に例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で形成し、その後、前記絶縁膜にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エッチングを施すことによって形成される。
次に、シリコン基板１の主面の素子形成領域（ｐ型ウエル領域６）に不純物をイオン注入して、図１２に示すように、サイドウォールスペーサ１０に整合した一対のｎ型半導体領域（コンタクト領域）１１を形成する。この工程において、ｎ型半導体領域１１は、その接合深さＸｊが、ｐ型ウエル領域６のｐ型半導体領域６ｃよりも深くなるように形成する。本実施形態１において、ｎ型半導体領域１１は、ｐ型ウエル領域６のｐ型半導体領域６ａと接する接合深さで形成する。ｎ型半導体領域１１を形成するための不純物としては、例えば砒素（Ａｓ）を使用する。この砒素のイオン注入は、例えば加速エネルギーが４０ＫｅＶ程度、ドーズ量が３．０ｅ１５（３×１０１５）［atoms/cm２］程度の条件で行う。
次に、図１３に示すように、ゲート電極８及びｎ型半導体領域１１の各々の表面にシリサイド層（金属・半導体反応層）として例えばコバルトシリサイド（ＣｏＳｉ）層１２を形成する。コバルトシリサイド層１２の形成は、自然酸化膜等を除去してゲート電極８及びｎ型半導体領域１１の各々の表面を露出させた後、これらの表面を含むシリコン基板１の主面上の全面に高融点金属膜としてコバルト膜を形成し、その後、ゲート電極８及びｎ型半導体領域１１の各々のシリコン（Ｓｉ）とコバルト膜のコバルト（Ｃｏ）とを反応させる熱処理を施すことによって形成される。この後、コバルトシリサイド層１２が形成された領域以外の未反応のコバルト膜を選択的に除去し、その後、コバルトシリサイド層１２を活性化させる熱処理が施される。コバルトシリサイド層１２は、サイドウォールスペーサ１０に整合して形成される。
次に、ゲート電極８上を含むシリコン基板１の主面上の全面に、例えば窒化シリコン膜からなる絶縁膜（エッチングストッパ膜）１３を形成し、その後、シリコン基板１の主面上の全面に、例えば酸化シリコン膜からなる層間絶縁膜１４を形成し、その後、図１４に示すように、例えばＣＭＰ法を用いて層間絶縁膜１４の表面を平坦化する。
次に、層間絶縁膜１４をエッチングし、その後、絶縁膜１３をエッチングして、図１５に示すように、各々のｎ型半導体領域１１上に接続孔１５を形成する。接続孔１５は、層間絶縁膜１４の表面からコバルトシリサイド層１２に到達する。
次に、接続孔１５の内部に、金属等の導電物を埋め込んで導電性プラグ１６を形成し、その後、層間絶縁膜１４上に配線（１７ｓ，１７ｄ）を形成する。この工程により、図１に示す構造となる。
図１６乃至図１８は、フラッシュメモリ（半導体装置）のメモリセルアレイ（Ｍｃ１−１〜Ｍｃ２−４）の構成を示す等価回路図であり、それぞれデータ消去、データ書込み時、データ読み出し時の電圧印加状態を示したものである。ここで、選択するメモリセルと接続されているＷＬを「Ｓelected ＷＬ（選択ワード線）」、選択するメモリセルと接続されていないＷＬを「Ｕn-Ｓelected ＷＬ（非選択ワード線）」と呼ぶこととする。また、選択するメモリセルを含むメモリセルブロックに接続されているウエル（ウエル領域）を「Ｓelected Ｗell（選択ウエル）」、選択するメモリセルを含まないメモリセルブロックに接続されているウエル（ウエル領域）を「Ｕn-Ｓelected Ｗell（非選択ウエル）」と呼ぶこととする。すなわち、「選択ワード線」かつ「選択ウエル」に接続されたメモリセルのみ選択状態と分類される。
図１６は、メモリセルアレイのデータ消去時の電圧印加状態を示す図であり、Ｍｃ１−１（またはＭｃ１−２）を選択して消去動作を行う場合の一例である。図中では、ワード線（ＷＬ）には−８．５Ｖまたは１．５Ｖ、ソース線（ＳＬ）には１．５Ｖ、ウエル領域に印加するバックバイアス（ＢＬ）には１．５Ｖまたは−８．５Ｖが印加され、データ線であるドレイン（ＤＬ）はフローティング状態となっている。消去動作時には、選択ワード線には−８．５Ｖ、非選択ワード線には１．５Ｖが印加されている。また、選択ウエルには１．５Ｖ、非選択ウエルには−８．５Ｖが印加されている。これら印加状態に対し、Ｍｃ１−１（またはＭｃ１−２）では、ゲート電極とウエルとの間には、１０Ｖの電位差が生じている。このような高電位差がデータ書込み状態、すなわち電荷保持層中に電子が蓄積されている状態のメモリセルに印加された場合、電荷保持層中の電子がウエル側の電荷蓄積用絶縁膜を介してＦＮトンネル現象により消失されるため、消去動作が行われる。一方、Ｍｃ１−１（またはＭｃ１−２）以外のメモリセルでは、ゲート電極（ワード線）とウエルとの間には高電位差が発生しないため、消去動作は阻止される。
図１７は、メモリセルアレイのデータ書込み時の電圧印加状態を示す図であり、
Ｍｃ１−１（またはＭｃ１−２）を選択して書込み動作を行う場合の一例である。図中では、ＷＬには１．５Ｖまたは−１０．７Ｖ、ＳＬには１．５Ｖ、ＢＬには−１０．７Ｖ印加され、またＤＬには１．５Ｖ印加またはフローティング状態となっている。書込み動作時には、選択ワード線には１．５Ｖ、非選択ワード線には−１０．７Ｖが印加されている。また、選択ウエルおよび非選択ウエルには−１０．７Ｖが印加されている。これら印加状態に対し、Ｍｃ１−１（またはＭｃ１−２）では、ゲート電極とウエル、かつ、ゲート電極とソースとの間には、１２．２Ｖの電位差が生じている。このような高電位差がデータ消去状態、すなわち電荷保持層中に電子が消失している状態のメモリセルに印加された場合、電荷保持層中の電子がウエル側の電荷蓄積用絶縁膜を介してＦＮトンネル現象により注入されるため、書込み動作が行われる。一方、Ｍｃ１−１（またはＭｃ１−２）以外のメモリセルでは、ゲート電極とウエル、かつ、ゲート電極とソースとの間には高電位差が発生しないため、書込み動作は阻止される。
図１８は、メモリセルアレイのデータ読み出し時の電圧印加状態を示す図である。Ｍｃ１−１を選択して読み出し動作を行う場合の一例である。図中では、ＷＬには０Ｖまたは−２Ｖ、ＳＬには０Ｖ、ＢＬには−２Ｖ印加され、またＤＬには０．８Ｖまたは０Ｖ印加されている。読み出し動作時には、選択ワード線には０Ｖ、非選択ワード線には−２Ｖが印加されている。また、選択ウエルおよび非選択ウエルには−２Ｖが印加されている。これら印加状態に対し、Ｍｃ１−１ではゲートが０Ｖに対し、ドレインに０．８Ｖ印加することにより発生するオフリークを用いて読み出し動作が行われている。一方、Ｍｃ１−１以外のメモリセルではドレインに０Ｖまたはウエルに−２Ｖ印加されているため、オフリークは発生せず、読み出し動作は行われない。
図１９は、不揮発性記憶素子のディスターブ発生モデルを示す図である。
ＩＣカードに搭載される不揮発性ＭＯＮＯＳメモリにおいては、電荷保持層（電荷蓄積用絶縁膜（ＯＮＯ膜））へ電子を注入したビット（メモリセル）でゲート電極２２及び基板（ウエル領域）２３に負の高電圧ストレスを掛け続けると、閾値電圧が下がるディスターブモードが発生し、製品動作に不具合を起こす誤消去が発生する。このディスターブモードが発生するストレスは、拡散層２４／基板２３（又はゲート電極８）間の電位差が大きいため、拡散層２４／基板２３間のｐｎ接合部においてホットホールが発生し、これらが電荷保持層（電荷蓄積用絶縁膜７の窒化シリコン膜７ｂ）へ注入されることでディスターブが起こる。この現象は以下の２点から示唆される。
（１）拡散層２４／基板２３間の接合リークは、ゲートバイアスに強い依存性を持つことから、ホットホールは電界が集中しやすいゲート電極８端部下の浅い拡散層付近で発生し、負のゲートバイアスの影響を受けて電荷保持層方向へ引き寄せられると考える。
（２）短チャネル側で上記モードが加速するため、表面ポテンシャル低下に伴い短チャネル効果によりホットホールは電荷保持層へ引き寄せられると考える。
図２０は、ＭＯＮＯＳ型不揮発性記憶素子の電荷保持層に電子を保持した状態でディスターブが発生するストレスを印加した時の電界及び接合リークの二次元シミュレーションによる計算結果を示す図である。図２０において、（ａ）は深い拡散層の接合深さ（Ｘｊ）付近のウエル領域の不純物濃度を濃くした本発明の新規構造の場合であり、（ｂ）は深い拡散層の接合深さ（Ｘｊ）付近のウエル領域の不純物濃度を濃くしない従来構造の場合である。
図２１は、不揮発性記憶素子の電荷保持層に電子を保持した状態でディスターブが発生するストレスを掛け続けた時の閾値電圧の時間推移（実測）を示す図である。
本実施形態１では、図４に示すように、深い拡散層（ｎ型半導体領域１１）の接合深さ（Ｘｊ）付近のウエル領域の不純物濃度（ｐ型半導体領域６ａ）を従来に比べて高濃度化している。
深い拡散層（ｎ型半導体領域１１）の接合深さ（Ｘｊ）付近のウエル領域の不純物濃度を濃くすると、図２０及び図３に示すように、浅い拡散層付近（ｎ型半導体領域９付近）の高濃度電界領域（ピーク電界（１））に加え、深い拡散層（ｎ型半導体領域１１）下に新たに高電界領域（ピーク電界（２））が形成される。この時、接合リーク経路は、従来構造に比べてゲート電極下の基板表面部を介さずに直接基板に抜けやすくなることがわかる。但し、これらウエル領域の高濃度領域（ｐ型半導体領域６ａ）は、深さがセル間のアイソレーション領域（分離用ｎ型半導体領域５）に近いため、ウエル領域の高濃度領域形成時における打ち込みドーズ量が多すぎると、セル間リーク（メモリセルブロック間リーク）の発生が懸念される。また、ウエル領域の高濃度領域形成時におけるインプラ深さが浅すぎるとホットホールの発生位置がゲート電極に近づくため、従来構造と同様に接合リークはゲート電極下の基板表面部を介し易くなる。一方、深すぎると、高電界領域が形成されない。従って、ウエル領域の高濃度領域は、製品毎に打ち込みエネルギー及びドーズ量の最適化が必要である。
図２１は、ストレスを掛け続けた時の閾値電圧の時間推移図（実測）である。一定時間内でのディスターブに起因する閾値電圧の低下量は、深い拡散層（ｎ型半導体領域１１）の接合深さ（Ｘｊ）付近のウエル領域の不純物濃度を濃くした構造の方が明らかに少ないことがわかる。
このように、ｎ型半導体領域１１の接合深さ（Ｘｊ）付近におけるｐ型ウエル領域６の不純物濃度を濃くすることにより、ゲート電極８から離れたｎ型半導体領域１１下に新たな高電界領域（ピーク電界（２））が形成され、ホットホールの発生位置を電荷蓄積絶縁膜７の電荷保持層（窒化シリコン膜７ｂ）から遠ざけることができるため、ストレス印加に伴って発生するホットホールの電荷蓄積層（窒化シリコン膜７ｂ）への注入効率を低減することができる。
また、ストレス印加に伴って発生するホットホールの電荷蓄積層（窒化シリコン膜７ｂ）への注入効率を低減することができるため、製品動作に不具合を起こす要因となるＭＯＮＯＳ型不揮発性記憶素子Ｑｍのディスターブを抑制することができる。この結果、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍを有するフラッシュメモリ（半導体装置）の信頼性向上を図ることができる。
（実施形態２）
現状のＩＣカードに搭載される不揮発性ＭＯＮＯＳメモリにおいては、前述の実施形態１で説明したディスターブモードだけではなく、電荷保持層へホールを注入したビットに対し、基板に負の高電圧ストレスを掛け続けると、閾値電圧が上がるモードが存在する。このモードは、基板への高電圧印加によりゲート電極直下の表面ポテンシャルが持ち上がり、電荷保持層とのポテンシャル差によって電子が電荷保持層へ注入されることに由来する。従って、閾値電圧上昇により発生するディスターブモード回避のためにはゲート電極直下における表面ポテンシャルを下げることが必要であり、ウエルの低濃度化が有効である。しかしながら、ウエルの低濃度化は閾値電圧低下により発生するディスターブモードとはトレードオフの関係にある。
そこで、本実施形態２では、拡散層下のみに局所的にウエル領域を高濃度化することで、２つのディスターブモードの同時改善を狙ったものである。以下、本実施形態２について詳細に説明する。
図２２は、本発明の実施形態２であるフラッシュメモリに搭載された不揮発性記憶素子の概略構成を示す模式的断面図であり、
図２３乃至図２６は、本発明の実施形態２であるフラッシュメモリの製造工程を示す模式的断面図である。
本実施形態２のフラッシュメモリは、基本的に前述の実施形態１と同様の構成になっており、図２２に示すように、ウエル領域６の構成が異なっている。
ｐ型ウエル領域６は、シリコン基板１の主面から深さ方向に向かって順次配置されたｐ型半導体領域６ｃ，６ｂ，６ａを有し、更にｎ型半導体領域１１下のみに局所的に形成された一対のｐ型半導体領域６ｄを有する構成になっている。
ｐ型半導体領域６ｃは、ソース領域とドレイン領域との間に、ソース領域、ドレイン領域、及び電荷蓄積用絶縁膜７の酸化シリコン膜７ａと接して配置されている。
ｐ型半導体領域６ｂは、ソース領域とドレイン領域との間であって、シリコン基板１の主面から深さ方向に向かってｐ型半導体領域６ｃよりも深い位置に、ソース領域、ドレイン領域、及びｐ型半導体領域６ｃに接して配置されている。
ｐ型半導体領域６ａは、シリコン基板１の主面から深さ方向に向かってｐ型半導体領域６ｂよりも深い位置に、ソース領域、ドレイン領域、及びｐ型半導体領域６ｃと接して配置されている。
一対のｐ型半導体領域６ｄは、シリコン基板１の主面から深さ方向に向かってｎ型半導体領域１１よりも深い位置に、各々のｎ型半導体領域１１と接して配置されている。一対のｐ型半導体領域６ｄは、ゲート電極８のゲート長方向に互いに離間して設けられ、ゲート電極８の側壁のサイドウォールスペーサ１０に整合して形成されている。
ｐ型型半導体領域６ｃは、ｐ型半導体領域６ｂよりも高不純物濃度で形成され、ｐ型半導体領域６ｂは、ｐ型半導体領域６ａよりも高不純物濃度で形成されている。ｐ型半導体領域６ｄは、ｐ型半導体領域６ｂ及び６ａよりも高不純物濃度で形成されている。ソース領域及びドレイン領域である一対のｎ型半導体領域１１の接合深さＸｊ（基板の主面からの深さ）は、ｐ型半導体領域６ｃよりも深くなっており、本実施形態１ではｐ型半導体領域６ｂよりも深くなっている。
ｐ型ウエル領域６は、前述したように、ｐ型半導体領域６ｃ及び６ｄがｐ型半導体領域６ｂ及び６ａよりも高不純物濃度で形成されているため、ｐ型半導体領域６ｃの不純物分布からなる第１の不純物濃度ピークと、ｐ型半導体領域６ｄの不純物部分からなる第２の不純物濃度ピークとを有する構成になっている。第１の不純物濃度ピーク（ｐ型半導体領域６ｃ）は、ｎ型半導体領域１１の接合深さＸｊよりも浅い領域に位置している。第２の不純物濃度ピーク（ｐ型半導体領域６ａ）は、ｎ型半導体領域１１の接合深さＸｊよりも深い領域に位置し、ｐ型半導体領域１１の接合深さＸｊの近傍に位置している。
このように構成された不揮発性記憶素子Ｑｍは、前述の実施形態１と同様に、ゲート電極８及びｐ型ウエル領域６に電圧を印加した時、ソース領域のゲート電極８端部下における表面部分に第１の高電界領域、ソース領域（ｎ型半導体領域１１）とｐ型半導体領域６ｄとの接合部に第２の高電界領域が生じる。
次に、本実施形態２のフラッシュメモリの製造について、図２３乃至図２６を用いて説明する。なお、本実施形態２のフラッシュメモリは、基本的に前述の実施形態１と同様の構成になっているので、ここでは主に異なる工程について説明する。
まず、前述の実施形態１と同様の工程を施してバッファ絶縁膜４まで形成し、その後、シリコン基板１の主面に不純物をイオン注入し、不純物を活性化させるための熱処理を施して、図２３に示すように、分離用ｎ型ウエル領域５、及びｐ型ウエル領域６を形成する。分離用ｎ型半導体領域５は、前述の実施形態１と同様の条件で形成する。
ｐ型ウエル領域６を形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、シリコン基板１の主面から深さ方向に向かって、不純物濃度が異なる領域（ｐ型半導体領域６ｃ，６ｂ，６ａ）を形成するため、３回に分けて行う。
１回目のイオン注入は、ｐ型半導体領域６ａを形成するためのものであり、例えば、加速エネルギーが１５０ＫｅＶ程度、ドーズ量が２．５ｅ１２（２．５×１０１２）［atoms/cm２］程度の条件で行う。
２回目のイオン注入は、ｐ型半導体領域６ｂを形成するためのものであり、例えば、加速エネルギーが５０ＫｅＶ程度、ドーズ量が１．２ｅ１２（１．２×１０１２）［atoms/cm２］程度の条件で行う。
３回目のイオン注入は、ｐ型半導体領域６ｃを形成するためのものであり、例えば、加速エネルギーが２０ＫｅＶ程度、ドーズ量が２．５ｅ１２（２．５×１０１２）［atoms/cm２］程度の条件で行う。
この工程において、シリコン基板１の主面から深さ方向に向かって順次配置されたｐ型半導体領域６ｃ、ｐ型半導体領域６ｂ、ｐ型半導体領域６ｃを有するｐ型ウエル領域６が形成される。また、ｐ型半導体領域６ｃは、ｐ型半導体領域６ｂよりも高不純物濃度で形成され、ｐ型半導体領域６ｂは、ｐ型半導体領域６ａよりも低不純物濃度で形成される。なお、ｐ型半導体領域６ｃは、この後の工程で形成される高濃度のｎ型半導体領域１１の接合深さＸｊよりも浅く形成し、本実施形態１においては、ｐ型半導体領域６ｂも高濃度のｎ型半導体領域１１の接合深さより浅く形成する。
次に、バッファ絶縁膜４を除去した後、前述の実施形態１と同様の工程を施して、図２４に示すように、電荷蓄積用絶縁膜７、ゲート電極８、一対のｎ型半導体領域９を形成する。
次に、前述の実施形態１と同様の工程を施してゲート電極８の側壁にサイドウォールスペーサ１０を形成した後、シリコン基板１の主面の素子形成領域（ｐ型ウエル領域６）に不純物をイオン注入して、図２５に示すように、サイドウォールスペーサ１０に整合した一対のｐ型半導体領域６ｄを形成する。この工程において、ｐ型半導体領域６ｄは、この後の工程で形成される一対のｎ型半導体領域１１の接合深さＸｊよりも深く、このｎ型半導体領域１１と接する領域に形成する。
ｐ型半導体領域６ｄを形成するための不純物としては、例えばボロン（Ｂ）を使用する。このボロンのイオン注入は、例えば加速エネルギーが９０ＫｅＶ程度、ドーズ量が３．０ｅ１２（３×１０１２）［atoms/cm２］程度の条件で行う。
この工程により、ｐ型半導体領域６ａ〜６ｄを有するウエル領域６が形成される。
次に、前述の実施形態１と同様の工程を施して、図２６に示すように、一対のｎ型半導体領域１１を形成し、この後、前述の実施形態１と同様の工程を施して配線（１７ｄ，１７ｓ）まで形成することにより、図２２に示す構造となる。
このように、ｎ型半導体領域１１の接合深さ（Ｘｊ）付近におけるｐ型ウエル領域６の不純物濃度をｐ型半導体領域６ｄによって濃くすることにより、ゲート電極８から離れたｎ型半導体領域１１下に新たな高電界領域（ピーク電界（２））が形成され、ホットホールの発生位置を電荷蓄積絶縁膜７の電荷保持層（窒化シリコン膜７ｂ）から遠ざけることができるため、ストレス印加に伴って発生するホットホールの電荷蓄積層（窒化シリコン膜７ｂ）への注入効率を低減することができる。
また、ｎ型半導体領域１１下のみに局所的にウエル領域６をｐ型半導体領域６ｄによって高濃度化することにより、ゲート電極直下における表面ポテンシャルが下がるため、ストレス印加に伴って発生する電子の電荷蓄積層（窒化シリコン膜７ｂ）への注入効率を低減することができる。
また、ストレス印加に伴って発生する電子の電荷蓄積層（窒化シリコン膜７ｂ）への注入効率を低減することができるため、製品動作に不具合を起こす要因となるＭＯＮＯＳ型不揮発性記憶素子Ｑｍの誤書き込みを抑制することができる。この結果、ＭＯＮＯＳ型不揮発性記憶素子Ｑｍを有するフラッシュメモリ（半導体装置）の信頼性向上を図ることができる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
本発明の実施形態１であるフラッシュメモリ（半導体装置）のメモリセルアレイの構成を示す等価回路図である。 前記メモリセルアレイに搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。 図２の一部を拡大した模式的断面図である。 不純物濃度分布を示す図（（ａ）は図３のａ−ａ線における不純物濃度分布，（ｂ）は図３のｂ−ｂ線における不純物濃度分布）である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態１であるフラッシュメモリの製造工程を示す模式的断面図である。 メモリセルアレイのデータ消去時の電圧印加状態を示す図である。 メモリセルアレイのデータ書込み時の電圧印加状態を示す図である。 メモリセルアレイのデータ読み出し時の電圧印加状態を示す図である。 不揮発性記憶素子のディスターブ発生モデルを示す図である。 不揮発性記憶素子の電荷保持層に電子を保持した状態でディスターブが発生するストレスを印加した時の電界及び接合リークの二次元シミュレーションによる計算結果を示す図（（ａ）は本発明の新規構造の場合，（ｂ）は従来構造の場合）である。 不揮発性記憶素子の電荷保持層に電子を保持した状態でディスターブが発生するストレスを掛け続けた時の閾値電圧の時間推移（実測）を示す図である。 本発明の実施形態２であるフラッシュメモリに搭載された不揮発性記憶素子の概略構成を示す模式的断面図である。 本発明の実施形態２であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態２であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態２であるフラッシュメモリの製造工程を示す模式的断面図である。 本発明の実施形態２であるフラッシュメモリの製造工程を示す模式的断面図である。
符号の説明
１…シリコン基板、２ａ…溝、２ｂ…絶縁膜、３…素子分離領域、４…バッファ絶縁膜、５…分離用ｎ型ウエル領域、６…ｐ型ウエル領域、６ａ，６ｂ，６ｃ，６ｄ…ｐ型半導体領域、７…電荷蓄積用絶縁膜、７ａ…酸化シリコン膜、７ｂ…窒化シリコン膜（電荷保持層）、７ｃ…酸化シリコン膜、８…ゲート電極、９…ｎ型半導体領域（エクステンション領域）、１０…サイドウォールスペーサ、１１…ｎ型半導体領域、１２…シリサイド層、１３…絶縁膜、１４…層間絶縁膜、１５…接続孔、１６…導電性プラグ、１７ｄ，１７ｓ…配線、ＤＬ…データ線、ＳＬ…ソース線、Ｍｃ…メモリセル、Ｑｍ…ＭＯＮＯＳ型不揮発性記憶素子

Claims (11)

  1. 半導体基板の主面に形成された第１導電型のウエル領域と、前記第１導電型のウエル領域に形成された不揮発性記憶素子とを有する半導体装置であって、
    前記不揮発記憶素子は、
    前記第１導電型のウエル領域上に電荷蓄積用絶縁膜を介在して形成されたゲート電極と、
    前記ゲート電極のゲート長方向に互いに離間して前記第１導電型のウエル領域に配置された第２導電型のソース領域及びドレイン領域と、
    を有し、
    前記第１導電型のウエル領域は、
    前記ソース領域と前記ドレイン領域との間に、前記ソース領域、前記ドレイン領域、及び前記電荷蓄積用絶縁膜と接して配置された第３半導体領域と、
    前記ソース領域と前記ドレイン領域との間であって、前記半導体基板の主面から深さ方向に向かって前記第３半導体領域よりも深い位置に、前記ソース領域、前記ドレイン領域、及び前記第３半導体領域と接して配置され、かつ前記第３半導体領域よりも不純物濃度が低い第２半導体領域と、
    前記半導体基板の主面から深さ方向に向かって前記第２半導体領域よりも深い位置に、前記ソース領域、前記ドレイン領域、及び前記第２半導体領域と接して配置され、前記第２半導体領域よりも不純物濃度が低い第１半導体領域と、
    を有し、
    前記半導体基板の深さ方向において前記ソース領域及びドレイン領域と前記第１半導体領域との間に、前記ゲート電極のゲート長方向に互いに離間して一対の第１導電型の第４半導体領域が配置され、
    前記第４半導体領域は、前記第１及び第２半導体領域よりも不純物濃度が高いことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記一対の第４半導体領域のうち、一方の第４半導体領域は、前記ソース領域と接し、他方の第４半導体領域は、前記ドレイン領域と接していることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記ゲート電極及び前記第１導電型のウエル領域に電位を印加した時、前記ソース領域と前記第４半導体領域との接合部に高電界領域が生じることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記ゲート電極及び前記第１導電型のウエル領域に電位を印加した時、前記ソース領域の前記ゲート電極端部下における表面部分に第１の高電界領域、前記ソース領域と前記第４半導体領域との接合部に第２の高電界領域が生じることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記電荷蓄積用絶縁膜は、窒化膜を含む膜で形成され、
    前記不揮発性記憶素子は、前記半導体基板側から前記電荷蓄積用絶縁膜の窒化膜中に電子を注入することによってデータの書込が行われることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記ソース領域及び前記ドレイン領域は、前記ゲート電極に整合して形成された第２導電型の第１半導体領域と、前記ゲート電極の側壁に設けられたサイドウォールスペーサに整合して形成され、かつ前記第２導電型の第１半導体領域よりも不純物濃度が高い第２導電型の第２半導体領域とを有し、
    前記第１導電型の第４半導体領域は、前記第２導電型の第２半導体領域よりも深い位置に配置されていることを特徴とする半導体装置。
  8. 不揮発性記憶素子を有する半導体装置の製造方法であって、
    （ａ）半導体基板の主面に、前記半導体基板の主面から深さ方向に向かって第１導電型の第３半導体領域、第２半導体領域、第１半導体領域が順次配置された第１導電型のウエル領域を形成する工程と、
    （ｂ）前記ウエル領域上に電荷蓄積用絶縁膜を形成する工程と、
    （ｃ）前記電荷蓄積用絶縁膜上にゲート電極を形成する工程と、
    （ｄ）前記ウエル領域に不純物をイオン注入して前記ゲート電極に整合した一対の第２導電型の第１半導体領域を形成する工程と、
    （ｅ）前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
    （ｆ）前記ウエル領域に不純物をイオン注入して前記サイドウォールスペーサに整合した一対の第１導電型の第４半導体領域を形成する工程と、
    （ｇ）前記ウエル領域に不純物をイオン注入して前記サイドウォールスペーサに整合した一対の第２導電型の第２半導体領域であって、前記第２導電型の第１半導体領域よりも高不純物濃度からなる一対の第２導電型の第２半導体領域を形成する工程とを有し、
    前記第１導電型の第３半導体領域は、前記第１導電型の第２半導体領域よりも高不純物濃度で形成され、
    前記第１導電型の第２半導体領域は、前記第１導電型の第１半導体領域よりも高不純物濃度で形成され、
    前記第１導電型の第４半導体領域は、前記第１導電型の第２及び第１半導体領域よりも高不純物濃度で形成され、
    前記第２導電型の第２半導体領域は、前記半導体基板の深さ方向において、前記第１導電型の第３半導体領域よりも深い位置に形成され、
    前記第１導電型の第４半導体領域は、前記半導体基板の深さ方向において、前記第２導電型の第２半導体領域よりも深い位置に形成されることを特徴とする半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記（ｆ）工程は、前記（ｇ）工程の前に実施することを特徴とする半導体装置の製造方法。
  10. 請求項８に記載の半導体装置の製造方法において、
    前記第１導電型の第４半導体領域は、前記第２導電型の第２半導体領域と接する位置に形成されることを特徴とする半導体装置の製造方法。
  11. 請求項８に記載の半導体装置の製造方法において、
    前記電荷蓄積用絶縁膜は、窒化膜を含む膜であることを特徴とする半導体装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8125019B2 (en) * 2006-10-18 2012-02-28 International Business Machines Corporation Electrically programmable resistor
US20080096357A1 (en) * 2006-10-20 2008-04-24 Spansion Llc Method for manufacturing a memory device
US20090189212A1 (en) * 2008-01-30 2009-07-30 Spansion Llc Electronic device having a doped region with a group 13 atom
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
CN101710586B (zh) * 2009-01-09 2011-12-28 深超光电（深圳）有限公司 提高开口率的储存电容及其制作方法
WO2010094233A1 (zh) * 2009-02-18 2010-08-26 南京大学 复合介质栅mosfet光敏探测器及其信号读取方法
JP2012023247A (ja) * 2010-07-15 2012-02-02 Panasonic Corp 半導体記憶装置及びその製造方法
KR102434987B1 (ko) * 2015-04-23 2022-08-22 삼성전자주식회사 박막 형성 방법 및 반도체 소자의 제조 방법
JP2017045793A (ja) * 2015-08-25 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9741400B2 (en) 2015-11-05 2017-08-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, and method for operating the semiconductor device
JP2021048263A (ja) * 2019-09-18 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2022190984A (ja) * 2021-06-15 2022-12-27 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541875A (en) * 1994-07-01 1996-07-30 Advanced Micro Devices, Inc. High energy buried layer implant to provide a low resistance p-well in a flash EPROM array
JPH0964204A (ja) * 1995-08-21 1997-03-07 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP3403312B2 (ja) * 1997-03-26 2003-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP2002198529A (ja) * 2000-10-18 2002-07-12 Hitachi Ltd 半導体装置およびその製造方法
JP2002164448A (ja) * 2000-11-29 2002-06-07 Sony Corp 不揮発性記憶素子及び不揮発性記憶素子の製造方法
US6677208B2 (en) * 2001-09-28 2004-01-13 Texas Instruments Incorporated Transistor with bottomwall/sidewall junction capacitance reduction region and method
US6887758B2 (en) * 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
JP4639040B2 (ja) * 2002-10-10 2011-02-23 パナソニック株式会社 半導体装置の製造方法
CN1286157C (zh) * 2002-10-10 2006-11-22 松下电器产业株式会社 半导体装置及其制造方法
US6768156B1 (en) * 2003-02-10 2004-07-27 Micron Technology, Inc. Non-volatile random access memory cells associated with thin film constructions

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