KR102434987B1 - 박막 형성 방법 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 박막 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로서, 반도체 기판을 제공하는 단계; 환원성 분위기에서 상기 반도체 기판을 제 1 표면처리하는 단계; 인터페이스층을 형성하기 위하여 상기 제 1 표면처리된 상기 반도체 기판을 질화 분위기에서 제 2 표면처리하는 단계; 및 상기 인터페이스층 위에 절연층을 형성하는 단계를 포함하는 박막 형성 방법을 제공한다. 본 발명의 박막 형성 방법 및 반도체 소자의 제조 방법을 이용하면 보다 신속하면서로 누설 전류가 적으며 전기적 특성이 우수한 반도체 소자를 제조할 수 있는 효과가 있다.

Description

박막 형성 방법 및 반도체 소자의 제조 방법 {Method of forming a film and fabrication method of a semiconductor device}
본 발명은 박막 형성 방법 및 반도체 소자의 제조 방법에 관한 것으로서, 더욱 구체적으로는 보다 신속하면서도 누설 전류가 적으며 전기적 특성이 우수한 반도체 소자를 제조할 수 있는 박막 형성 방법 및 반도체 소자의 제조 방법에 관한 것이다.
종래의 실리콘 기반 소자의 스케일링 한계를 극복하기 위하여, 높은 이동도(mobility) 특성을 갖는 물질의 접목이 고려되고 있으며, 그 방안으로 실리콘저머늄(SiGe) 채널 물질의 연구가 진행되고 있다. 하지만 인터페이스층의 특성을 더 개선하고 고품질화할 필요가 있다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 캐리어의 높은 이동도를 보장하면서 누설 전류가 적고 전기적 특성이 우수한 박막의 제조 방법을 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 신속하면서도 누설 전류가 적으며 전기적 특성이 우수한 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 이루고자 하는 세 번째 기술적 과제는 신속하면서도 누설 전류가 적으며 전기적 특성이 우수한 반도체 소자를 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 반도체 기판을 제공하는 단계; 환원성 분위기에서 상기 반도체 기판을 제 1 표면처리하는 단계; 인터페이스층을 형성하기 위하여 상기 제 1 표면처리된 상기 반도체 기판을 질화 분위기에서 제 2 표면처리하는 단계; 및 상기 인터페이스층 위에 절연층을 형성하는 단계를 포함하는 박막 형성 방법을 제공한다.
이 때, 상기 환원성 분위기는 수소(H2) 분위기일 수 있으며, 상기 제 1 표면처리는 약 500℃ 내지 약 800℃의 온도에서 수행되는 제 1 어닐링을 포함할 수 있다.
특히, 상기 반도체 기판은 실리콘저머늄(SiGe) 기판이고, 상기 제 1 표면처리 이전에는 표면에 자연 산화막이 형성되어 있을 수 있다. 이 때, 상기 제 1 표면처리하는 단계는 저머늄(Ge) 산화물의 적어도 일부가 선택적으로 환원되는 단계를 포함할 수 있다. 또, 상기 제 1 표면처리에 의하여 저머늄(Ge) 산화물의 함량은 상기 자연 산화막보다 감소된 것일 수 있다. 또, 상기 제 1 표면처리를 수행하는 동안 실리콘 화합물 또는 실리콘 전구체가 공급되지 않을 수 있다.
또, 상기 제 1 표면처리에 의하여 상기 반도체 기판의 표면에 실질적으로 실리콘(Si) 산화물의 막이 생성될 수 있다. 이 때, 상기 제 2 표면처리에 의하여 상기 실리콘 산화물 위에 실리콘 산질화물(SiON)의 막이 형성될 수 있다. 특히, 상기 질화 분위기는 질소(N2), 암모니아(NH3), 히드라진(N2H4), 메틸히드라진(MeN2H3), 모노메틸아민(MeNH2), 디메틸아민(Me2NH), 또는 트리메틸아민(Me3N) 분위기일 수 있다. 또, 상기 실리콘 산화물의 막의 두께와 상기 실리콘 산질화물의 막의 두께의 비율은 약 1:3 내지 약 1:10일 수 있다. 또, 상기 인터페이스층은 상기 실리콘 산화물의 막과 상기 실리콘 산질화물의 막을 포함할 수 있다.
상기 인터페이스층의 두께는 약 5 옹스트롬(Å) 내지 약 30 옹스트롬일 수 있다.
본 발명은 상기 두 번째 과제를 이루기 위하여, 반도체 기판을 제공하는 단계; 환원성 분위기에서 상기 반도체 기판을 제 1 표면처리하는 단계; 인터페이스층을 형성하기 위하여 상기 제 1 표면처리된 상기 반도체 기판을 질화 분위기에서 제 2 표면처리하는 단계; 상기 인터페이스층 위에 게이트 유전막을 형성하는 단계; 및 상기 게이트 유전막 위에 게이트 전극을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
이 때, 상기 반도체 기판의 상기 제 1 표면처리되는 부분은 채널 영역을 포함할 수 있다. 특히, 상기 게이트 유전막의 유전율은 상기 인터페이스층의 유전율보다 더 클 수 있다.
상기 반도체 기판은 III-V족 물질 또는 IV족 물질로 될 수 있다. 이 때, 상기 반도체 기판은 상기 제 1 표면처리 이전에는 표면에 적어도 2종의 원소의 자연 산화막이 형성되어 있을 수 있다. 또, 상기 제 1 표면처리하는 단계는 상대적으로 원자 반경이 더 큰 원소의 산화물이 선택적으로 환원되는 단계를 포함할 수 있다. 상기 제 1 표면처리에 의하여 상대적으로 원자 반경이 더 큰 원소의 산화물의 함량은 상기 자연 산화막보다 감소될 수 있다.
또한, 하부 인터페이스층이 상기 제 1 표면처리에 의하여 형성될 수 있다. 상부 인터페이스층이 상기 제 2 표면처리에 의하여 형성될 수 있다. 상기 상부 인터페이스층의 두께는 상기 하부 인터페이스층의 두께의 약 3배 내지 약 10배일 수 있다. 또, 상기 상부 인터페이스층은 실리콘 산질화물의 막이고, 산소에 대한 질소의 분율은 상기 하부 인터페이스층으로부터 멀어질수록 증가할 수 있다.
또, 상기 제 2 표면처리는 약 500℃ 내지 약 800℃의 온도에서 수행되는 제 2 어닐링을 포함할 수 있다.
본 발명은 상기 세 번째 기술적 과제를 이루기 위하여, 소스 영역 및 드레인 영역 사이에 배치된 실리콘저머늄 채널 영역; 상기 채널 영역의 위에 위치하는 인터페이스층; 상기 인터페이스층 위에 위치하는 게이트 유전막; 및 상기 게이트 유전막 위에 존재하는 게이트 전극을 포함하는 반도체 소자를 제공한다. 이 때, 상기 인터페이스층은 상기 실리콘저머늄 채널 영역과 접촉하는 하부 인터페이스층 및 상기 하부 인터페이스층과 상기 게이트 유전막 사이에 개재된 상부 인터페이스층을 포함할 수 있다.
또, 상기 하부 인터페이스층은 실리콘 산화물의 막이고, 상기 상부 인터페이스층은 실리콘 산질화막일 수 있다. 상기 게이트 유전막은 상기 게이트 전극의 하부면으로부터 상기 게이트 전극의 측벽까지 연장될 수 있다. 또, 상기 인터페이스층은 상기 게이트 전극의 측벽을 따라 연장되지 않을 수 있다. 또, 상기 인터페이스층은 상기 게이트 전극과 상기 실리콘저머늄 채널 영역 사이에만 존재할 수 있다.
또, 상기 인터페이스층은 상기 채널 영역과 직접 접촉할 수 있다.
또, 상기 반도체 소자는 수평형 FET(planar field effect transistor), FinFET, 게이트-올-어라운드(gate-all-around, GAA) FET, 및 수직형 FET(vertical FET) 중의 어느 하나일 수 있다.
또한 본 발명의 일 태양은 제어부; 데이터를 입력 또는 출력할 수 있는 입출력부; 데이터를 저장할 수 있는 메모리부; 외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및 상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스를 포함하는 전자 시스템을 제공한다. 이 때, 상기 제어부 및 상기 메모리부 중의 적어도 하나가 상기 반도체 소자를 포함할 수 있다.
본 발명의 박막 형성 방법 및 반도체 소자의 제조 방법을 이용하면 보다 신속하면서로 누설 전류가 적으며 전기적 특성이 우수한 반도체 소자를 제조할 수 있는 효과가 있다.
도 1은 본 발명의 실시예들에 따른 박막의 주요 구성을 도시한 측단면도이다.
도 2는 본 발명의 실시예들에 따른 박막의 제조 방법을 나타낸 흐름도이다.
도 3a 내지 도 3d는 본 발명의 실시예들에 따른 박막의 제조 방법을 단계별로 나타낸 측단면도들이다.
도 4a 및 도 4b는 제조예 1, 비교예 1 및 비교예 2에서 얻어진 박막에 대하여 각각 X선 광전자 분광법(X-ray photoelectron spectroscopy, XPS) 분석을 수행한 결과를 도시한 그래프이다.
도 4c는 제조예 2와 비교예 3에서 각각 제작된 MOSCAP을 이용하여 박막의 전기적인 특성을 측정한 결과를 나타낸 그래프이다.
도 5a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 단면도이고 도 5b는 도 5a의 B로 표시한 부분을 상세하게 나타낸 부분 확대도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 단면도이다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 8a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 나타낸 사시도이다.
도 8b는 도 8a의 반도체 소자를 B-B' 선을 따라 절개한 단면을 나타낸 측단면도이다.
도 9a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 나타낸 사시도이다.
도 9b는 도 9a의 반도체 소자를 7B-7B' 선을 따라 절개한 단면을 나타낸 측단면도이다.
도 9c는 도 9b의 C로 표시된 부분을 확대하여 나타낸 부분 확대도이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 사시도이다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI) 및 상기 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 12는 본 발명의 실시예들에 따른 CMOS 인버터의 회로도이다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1은 본 발명의 실시예들에 따른 박막(100)의 주요 구성을 도시한 측단면도이다.
도 1을 참조하면, 상기 박막(100)은 반도체 기판(101) 위에 형성된 인터페이스층(110) 및 상기 인터페이스층(110) 위에 형성된 절연층(120)을 포함할 수 있다. 상기 인터페이스층(110)은 상기 반도체 기판(101)에 인접하는 하부 인터페이스층(112) 및 상기 절연층(120)에 가까이 배치되는 상부 인터페이스층(114)을 포함할 수 있다.
일부 실시예들에 있어서, 상기 반도체 기판(101)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 및/또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 박막을 형성하기 위해 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로서 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge을 포함하는 SiGe 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에 있어서, 상기 반도체 기판(101)에 N 형 채널이 형성되도록 의도되는 경우, 상기 반도체 기판(101)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어지거나 SiC로 이루어질 수 있다. 다른 일부 실시예들에 있어서, 상기 반도체 기판(101)에 P 형 채널이 형성되도록 의도되는 경우, 상기 반도체 기판(101)은 SiGe으로 이루어질 수 있다.
상기 인터페이스층(110)은 하부 인터페이스층(112)과 상부 인터페이스층(114)을 포함할 수 있다.
상기 하부 인터페이스층(112)은 상기 반도체 기판(101)으로부터 유래한 원소의 산화물을 포함할 수 있다. 예를 들면, 상기 반도체 기판(101)이 SiGe 기판인 경우 실리콘 산화물(SiOx)일 수 있지만 여기에 한정되는 것은 아니다. 특히 상기 하부 인터페이스층(112) 내에서 저머늄 산화물(GeOx)은 실질적으로 존재하지 않을 수 있다. 상기 하부 인터페이스층(112)의 두께는 약 1 옹스트롬(Å) 내지 약 5 Å일 수 있다.
상기 원소의 산화물(예를 들면 SiOx)에서 상기 원소(예를 들면 Si)가 '반도체 기판(101)으로부터 유래한다'는 말의 의미는 상기 원소의 산화물(예를 들면 SiOx) 내의 상기 원소(예를 들면 Si)가 증착 등의 방법에 의하여 더 부가된 것이 아니라 원래 반도체 기판(101) 내에 존재하던 그 원소(예를 들면 Si)가 어떤 원인에 의해 산화됨으로써 생성되었음을 의미한다.
상기 상부 인터페이스층(114)은 상기 하부 인터페이스층(112)과 구별되는 조성을 갖고 상기 반도체 기판(101)으로부터 유래한 원소의 질화물(nitride) 및/또는 그 원소의 산질화물(oxynitride)을 포함할 수 있다. 예를 들면, 상기 반도체 기판(101)이 SiGe 기판인 경우 실리콘 산질화물(SiON)일 수 있지만 여기에 한정되는 것은 아니다. 특히 상기 상부 인터페이스층(114) 내에도 저머늄 산화물(GeOx)은 실질적으로 존재하지 않을 수 있다.
상기 원소의 산질화물(예를 들면 SiON)에서 상기 원소(예를 들면 Si)가 '반도체 기판(101)으로부터 유래한다'는 말의 의미는 상기 원소의 산질화물(예를 들면 SiON) 내의 상기 원소(예를 들면 Si)가 증착 등의 방법에 의하여 더 부가된 것이 아니라 원래 반도체 기판(101) 내에 존재하던 그 원소(예를 들면 Si)가 어떤 원인에 의해 질화되거나(nitridated) 또는 산질화됨으로써(oxynitridated) 생성되었음을 의미한다.
상기 상부 인터페이스층(114)의 두께는 상기 하부 인터페이스층(112)보다 더 두꺼울 수 있다. 예를 들면, 상기 상부 인터페이스층(114)의 두께는 상기 하부 인터페이스층(112)의 두께의 약 3배 내지 약 10배일 수 있다. 예를 들면, 상기 상부 인터페이스층(114)의 두께는 약 3 Å 내지 약 25 Å일 수 있다. 상기 인터페이스층(110)의 전체 두께는 약 5 Å 내지 약 30 Å일 수 있다. 그러나, 본 발명이 여기에 한정되는 것은 아니다.
상기 상부 인터페이스층(114)의 상부에는 절연층(120)이 배치될 수 있다. 상기 절연층(120)은 상기 인터페이스층(110)의 유전율보다 더 큰 유전율을 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 절연층(120)은 약 10 내지 25의 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 절연층(120)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 하프늄 티타늄 산화물(hafnium titanium oxide), 하프늄 란타늄 산화물(hafnium lanthanum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 지르코늄 란타늄 산화물(zirconium lanthanum oxide), 지르코늄 알루미늄 산화물(zirconium aluminum oxide), 지르코늄 티타늄 산화물(zirconium titanium oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 티타늄 실리콘 산화물(titanium silicon oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합으로 구성되는 군으로부터 선택되는 물질로 이루어질 수 있다. 예를 들면, 상기 절연층(120)은 HfO2, ZrO2, HfSiOx, TaSiOx, 또는 LaOx로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의한 박막(100)에서 상기 절연층(120)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
상기 박막(100)의 적용예는 뒤에서 더욱 상세하게 설명한다.
도 2는 본 발명의 실시예들에 따른 박막(100)의 제조 방법을 나타낸 흐름도이다. 도 3a 내지 도 3d는 본 발명의 실시예들에 따른 박막(100)의 제조 방법을 단계별로 나타낸 측단면도들이다.
도 2 및 도 3a를 참조하면, 반도체 기판(101)이 제공된다(S10). 반도체 기판(101)에 대해서는 도 1을 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명은 생략한다.
상기 기판(101)은 벌크부(B)와 상기 벌크부(B)의 상부에 형성된 자연 산화막(native oxide, NO)을 포함할 수 있다. 상기 기판(101)이 SiGe 기판인 경우에, 상기 자연 산화막(NO)은 실리콘(Si)의 산화물과 저머늄(Ge)의 산화물을 모두 포함할 수 있다. 특히, 상기 자연 산화막(NO)에 있어서 저머늄의 산화물은 양론적으로(stoichiometrically) 산소가 모자라는 산화물이 생성될 수 있는데, 이와 같이 산소가 모자라는 저머늄 산화물의 부분은 캐리어의 이동도(mobility)를 저하시키는 원인이 될 수 있다. 캐리어의 이동도를 증가시키기 위하여 SiGe 기판을 채널로서 사용하는 경우가 많기 때문에 캐리어의 이동도를 저하시키는, 산소가 양론적으로 부족한 저머늄 산화물은 제거하는 것이 의도될 수 있다.
상기 자연 산화막(NO)은 의도적으로 형성된 것일 수도 있고, 상기 반도체 기판(101)을 핸들링하는 과정에서 의도치 않게 형성된 것일 수도 있다. 상기 자연 산화막(NO)의 두께는 수 옹스트롬(Å) 내지 수십 나노미터(nm)의 두께를 가질 수 있다.
상기 자연 산화막(NO)은 자연적으로 생성된 것이기 때문에, 증착 등의 방법에 의하여 반도체 기판(101) 위에 더 부가된 것이 아니다. 따라서, 상기 자연 산화막(NO)의 반도체 원소는 상기 반도체 기판(101)으로부터 유래한 반도체 원소이다.
이하에서는 상기 반도체 기판(101)이 실리콘저머늄(SiGe) 기판인 경우에 대하여 설명하지만 본 발명이 여기에 한정되는 것은 아니다.
도 2 및 도 3b를 참조하면, 자연 산화막(NO)을 갖는 상기 반도체 기판(101)에 대하여 제 1 표면처리를 수행하여 하부 인터페이스층(112)을 형성할 수 있다(S20).
상기 제 1 표면처리는 예를 들면, 열처리 또는 플라스마 처리일 수 있다. 상기 제 1 표면처리에 있어서, 결함을 유발하는 저머늄 산화물을 상기 자연 산화막(NO)으로부터 제거하는 것이 의도될 수 있다.
앞서 설명한 바와 같이 상기 저머늄 산화물은 실리콘 산화물과 함께 존재할 수 있고, 결함을 유발하지 않는 실리콘 산화물의 제거는 의도되지 않을 수 있다. 다시 말해, 상기 실리콘 산화물은 남겨둔 채 상기 자연 산화막(NO)으로부터 상기 저머늄 산화물을 선택적으로 제거하는 것이 의도될 수 있다. 그러므로, 본 단계에서는 실리콘(Si)의 퇴적을 위한 실리콘 화합물 또는 실리콘 전구체가 외부로부터 공급되지 않는다.
상기 제 1 표면처리가 열처리(annealing)에 의하여 수행되는 경우 상기 저머늄과 산소 사이의 결합이 분해될 수 있을 정도의 에너지가 가해지도록 열처리 온도가 결정될 수 있다. 저머늄의 원자 반경이 실리콘의 원자 반경보다 더 크기 때문에 저머늄과 산소 사이의 결합 에너지는 실리콘과 산소 사이의 결합 에너지에 비하여 약하다. 따라서 저머늄과 산소 사이의 결합은 분해가 되지만 실리콘과 산소 사이의 결합은 분해되지 않는 온도가 존재한다. 상기 제 1 표면처리를 위한 열처리는, 예를 들면, 약 500℃ 내지 약 800℃의 온도에서 수 초 내지 수십 초의 시간 동안 수행될 수 있다.
특히, 상기 제 1 표면처리는 환원성 분위기에서 수행될 수 있다. 예를 들면, 상기 제 1 표면처리는 수소(H2)와 같은 환원성 가스를 공급하면서 수행될 수 있다. 상기 환원성 가스의 부피 유량은 가스의 종류와 반응 챔버의 크기에 따라 달라질 수 있으며, 예를 들면, 수십 내지 수백 sccm 일 수 있지만 여기에 한정되는 것은 아니다.
환원성 분위기에서 수행되는 상기 제 1 표면처리의 압력은 수 Torr 내지 대략 1 기압의 범위일 수 있다.
상기 제 1 표면처리에 의하여 상기 자연 산화막(NO)에 비하여 저머늄 산화물의 함량이 감소할 수 있다.
도 2 및 도 3c를 참조하면, 하부 인터페이스층(112) 위에 상부 인터페이스층(114)을 형성하기 위하여 제 2 표면처리를 수행할 수 있다(S30).
제 2 표면처리에 의하여 형성되는 상기 상부 인터페이스층(114)은 최종적으로 얻어지는 인터페이스층(110)의 유전 특성을 조절하기 위하여 수행될 수 있다. 예를 들면, 상기 상부 인터페이스층(114)은 열처리 또는 플라스마 처리될 수 있다.
상기 제 2 표면처리는 질화 분위기에서 수행될 수 있다. 예를 들면, 상기 제 2 표면처리는 질소(N2), 암모니아(NH3), 히드라진(N2H4), 메틸히드라진(MeN2H3), 모노메틸아민(MeNH2), 디메틸아민(Me2NH), 또는 트리메틸아민(Me3N) 분위기에서 수행될 수 있다. 질화 분위기를 조성하기 위해 공급해주는 질소 함유 가스(즉, 질소(N2), 암모니아(NH3), 히드라진(N2H4), 메틸히드라진(MeN2H3), 모노메틸아민(MeNH2), 디메틸아민(Me2NH), 또는 트리메틸아민(Me3N) 등)의 부피 유량은 가스의 종류와 반응 챔버의 크기에 따라 달라질 수 있으며, 예를 들면, 수십 내지 수백 sccm 일 수 있지만 여기에 한정되는 것은 아니다.
상기 제 2 표면처리에 의하여 상기 하부 인터페이스층(112) 위에 상부 인터페이스층(114)이 생성될 수 있다. 상기 상부 인터페이스층(114)은, 예를 들면, 실리콘 산질화막(SiON)일 수 있다.
상기 제 2 표면처리가 열처리(annealing)에 의하여 수행되는 경우 상기 제 2 표면처리는, 예를 들면, 약 500℃ 내지 약 800℃의 온도에서 수 초 내지 수십 초의 시간 동안 수행될 수 있다. 또한, 질화 분위기에서 수행되는 상기 제 2 표면처리의 압력은 수 Torr 내지 대략 1 기압의 범위일 수 있다.
상기 상부 인터페이스층(114)인 실리콘 산질화막(SiON)의 실리콘은 상기 반도체 기판(101)로부터 유래한 것일 수 있다. 그러므로, 본 단계에서도 실리콘(Si)의 퇴적을 위한 실리콘 화합물 또는 실리콘 전구체가 외부로부터 공급되지 않는다.
이 때, 상기 상부 인터페이스층(114)을 이루는 실리콘 산질화막(SiON)에 있어서, 질소의 농도는 균일하지 않을 수 있다. 상기 실리콘 산질화막(SiON)에 있어서 질소의 농도는 상부 표면으로부터 하부 인터페이스층(112)을 향하여 갈수록 감소할 수 있다. 바꾸어 말하면, 상기 실리콘 산질화막(SiON)의 산소에 대한 질소의 몰 분율은 상기 하부 인터페이스층(112)으로부터 멀어질수록 증가할 수 있다.
도 2 및 도 3d를 참조하면, 상기 상부 인터페이스층(114)의 위에 절연층(120)을 형성한다. 상기 절연층(120)을 이루는 물질은 도 1을 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 절연층(120)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 그러나 여기에 한정되는 것은 아니다. 상기 절연층(120)은 약 5Å 내지 약 30Å의 두께를 갖도록 형성될 수 있으나 여기에 한정되는 것은 아니다.
이상에서 살펴본 바에 따라 인터페이스층(110) 및 절연층(120)을 포함하는 박막(100)을 반도체 기판(101) 위에 형성할 수 있다.
상기 박막(100)은 하부 인터페이스층(112) 내에 양론적으로 산소가 부족한 저머늄 산화물(GeOx)이 존재하지 않도록 (또는 현저히 적도록) 함으로써 캐리어의 이동도를 크게 향상시킬 수 있고, 또한 적절한 두께의 상부 인터페이스층(114)을 부가함으로써 등가 산화물 두께(equivalent oxide thickness, EOT) 스케일링 효과를 얻을 수 있다.
이하, 구체적인 제조예 및 비교예를 가지고 본 발명의 구성 및 효과를 보다 상세히 설명하지만, 이들 제조예는 단지 본 발명을 보다 명확하게 이해시키기 위한 것일 뿐 본 발명의 범위를 한정하고자 하는 것은 아니다.
<제조예 1>
자연산화막을 갖는 SiGe 기판에 대하여 1차 표면처리로서 수소 분위기에서 어닐링을 수행한 후 2차 표면처리로서 NH3 분위기에서 어닐링을 수행하였다. 각 어닐링 온도는 550℃, 650℃였다.
<비교예 1>
자연산화막을 갖는 SiGe 기판에 대하여 표면처리로서 수소 분위기에서의 어닐링만 수행하였다. 이 때 어닐링 온도는 550℃였다.
<비교예 2>
자연산화막을 갖는 SiGe 기판에 대하여 표면처리로서 NH3 분위기에서의 어닐링만 수행하였다. 이 때 어닐링 온도는 650℃였다.
상기 제조예 1, 비교예 1 및 비교예 2에서 얻어진 박막에 대하여 각각 X선 광전자 분광법(X-ray photoelectron spectroscopy, XPS) 분석을 수행하고 그 결과를 도 4a 및 도 4b에 도시하였다.
도 4a를 참조하면, 비교예 1과 비교예 2의 피크 위치는 각각 SiO2 및 Si3N4의 위치에 근접하는 반면, 제조예 1의 피크 위치는 이들 사이에 위치함으로써 SiON 층이 존재함을 알 수 있다.
또, 도 4b를 참조하면, 비교예 1과 제조예 1의 경우에 수소 분위기에서 어닐링을 수행함에 따라 저머늄 산화물이 제거되었기 때문에 GeO2의 위치에 피크가 관찰되지 않음은 물론 이보다 더 낮은 에너지 쪽에서도 GeOx의 피크는 관찰되지 않았다. 특히, 비교예 2에서 암모니아 분위기에서 어닐링을 하는 것으로도 저머늄의 산화물이 대부분 제거되는 것으로 나타났다.
<제조예 2>
본원 발명의 제조 방법에 따라 자연산화막을 갖는 SiGe 기판 위에 SiOx/SiON 박막을 제조한 후 그 위에 하이-k 박막을 형성하여 MOSCAP을 구성하였다.
<비교예 3>
제조예 2와 비교하여 각 층의 물질은 동일하지만 화학 용액에 의하여 화학적으로 형성된 박막을 이용하여 MOSCAP을 구성하였다.
도 4c는 제조예 2와 비교예 3에서 각각 제작된 MOSCAP을 이용하여 박막의 전기적인 특성을 측정한 결과를 나타낸 그래프이다.
도 4c를 참조하면, 제조예 2의 박막은 EOT 스케일링에 있어서 비교예 3의 박막 대비 약 35%가 감소된 EOT를 갖는 박막을 얻을 수 있음을 알 수 있다.
또한 EOT 스케일링에 따른 Jg 값을 살펴보면, EOT 스케일링에도 불구하고 제조예 2의 Jg 값(원형 포인트)이 비교예 3의 Jg 값(삼각형 포인트)으로부터 연장된 일반적인 증가 트렌드보다 아래쪽에 위치하기 때문에 EOT 스케일링에 따른 게이트 리키지의 문제는 유발되지 않음을 알 수 있다.
이하에서는 상기 박막(100)의 적용예를 더욱 상세하게 설명한다.
상기 박막(100)은 다양한 형태의 반도체 소자들, 예를 들면, 수평형 FET(planar field effect transistor), FinFET, 게이트-올-어라운드(gate-all-around, GAA) FET, 수직형 FET(vertical FET) 등에 적용될 수 있다.
도 5a는 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자(200)의 단면도이고 도 5b는 도 5a의 B로 표시한 부분을 상세하게 나타낸 부분 확대도이다. 상기 반도체 소자(200)는 수평형 FET일수 있으며, 집적회로의 일부를 이루는 반도체 소자일 수 있다. 도 5에 있어서, 도 1 및 도 3a 내지 도 3d에서와 동일한 참조부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5a를 참조하면, 반도체 소자(200)는 반도체 기판(101)에 활성 영역(AC)을 정의하기 위한 소자 분리막(204)을 포함한다. 상기 소자 분리막(204)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어 질 수 있다. 또한 상기 활성 영역(AC)에는 트랜지스터(TR1)가 형성되어 있을 수 있다.
상기 트랜지스터(TR1)는 상기 활성 영역(AC) 위에 순차적으로 형성된 인터페이스층(110), 게이트 유전막(120a), 및 게이트 전극(240)을 포함하는 게이트 구조체(212)를 가질 수 있다. 상기 인터페이스층(110)은 활성 영역(AC) 상에 형성되고 그의 구성에 대해서는 도 5b를 참조하여 설명한다.
도 5b를 참조하면, 상기 인터페이스층(110)은 상기 활성 영역(AC)에 접하는 하부 인터페이스층(112) 및 상기 하부 인터페이스층(112)의 상부에 배치되는 상부 인터페이스층(114)을 포함할 수 있다. 또한 상기 인터페이스층(110)의 상부에는 게이트 유전막(120a)과 게이트 전극(240)이 순차 형성될 수 있다.
상기 하부 인터페이스층(112)은 예를 들면 실리콘 산화물일 수 있으며, 이 때 상기 실리콘은 상기 반도체 기판(101)으로부터 유래한 실리콘일 수 있다. 상기 하부 인터페이스층(112)의 두께는 약 1 옹스트롬(Å) 내지 약 5 Å일 수 있다.
상기 상부 인터페이스층(114)은 예를 들면 실리콘 산질화물일 수 있으며, 이 때 상기 실리콘은 상기 반도체 기판(101)으로부터 유래한 실리콘일 수 있다. 상기 상부 인터페이스층(114)의 두께는 상기 하부 인터페이스층(112)보다 더 두꺼울 수 있다. 예를 들면, 상기 상부 인터페이스층(114)의 두께는 상기 하부 인터페이스층(112)의 두께의 약 3배 내지 약 10배일 수 있다. 예를 들면, 상기 상부 인터페이스층(114)의 두께는 약 3 Å 내지 약 25 Å일 수 있다. 상기 인터페이스층(110)의 전체 두께는 약 5 Å 내지 약 30 Å일 수 있다.
다시 도 5a를 참조하면, 상기 게이트 유전막(120a)은 상기 인터페이스층(110)의 유전율보다 더 큰 유전율을 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(120a)은 약 10 내지 25의 유전율을 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(120a)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 란타늄 실리콘 산화물(lanthanum silicon oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 탄탈륨 하프늄 산화물(tantalum hafnium oxide), 탄탈륨 알루미늄 산화물(tantalum aluminum oxide), 탄탈륨 실리콘 산화물(tantalum silicon oxide), 탄탈륨 지르코늄 산화물(tantalum zirconium oxide), 티타늄 산화물(titanium oxide), 티타늄 알루미늄 산화물(titanium aluminum oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 갈륨 산화물(gallium oxide), 알루미늄 산화물(aluminum oxide), 알루미늄 실리콘 산화물(aluminum silicon oxide), 실리콘 저머늄 산화물(silicon germanium oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합으로 구성되는 군으로부터 선택되는 물질로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(120a)은 HfO2, ZrO2, HfSiOx, TaSiOx, 또는 LaOx로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의한 반도체 소자(200)에서 상기 게이트 유전막(120a)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
상기 게이트 전극(240)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극(240)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다.
상기 게이트 구조체(212)는 게이트-라스트 (gate-last) 공정 (또는, RPG (replacement poly-gate) 공정이라 칭해질 수 있음)에 의해 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 게이트 구조체(212)의 양 측벽은 절연 스페이서(224)로 덮여 있다. 상기 절연 스페이서(224)는 실리콘 질화물, 실리콘 산화물, 또는 이들의 조합으로 이루어질 수 있다.
상기 인터페이스층(110)은 게이트 전극(240)과 반도체 기판(101)의 사이에만 위치할 수 있다. 다시 말해, 상기 인터페이스층(110)은 상기 게이트 전극(240)의 양 측벽 쪽에는 형성되지 않을 수 있다. 상기 인터페이스층(110)은 상기 게이트 전극(240)과 절연 스페이서(224)의 사이에는 존재하지 않을 수 있다.
상기 게이트 유전막(120a)은 상기 게이트 전극(240)의 저면과 양 측벽을 모두 덮도록 연장될 수 있다. 상기 게이트 유전막(120a)은 게이트 전극(240)과 활성 영역(AC) 사이, 그리고 게이트 전극(240)과 상기 절연 스페이서(224)의 사이에 개재되도록 연장될 수 있다.
상기 활성 영역(AC)에서 게이트 전극(240)의 양 측에는 소스/드레인 영역(220)이 형성될 수 있다. 상기 소스/드레인 영역(220)은 소스/드레인 익스텐션 영역(220A)과 딥(deep) 소스/드레인 영역(220B)을 포함할 수 있다.
상기 소스/드레인 영역(220)은 게이트간 절연막(232)으로 덮일 수 있다. 상기 게이트간 절연막(232)은 실리콘 산화막으로 이루어질 수 있으나, 여기에 한정되는 것은 아니다.
상기 반도체 소자(200)는 외부의 데이터를 셀 어레이 영역에 입력하거나 또는 셀 어레이 영역으로부터 데이터를 출력하는 기능을 수행하는 주변회로 영역에 속하는 반도체 소자일 수 있다.
선택적으로, 상기 반도체 소자(200)는 단위 메모리 셀이 매트릭스 형태로 배열되어 있는 셀 어레이 영역에 속하는 반도체 소자일 수 있다. 상기 셀 어레이 영역은 로직 셀 영역 또는 메모리 셀 영역일 수 있다. 상기 로직 영역은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자들(circuit elements)을 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 집적회로 소자를 구성하는 논리 셀이 위에서 예시한 셀들에만 한정되는 것은 아니다. 상기 메모리 셀 영역은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나의 메모리 셀 영역일 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자(200A)의 단면도이다.
도 6을 참조하면, 본 실시예의 반도체 소자(200A)는 게이트 구조체(212a)를 제외하고는 도 5a에 도시한 반도체 소자(200)와 동일하다. 따라서, 중복되는 부분의 추가적인 설명은 생략한다.
반도체 소자(200A)는 반도체 기판(101a, 102a)에 활성 영역(AC)을 정의하기 위한 소자 분리막(204)을 포함하고, 상기 활성 영역(AC)에는 트랜지스터(TR2)가 형성되어 있을 수 있다.
상기 반도체 기판(102a)은 도 1을 참조하여 반도체 기판(101)에 관하여 설명한 바와 동일할 수 있으며, 상기 반도체 기판(101a)는, 예를 들면, SiGe 기판일 수 있다.
상기 트랜지스터(TR2)는 상기 활성 영역(AC) 위에 순차적으로 형성된 인터페이스층(110), 게이트 유전막(120a), 기능막(250), 및 게이트 전극(240a)을 포함하는 게이트 구조체(212a)를 가질 수 있다. 상기 기능막(250)은 일함수 조절막(254) 및 배리어 메탈층(252)을 포함할 수 있다.
상기 일함수 조절막(254)은 게이트 유전막(120a)의 내측 표면을 따라 컨포말(conformal)하게 형성될 수 있다. 상기 배리어 메탈층(252)은 상기 일함수 조절막(254)의 내측 표면을 따라 컨포말하게 형성될 수 있다.
상기 일함수 조절막(254)은 게이트 전극(240a)의 일함수를 조절하는 역할을 한다. 상기 배리어 메탈층(252)은 상기 일함수 조절막(254)을 보호하고, 게이트 전극(240a)이 일함수 조절막(254)에 부정적인 영향을 미치는 것을 감소시키거나 방지할 수 있다.
상기 일함수 조절막(254)은 N형 또는 P형 일함수 조절막일 수 있다. 상기 일함수 조절막(254)이 N형 일함수 조절막인 경우, 예를 들면, TiAl, TiAlN, TaC, TiC, 및 HfSi을 포함하는 군으로부터 선택된 물질을 포함할 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다. 상기 일함수 조절막(254)이 P형 일함수 조절막인 경우, 예를 들면, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN을 포함하는 군으로부터 선택된 물질을 포함할 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 배리어 메탈층(252)은, 예를 들면, TiN일 수 있다.
상기 게이트 전극(240a)은 예를 들면, Al, W, 금속 카바이드, 금속 질화물, 금속 실리사이드, 금속 알루미늄 카바이드, 금속 알루미늄 질화물, 금속 알루미늄, 및 금속 실리콘 질화물 등을 포함하는 군으로부터 선택된 물질을 포함할 수 있다. 보다 구체적으로, 상기 게이트 전극(240a)은, 예를 들면, W, TaN, TiAlC, TaAlC, TaAl, TiAl, HfAl, Al, Ti, WN, Ru, Mo, 또는 이들의 조합일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 반도체 소자(200A)의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 7a를 참조하면, 반도체 기판(101a, 102a) 내에 STI(shallow trench isolation)와 같은 소자 분리막(204)을 형성하여 활성 영역(AC)을 정의한다. 상기 활성 영역(AC) 상에는 더미 게이트 전극(212d)이 형성될 수 있다.
상기 더미 게이트 전극(212d)의 측벽은 절연 스페이서(224)로 덮일 수 있다. 또한 상기 더미 게이트 전극(212d) 및 절연 스페이서(224)의 측방향은 게이트간 절연막(232)으로 덮일 수 있다.
상기 더미 게이트 전극(212d)은, 예를 들면, 폴리실리콘으로 이루어질 수 있지만 여기에 한정되는 것은 아니다. 상기 반도체 기판(101a, 102a), 절연 스페이서(224), 게이트간 절연막(232)의 물질은 도 5a, 및 도 6을 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
도 7a에서는 더미 게이트 전극(212d)이 기판(101a)과 만나는 부분에 자연 산화막(NO)이 형성되어 있는 것으로 도시되었지만 반드시 그렇지 않을 수 있다. 예를 들면, 후속되는 공정에서 더미 게이트 전극(212d)을 제거하는 과정에서 상기 기판(101a)의 노출된 부분에 자연 산화막(NO)이 형성될 수도 있다.
소스/드레인 익스텐션 영역(220A)은 더미 게이트 전극(212d)을 이온주입 마스크로 하여 불순물 이온을 주입함으로써 형성될 수 있다. 딥(deep) 소스/드레인 영역(220B)은 상기 더미 게이트 전극(212d) 및 절연 스페이서(224)를 이온 주입 마스크로 하여 불순물 이온을 주입함으로써 형성될 수 있다. 상기 소스/드레인 영역(220A, 220B)의 깊이는 이온주입 에너지를 조절함으로써 제어될 수 있다.
도 7b를 참조하면, 상기 더미 게이트 전극(212d)을 제거하여 게이트 트렌치(GT)를 형성한다. 상기 게이트 트렌치(GT)에 의하여 상기 반도체 기판(101a)의 상부 표면의 일부가 노출될 수 있다. 특히 상기 게이트 트렌치(GT)에 의하여 자연 산화막(NO) 부분이 노출될 수도 있고, 상기 노출에 의하여 자연 산화막(NO)이 비로소 생성될 수도 있다.
또한 상기 게이트 트렌치(GT)에 의하여 노출된 반도체 기판(101a)의 부분이 추후 제조되는 반도체 소자의 채널 영역에 대응될 수 있다.
도 7c를 참조하면, 상기 자연 산화막(NO) 부분에 대하여 제 1 표면처리 및 제 2 표면처리를 수행하여 인터페이스층(110)을 형성한다. 상기 인터페이스층(110)이 하부 인터페이스층(112) 및 상부 인터페이스층(114)을 포함함은 앞서 설명한 바와 같다. 또, 상기 제 1 표면처리 및 제 2 표면처리에 대해서는 도 2 및 도 3a 내지 도 3d를 참조하여 설명하였으므로 여기서는 상세한 설명을 생략한다.
도 7c에서는 상기 인터페이스층(110)의 하부 표면이 도 7b의 자연 산화막(NO)의 상부 표면과 일치하는 것으로 도시되었지만 이는 도시의 편의상 그와 같이 도시한 것일 뿐 반드시 그럴 필요는 없다. 오히려, 상기 인터페이스층(110)의 하부 표면은 도 7b의 자연 산화막(NO)의 상부 표면보다 더 낮을 수 있다.
도 7d를 참조하면, 상기 게이트 트렌치(GT)의 저면과 측면, 그리고 상기 게이트간 절연막(232)의 상부 표면에 대하여 각각 게이트 유전 물질막(120a_f), 일함수 조절 물질막(254_f), 배리어 메탈 물질막(252_f), 및 게이트 전극 물질막(240a_f)을 순차적으로 형성할 수 있다.
특히, 상기 각각 게이트 유전 물질막(120a_f), 일함수 조절 물질막(254_f), 및 배리어 메탈 물질막(252_f)은 각 표면을 따라 컨포말하게 형성되도록 할 수 있다. 또한 상기 게이트 전극 물질막(240a_f)은 상기 배리어 메탈 물질막(252_f)에 의하여 생성된 트렌치를 충전하도록 형성될 수 있다.
상기 게이트 유전 물질막(120a_f), 일함수 조절 물질막(254_f), 배리어 메탈 물질막(252_f), 및 게이트 전극 물질막(240a_f)은 각각 독립적으로 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 그러나 여기에 한정되는 것은 아니다.
도 7e를 참조하면, 상기 게이트간 절연막(232)의 상부 표면이 노출될 때까지 폴리싱함으로써 최종적인 반도체 소자(200A)를 얻을 수 있다. 상기 폴리싱은 화학적 기계적 연마(chemical mechanical polishing, CMP)에 의하여 수행될 수 있다.
도 8a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(300)를 나타낸 사시도이다. 도 8b는 도 8a의 반도체 소자(300)를 B-B' 선을 따라 절개한 단면을 나타낸 측단면도이다.
도 8a 및 도 8b를 참조하여, FinFET 구조를 갖는 반도체 소자(300)의 일 예를 설명한다. 도 8a 및 도 8b에 있어서, 도 1, 도 5a, 및 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 반도체 소자(300)는 반도체 기판(101)의 주면에 수직인 방향(Z방향)으로 돌출된 핀형(fin-shaped) 활성 영역(F1)을 포함한다. 상기 핀형 활성 영역(F1)은 Y 방향으로 연장될 수 있다. 상기 핀형 활성 영역(F1)의 구성 물질은 도 1을 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 핀형 활성 영역(F1)의 하측 일부는 반도체 기판(101) 상에 형성된 소자 분리막(204)으로 덮일 수 있다. 상기 핀형 활성 영역(F1) 상에는 트랜지스터(TR3)가 형성되어 있을 수 있다. 상기 핀형 활성 영역(F1)의 상측 일부는 트랜지스터(TR3)의 활성 영역을 제공할 수 있다.
상기 트랜지스터(TR3)는 핀형 활성 영역(F1) 위에서 상기 핀형 활성 영역(F1)의 상면 및 양 측벽을 덮으면서 상기 핀형 활성 영역(F1)과 교차하는 방향으로 연장되어 있는 게이트 구조체(312)를 포함한다. 상기 게이트 구조체(312)는 상기 핀형 활성 영역(F1) 상에 순차적으로 형성된 인터페이스층(310), 게이트 유전막(120a), 기능막(250), 및 게이트 전극(240a)을 포함할 수 있다. 상기 기능막(250)은 일함수 조절막(254) 및 배리어 메탈층(252)을 포함할 수 있다.
상기 인터페이스층(310)은 도 1 및 도 5b를 참조하여 설명한 바와 같이 하부 인터페이스층(112) 및 상부 인터페이스층(114)을 포함할 수 있다. 상기 인터페이스층(310)은 상기 핀형 활성 영역(F1)의 상면과 측벽 중에서 게이트 구조체(312)가 덮는 부분에만 형성될 수 있다. 그렇기 때문에, 상기 인터페이스층(310)은 상기 게이트 구조체(312)가 소자 분리막(204)과 접촉하는 부분에는 형성되지 않을 수 있다. 이는 반도체 기판(101)의 자연 산화된 표면을 이용하여 인터페이스층(310)을 형성하는 데 기인할 수 있다.
상기 게이트 구조체(312)는 게이트-라스트 공정에 의하여 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 트랜지스터(TR3)는 상기 핀형 활성 영역(F1) 중 게이트 구조체(312)의 양 측에 형성된 소스/드레인 영역(360)을 포함할 수 있다. 도 8a 및 도 8b에서는 소스/드레인 영역이 상승된 소스/드레인(raised source/drain, RSD) 구조를 갖는 것으로 예시되었으나, 본 발명의 기술적 사상이 여기에 한정되는 것은 아니다. 예를 들면, 상기 소스/드레인 영역(360)은 상기 핀형 활성 영역(F1)의 대응하는 영역에 형성된 불순물 도핑 영역으로 이루어질 수도 있다.
도 8a 및 도 8b에 예시한 바와 같이 RSD 구조를 갖는 소스/드레인 영역(360)을 형성하기 위하여, 핀형 활성 영역(F1)의 일부를 제거하여 리세스(R1)를 형성한 후, 상기 리세스(R1) 내부로부터 에피택셜 성장 공정에 의해 상기 소스/드레인 영역(360)의 형성에 필요한 반도체층을 형성할 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역(360)은 Si, SiC, 또는 SiGe로 이루어질 수 있으나, 본 발명의 기술적 사상이 이들에 한정되는 것은 아니다. 상기 소스/드레인 영역(360)은 상기 핀형 활성 영역(F1)의 상부면보다 더 높은 레벨의 상면을 가질 수 있다.
상기 게이트 구조체(312)의 양 측벽은 절연 스페이서(224)로 덮여 있을 수 있다. 상기 절연 스페이서(224)는 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 소스/드레인 영역(360)은 상기 절연 스페이서(224)를 사이에 두고 게이트 구조체(312)와 이격되어 있을 수 있다.
도 9a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(400)를 나타낸 사시도이다. 도 9b는 도 9a의 반도체 소자(400)를 7B-7B' 선을 따라 절개한 단면을 나타낸 측단면도이다. 도 9c는 도 9b의 C로 표시된 부분을 확대하여 나타낸 부분 확대도이다. 도 9a 내지 도 9c에 있어서, 도 1, 도 5a, 도 5b, 도 6, 도 8a, 및 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 9a 및 도 9b를 참조하면, 반도체 소자(400)는 베이스 기판(401) 상의 절연막(404) 위에 배치되어 있는 제 1 패드 영역(406) 및 제 2 패드 영역(408)을 포함할 수 있다.
상기 베이스 기판(401)은 Si, Ge와 같은 반도체 원소, 또는 SiC, GaAs, InAs, InP 등과 같은 화합물 반도체 물질을 포함할 수 있다. 상기 절연막(404)은 산화물로 이루어질 수 있다.
상기 제 1 패드 영역(406) 및 제 2 패드 영역(408)은 나노와이어(nanowire) 형상의 반도체 바디(410)를 통해 상호 연결되어 있을 수 있다. 상기 반도체 바디(410)는 상기 제 1 패드 영역(406) 및 제 2 패드 영역(408) 사이에서 상기 베이스 기판(401)의 주면 연장 방향과 평행한 제 1 방향(즉, X방향)으로 연장될 수 있다.
상기 제 1 패드 영역(406) 및 제 2 패드 영역(408)과 상기 반도체 바디(410)는 일체로 형성될 수 있다. 상기 제 1 패드 영역(406) 및 제 2 패드 영역(408)과 상기 반도체 바디(410)의 구성 재료는 도 1을 참조하여 반도체 기판(101)에 대하여 설명한 바와 같다.
일부 실시예들에 있어서, 상기 반도체 바디(410)는 약 30 nm 이하의 직경(D)을 가질 수 있다. 예를 들면, 상기 반도체 바디(410)는 약 20 nm 이하의 직경(D)을 가질 수 있다.
상기 반도체 소자(400)는 상기 반도체 바디(410)를 포위하는 유전층 구조물(430)과 상기 유전층 구조물(430)을 사이에 두고 상기 반도체 바디(410)를 덮는 게이트 전극(440)을 포함할 수 있다.
일부 실시예들에 있어서, 상기 유전층 구조물(430)은 도 1을 참조하여 설명한 바와 같은 박막을 포함하여 이루어질 수 있다. 도 9c를 참조하면, 상기 유전층 구조물(430)은 인터페이스층(460)과 게이트 유전막(470)을 포함할 수 있다. 상기 게이트 유전막(470)은 도 5a 및 도 5b를 참조하여 게이트 유전막(120a)에 대하여 설명한 바와 동일하다.
상기 인터페이스층(460)은 하부 인터페이스층(462) 및 상부 인터페이스층(464)을 포함할 수 있다. 상기 하부 인터페이스층(462)과 상부 인터페이스층(464)은 도 5a 및 도 5b를 참조하여 하부 인터페이스층(112) 및 상부 인터페이스층(114)에 대하여 설명한 바와 각각 동일하다.
상기 반도체 바디(410)에서, 상기 게이트 전극(440)을 중심으로 그 양측에는 불순물로 도핑된 소스 영역(412) 및 드레인 영역(414)이 형성될 수 있다.
도 9a에서는 소스 영역(412) 및 드레인 영역(414)의 표면이 노출되어 있는 것으로 도시되었지만, 상기 소스 영역(412) 및 드레인 영역(414)의 노출된 외주 표면을 따라 상기 유전층 구조물(430) 또는 그의 일부가 존재할 수도 있다.
또, 도 9a 및 도 9b에서는 상기 반도체 바디(410)의 단면이 원인 경우를 예시하였지만, 상기 반도체 바디(410)의 단면은 타원, 정사각형, 직사각형 등일 수 있으며 특별히 한정되지 않는다. 또한, 도 9a에서는 반도체 바디(410)가 하나인 경우만 도시하였지만, 상기 반도체 바디(410)는 Y 방향 및/또는 Z 방향으로 복수개가 반복적으로 배치될 수 있다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(500)의 사시도이다. 도 10에 있어서, 도 1, 도 5a, 도 5b, 도 6, 도 8a, 도 8b, 도 9a 및 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 10을 참조하면, 반도체 소자(500)는 베이스 기판(401)상의 절연막(404) 위에 배치되어 있는 반도체층(510)을 포함한다. 상기 반도체층(510)은 베이스 기판(401)의 주면에 수직인 방향으로 연장되는 반도체 바디(512)를 포함할 수 있다. 상기 반도체 소자(500)는 상기 반도체 바디(512)를 포위하는 유전층 구조물(530)과, 상기 유전층 구조물(530)을 사이에 두고 상기 반도체 바디(512)를 덮는 게이트 전극(540)을 포함할 수 있다.
일부 실시예들에서, 상기 유전층 구조물(530)은 도 1을 참조하여 설명한 인터페이스막(110) 및 절연층(120), 또는 도 5a 및 도 5b를 참조하여 설명한 인터페이스막(110) 및 게이트 유전막(120a)을 포함할 수 있다.
상기 게이트 전극(540)은 도 5a를 참조하여 게이트 전극(240)에 대하여 설명한 바와 같은 물질로 이루어질 수 있다.
상기 반도체 바디(512)에서, 상기 게이트 전극(540)을 중심으로 그 양 측에는 불순물로 도핑된 소스/드레인 영역이 형성될 수 있다.
도 5a, 도 6, 도 8a, 도 9a 및 도 10에 예시한 반도체 소자(200, 200A, 300, 400, 500)에서, 본원 발명의 실시예들에 따른 방법으로 인터페이스층을 형성함으로써 보다 신속하면서로 누설 전류가 적으며 전기적 특성이 우수한 반도체 소자를 제조할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 상기 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 11을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED (organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 5a 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(200, 200A, 300, 400, 500) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 12는 본 발명의 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. CMOS 트랜지스터(1610)는 도 5a 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 소자들(200, 200A, 300, 400, 500), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 13은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 전송 트랜지스터(1740)의 소스가 교차 연결된다. PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 5a 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 소자들(200, 200A, 300, 400, 500), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 14는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(1800)는 도 5a 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 소자들(200, 200A, 300, 400, 500), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
상기 전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 상기 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 상기 메모리(1910)로부터의 데이타 독출 및/또는 상기 메모리(1910)로의 데이타 기입을 위하여 상기 메모리(1910)를 제어한다. 상기 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 5a 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(200, 200A, 300, 400, 500) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 도 5a 내지 도 10을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(200, 200A, 300, 400, 500) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
본 발명은 반도체 산업에 유용하게 응용될 수 있다.
101: 반도체 기판 110, 310, 460: 인터페이스층
112, 462: 하부 인터페이스층 114, 464: 상부 인터페이스층
120: 절연층 120a, 470: 게이트 유전막
200, 200A, 300, 400, 500: 반도체 소자
204: 소자 분리막 212, 212a, 312: 게이트 구조체
212d: 더미 게이트 전극 220, 360: 소스/드레인 영역
220A: 소스/드레인 익스텐션 영역 220B: 딥(deep) 소스/드레인 영역
224: 절연 스페이서 232: 게이트간 절연막
240, 240a, 440, 540: 게이트 전극 250: 기능막
252: 배리어 메탈층 254: 일함수 조절막
401: 베이스 기판 404: 절연막
406: 제 1 패드 영역 408: 제 2 패드 영역
410, 512: 반도체 바디 412, 414: 소스/드레인 영역
430, 530: 유전층 구조물 510: 반도체층

Claims (20)

  1. 실리콘저머늄(SiGe) 반도체 기판으로서 실리콘과 저머늄의 자연 산화막을 포함하는 상기 반도체 기판을 제공하는 단계;
    상기 자연 산화막의 저머늄(Ge) 산화물의 적어도 일부가 선택적으로 환원되도록 환원성 분위기에서 상기 반도체 기판을 제 1 표면처리하는 단계;
    인터페이스층을 형성하기 위하여 상기 제 1 표면처리된 상기 반도체 기판을 질화 분위기에서 제 2 표면처리하는 단계; 및
    상기 인터페이스층 위에 절연층을 형성하는 단계;
    를 포함하는 박막 형성 방법.
  2. 제 1 항에 있어서,
    상기 환원성 분위기는 수소(H2) 분위기인 것을 특징으로 하는 박막 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 표면처리는 500℃ 내지 800℃의 온도에서 수행되는 제 1 어닐링을 포함하는 것을 특징으로 하는 박막 형성 방법.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 표면처리에 의하여 저머늄(Ge) 산화물의 함량이 상기 자연 산화막에서의 저머늄(Ge) 산화물의 함량보다 감소된 것을 특징으로 하는 박막 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 1 표면처리를 수행하는 동안 실리콘 화합물 및 실리콘 전구체의 어느 것도 공급되지 않는 것을 특징으로 하는 박막 형성 방법.
  8. 제 1 항에 있어서,
    상기 제 1 표면처리에 의하여 상기 반도체 기판의 표면에 실질적으로 실리콘(Si) 산화물의 막이 잔존하는 것을 특징으로 하는 박막 형성 방법.
  9. 제 8 항에 있어서,
    상기 제 2 표면처리에 의하여 상기 실리콘(Si) 산화물 위에 실리콘 산질화물(SiON)의 막이 형성되는 것을 특징으로 하는 박막 형성 방법.
  10. 제 9 항에 있어서,
    상기 인터페이스층이 상기 실리콘(Si) 산화물의 막과 상기 실리콘 산질화물(SiON)의 막을 포함하는 것을 특징으로 하는 박막 형성 방법.
  11. 실리콘저머늄(SiGe) 반도체 기판으로서 실리콘과 저머늄의 자연 산화막을 포함하는 상기 반도체 기판을 제공하는 단계;
    상기 자연 산화막의 저머늄(Ge) 산화물의 적어도 일부가 선택적으로 환원되도록 환원성 분위기에서 상기 반도체 기판을 제 1 표면처리하는 단계;
    인터페이스층을 형성하기 위하여 상기 제 1 표면처리된 상기 반도체 기판을 질화 분위기에서 제 2 표면처리하는 단계;
    상기 인터페이스층 위에 게이트 유전막을 형성하는 단계; 및
    상기 게이트 유전막 위에 게이트 전극을 형성하는 단계;
    를 포함하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 반도체 기판의 상기 제 1 표면처리 되는 부분은 채널 영역을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 11 항에 있어서,
    상기 제 1 표면처리에 의하여 하부 인터페이스층이 형성되고,
    상기 제 2 표면처리에 의하여 상부 인터페이스층이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 상부 인터페이스층의 두께는 상기 하부 인터페이스층의 두께의 3배 내지 10배인 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 13 항에 있어서,
    상기 상부 인터페이스층은 실리콘 산질화물의 막이고 산소에 대한 질소의 분율이 상기 하부 인터페이스층으로부터 멀어질수록 증가하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 소스 영역 및 드레인 영역 사이에 배치된 실리콘저머늄 채널 영역;
    상기 채널 영역의 위에 위치하는 인터페이스층;
    상기 인터페이스층 위에 위치하는 게이트 유전막; 및
    상기 게이트 유전막 위에 존재하는 게이트 전극;
    을 포함하고,
    상기 게이트 유전막은 상기 게이트 전극의 하부면으로부터 상기 게이트 전극의 측벽까지 연장되고,
    상기 인터페이스층은 상기 실리콘저머늄 채널 영역과 접촉하는 하부 인터페이스층 및 상기 하부 인터페이스층과 상기 게이트 유전막 사이에 개재된 상부 인터페이스층을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 인터페이스층은 상기 게이트 전극의 측벽을 따라 연장되지 않는 것을 특징으로 하는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 인터페이스층은 상기 게이트 전극과 상기 실리콘저머늄 채널 영역 사이에만 존재하는 것을 특징으로 하는 반도체 소자.
  20. 제어부;
    데이터를 입력 또는 출력할 수 있는 입출력부;
    데이터를 저장할 수 있는 메모리부;
    외부 장치와 데이터를 전송할 수 있는 인터페이스부; 및
    상기 제어부, 입출력부, 메모리부 및 인터페이스부를 서로 통신 가능하도록 연결하는 버스;
    를 포함하는 전자 시스템으로서,
    상기 제어부 및 상기 메모리부 중의 적어도 하나가 제 16 항의 반도체 소자를 포함하는 것을 특징으로 하는 전자 시스템.
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