KR102342850B1 - 반도체 소자의 제조를 위한 유전체층의 큐어링 방법 - Google Patents

반도체 소자의 제조를 위한 유전체층의 큐어링 방법 Download PDF

Info

Publication number
KR102342850B1
KR102342850B1 KR1020150054493A KR20150054493A KR102342850B1 KR 102342850 B1 KR102342850 B1 KR 102342850B1 KR 1020150054493 A KR1020150054493 A KR 1020150054493A KR 20150054493 A KR20150054493 A KR 20150054493A KR 102342850 B1 KR102342850 B1 KR 102342850B1
Authority
KR
South Korea
Prior art keywords
metal
curing
containing layer
dielectric layer
layer
Prior art date
Application number
KR1020150054493A
Other languages
English (en)
Other versions
KR20160123817A (ko
Inventor
황윤태
윤기중
박문규
나훈주
현상진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150054493A priority Critical patent/KR102342850B1/ko
Priority to US15/093,896 priority patent/US9923077B2/en
Publication of KR20160123817A publication Critical patent/KR20160123817A/ko
Application granted granted Critical
Publication of KR102342850B1 publication Critical patent/KR102342850B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Abstract

반도체 소자의 제조를 위한 비교적 얇은 두께 및/또는 좁은 폭을 가지거나, 복잡한 형상을 가지는 유전체층을 큐어링하는 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조를 위한 유전체층의 큐어링 방법은, 반도체층 상에 유전체층을 형성하는 단계, 유전체층 상에 제1 금속 함유층을 형성하는 단계, 제1 금속 함유층의 상면에 스크리닝 원자(screening atoms)를 투입하여, 제1 금속 함유층의 상측 일부분에 큐어링 원자 스크리닝 영역을 형성하는 단계, 제1 금속 함유층의 상면을 통하여 제1 금속 함유층에 큐어링 원자(curing atoms)를 투입하는 단계 및 제1 온도 분위기에서, 제1 금속 함유층 내의 큐어링 원자를 유전체층에 유입시키는 단계를 포함한다.

Description

반도체 소자의 제조를 위한 유전체층의 큐어링 방법{Curing method of dielectric layer for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조를 위한 유전체층의 큐어링 방법에 관한 것으로, 비교적 얇은 두께 및/또는 좁은 폭을 가지거나, 복잡한 형상을 가지는 유전체층을 큐어링하는 방법에 관한 것이다.
고집적화되고 고신뢰성을 가지는 반도체 소자를 제조하기 위하여 미세화되고 다양한 구조의 트랜지스터가 제안되고 있다. 또한 이러한 미세화되고 다양한 구조의 트랜지스터에서 요구되는 특성을 달성하기 위하여, 다양한 물질로 이루어지는 유전체층 또한 제안되고 있다.
그러나 미세화되고 다양한 구조의 트랜지스터에 포함되는 유전체층 또한 비교적 얇은 두께 및/또는 좁은 폭을 가지거나, 복잡한 형상을 가지므로, 요구되는 유전 특성을 달성하는데에 어려움이 있다.
본 발명의 기술적 과제는 반도체 소자의 제조를 위한 비교적 얇은 두께 및/또는 좁은 폭을 가지거나, 복잡한 형상을 가지는 유전체층을 큐어링하는 방법을 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자의 제조를 위한 유전체층의 큐어링 방법을 제공한다.
본 발명에 따른 반도체 소자의 제조를 위한 유전체층의 큐어링 방법은, 반도체층 상에 유전체층을 형성하는 단계, 상기 유전체층 상에 제1 금속 함유층을 형성하는 단계, 상기 제1 금속 함유층의 상면에 스크리닝 원자(screening atoms)를 투입하여, 상기 제1 금속 함유층의 상측 일부분에 큐어링 원자 스크리닝 영역을 형성하는 단계, 상기 제1 금속 함유층의 상면을 통하여 상기 제1 금속 함유층에 큐어링 원자(curing atoms)를 투입하는 단계 및 제1 온도 분위기에서, 상기 제1 금속 함유층 내의 상기 큐어링 원자를 상기 유전체층에 유입시키는 단계를 포함한다.
상기 제1 온도보다 높은 제2 온도 분위기에서, 상기 유전체층 내 또는 상기 유전체층의 표면에 존재하는 결함(defect) 유발 원자를 배출(scavenging)시켜 상기 제1 금속 함유층으로 이동시키는 단계를 더 포함할 수 있다.
상기 제1 금속 함유층 내의 상기 큐어링 원자를 상기 유전체층에 유입시키는 단계 후에, 상기 제1 금속 함유층을 제거하는 단계 및 상기 유전체층 상에 제2 금속 함유층을 형성하는 단계를 더 포함할 수 있다.
상기 유전체층은 게이트 유전막이고, 상기 제2 금속 함유층은 게이트 전극일 수 있다.
상기 게이트 유전막과 상기 게이트 전극은, 플래너 FET(planar FET), FinFET, GAA FET(Gate-All-Around FET), 수직 원주 FET(vertical columnar FET), 또는 나노 와이어 FET(Nano Wire FET) 중 적어도 하나를 구성할 수 있다.
상기 제1 금속 함유층 내의 상기 큐어링 원자를 상기 유전체층에 유입시키는 단계 후에, 상기 제1 금속 함유층 상에 제3 금속 함유층을 형성하는 단계를 더 포함할 수 있다.
상기 유전체층은 제1 비유전율을 가지는 제1 유전체층 및 상기 제1 유전체층 상에 형성되며, 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 제2 유전체층으로 이루어지며, 상기 큐어링 원자를 상기 유전체층에 유입시키는 단계는, 상기 큐어링 원자를 상기 제2 유전체층에 유입시킬 수 있다.
상기 제1 유전체층은 실리콘 산화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있다.
상기 제2 유전체층은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 에르븀 산화물, 디스프로슘 산화물, 가돌리늄 산화물, 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물, 납 아연 니오브산염, 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있다.
상기 제1 금속 함유층은 제3 온도 분위기에서 형성되며, 상기 큐어링 원자 스크리닝 영역을 형성하는 단계는, 상기 제1 금속 함유층을 형성한 후 인시츄(in-situ)로 스크리닝 원자 전구체를 상기 제1 금속 함유층 상에 공급하며, 상기 스크리닝 원자 전구체는, 상기 제3 온도보다 낮은 온도에서 열분해(thermally decomposition)될 수 있다.
상기 스크리닝 원자 전구체는, 기상(gas phase) 또는 액상(liquid phase)일 수 있다.
상기 스크리닝 원자 전구체는 염화실리콘, 염화붕소, 불화질소, 불화황, 불화탄소, 브롬화수소, 황화 코발트, 탄화불소, 수소화불화탄소, 메탄, 암모니아, 또는 사염화티탄일 수 있다.
제1 금속 함유층에 큐어링 원자를 투입하는 단계에서, 상기 제1 금속 함유층에 상기 큐어링 원자가 투입되는 양은, 상기 큐어링 원자 스크리닝 영역을 형성하는 단계에서, 상기 제1 금속 함유층에 상기 스크리닝 원자가 투입되는 양에 의하여 제어될 수 있다.
상기 제1 금속 함유층에 큐어링 원자를 투입하는 단계는, 대기(atmosphere) 분위기, 산소 분위기, 수증기 분위기, 질소 분위기, 또는 산소 및 질소 분위기에서 수행될 수 있다.
상기 제1 금속 함유층은, TiN, TaN, W, TiAlC, TaAlC, TaAl, TiAl, HfAl, Al, Ti, WN, Ru, Mo 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있다.
상기 스크리닝 원자는 Si, B, N, S, C, Br, Co, 또는 Ti일 수 있다.
상기 큐어링 원자는 산소 또는 질소일 수 있다.
상기 큐어링 원자는 산소이며, 상기 제1 금속 함유층에 큐어링 원자를 투입하는 단계는, 상기 제1 금속 함유층의 적어도 일부분을 산화시키지 않을 수 있다.
상기 큐어링 원자 스크리닝 영역을 형성하는 단계에서, 상기 큐어링 원자 스크리닝 영역의 형성으로 인한 상기 제1 금속 함유층의 두께의 증가량은 5Å 이하일 수 있다.
상기 제1 금속 함유층에 큐어링 원자를 투입하는 단계에서 임계 시간이 경과한 후에는, 상기 제1 금속 함유층 내로 상기 큐어링 원자가 투입되지 않을 수 있다.
또한 본 발명에 따른 반도체 소자의 제조를 위한 유전체층의 큐어링 방법은, 반도체층 상에 고유전율 유전체층을 형성하는 단계, 상기 고유전율 유전체층 상에 희생 금속 함유층을 형성하는 단계, 상기 희생 금속 함유층을 형성한 후, 상기 희생 금속 함유층의 형성하는 온도보다 낮은 온도에서 열분해되는 스크리닝 원자 전구체를 상기 희생 금속 함유층 상에 인시츄로 공급하여, 상기 희생 금속 함유층의 상측 일부분에 상기 스크리닝 원자 전구체로부터 열분해된 스크리닝 원자가 투입된 큐어링 원자 스크리닝 영역을 형성하는 단계, 상기 희생 금속 함유층의 상면을 통하여 상기 희생 금속 함유층의 상측 일부분에 큐어링 원자(curing atoms)를 투입하는 단계, 제1 온도 분위기에서 열처리를 하여, 상기 큐어링 원자를 상기 고유전율 유전체층에 유입시키는 단계 및 상기 제1 온도보다 높은 제2 온도 분위기에서 열처리를 하여, 상기 고유전율 유전체층 표면에 존재하는 결함 유발 원자를 배출시키는 단계를 포함한다.
상기 큐어링 원자는 산소이며, 상기 큐어링 원자를 투입하는 단계는, 상기 큐어링 원자 스크리닝 영역에 의하여, 상기 희생 금속 함유층의 적어도 일부분을 산화시키지 않을 수 있다.
상기 스크리닝 원자 전구체는, 기상의 실리콘 전구체일 수 있다.
상기 큐어링 원자 스크리닝 영역을 형성하는 단계는, 상기 희생 금속 함유층의 두께의 증가량이 5Å 이하이며, 상기 희생 금속 함유층의 상측 일부분에 투입되는 상기 큐어링 원자의 양은, 상기 희생 금속 함유층의 두께의 증가량에 반비례할 수 있다.
상기 희생 금속 함유층은 금속, 금속 질화물 또는 금속 탄화물로 이루어지며,
상기 희생 금속 함유층을 제거하는 단계 및 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조를 위한 유전체층의 큐어링 방법은, 유전체층이 비교적 얇은 두께 및/또는 좁은 폭을 가지거나, 복잡한 형상을 가지는 경우에도 큐어링이 가능하므로, 신뢰성이 향상된 반도체 소자를 형성할 수 있다. 또한 소자의 신뢰성의 개선 필요성과 소자의 특성 조절의 필요성을 함께 고려하여 유전체층의 큐어링 방법을 수행할 수 있다.
따라서 본 발명에 따른 반도체 소자의 제조를 위한 유전체층의 큐어링 방법을 통하여 고집적화되고 고신뢰성을 가지는 반도체 소자를 형성할 수 있다.
도 1은 본 발명의 실시 예에 따른 유전체층 및 제1 금속 함유층을 형성하는 단계를 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 스크리닝 원자 전구체를 공급하는 단계를 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 제1 물질층의 상면에 스크리닝 원자를 투입하는 단계를 나타내는 단면도이다.
도 4는 본 발명의 실시 예에 따른 큐어링 원자 스크리닝 영역을 형성하는 단계를 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 제1 금속 함유층에 큐어링 원자를 투입하기 위한 분위기를 형성하는 단계를 나타내는 단면도이다.
도 6은 본 발명의 일 실시 예에 따른 제1 금속 함유층에 큐어링 원자를 투입한 단계를 나타내는 단면도이다.
도 7은 본 발명의 실시 예에 따른 큐어링 원자를 유전체층에 유입시키는 단계를 나타내는 단면도이다.
도 8은 본 발명의 실시 예에 따른 유전체층 내 또는 유전체층 표면에 존재하는 결함 유발 원자를 배출시키는 단계를 나타내는 단면도이다.
도 9 및 도 10은 본 발명의 실시 예에 따른 제2 금속 함유층을 형성하는 단계를 나타내는 단면도이다.
도 11은 본 발명의 실시 예에 따른 제3 금속 함유층을 형성하는 단계를 나타내는 단면도이다.
도 12는 본 발명의 실시 예에 따른 제1 금속 함유층의 상면에 스크리닝 원자를 투입하는 단계에서, 스크리닝 원자 투입 시간에 따른 제1 금속 함유층의 두께 증가를 나타내는 그래프이다.
도 13은 본 발명의 실시 예에 따른 큐어링 원자 스크리닝 영역를 형성한 후 제1 금속 함유층에 투입된 큐어링 원자의 양을 비교 실험 예에 투입된 큐어링 원자의 양과 비교하는 그래프이다.
도 14는 본 발명의 실시 예에 따른 제1 금속 함유층의 상면에 스크리닝 원자를 투입하는 단계에서, 스크리닝 원자 투입 시간에 따른 제1 금속 함유층에 투입된 큐어링 원자의 양을 비교하는 그래프이다.
도 15 내지 도 17은 본 발명의 실시 예에 따른 유전체층의 큐어링을 수행한 유전체층의 전기적 특성을 비교 실험 예와 비교하는 그래프이다.
도 18 내지 도 22는 본 발명의 실시 예에 따른 유전체층의 큐어링 방법을 적용하여 형성하는 반도체 소자들을 나타내는 사시도들이다.
도 23은 본 발명의 실시예들에 따른 디스플레이 구동 집적회로(DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 24는 본 발명의 실시예들에 따른 CMOS 인버터의 회로도이다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접촉하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 8은 본 발명의 실시 예에 따른 반도체 소자의 제조를 위한 유전체층의 큐어링 방법을 단계적으로 나타내는 단면도들이다.
도 1은 본 발명의 실시 예에 따른 유전체층 및 제1 금속 함유층을 형성하는 단계를 나타내는 단면도이다.
도 1을 참조하면, 반도체층(110) 상에 유전체층(120) 및 제1 금속 함유층(130)을 순차적으로 형성한다.
반도체층(110)은 반도체 물질을 포함할 수 있다. 반도체층(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다.
반도체층(110)은 반도체 물질을 포함하는 기판, 또는 베이스 기판(도시 생략) 상에 형성된 반도체 물질층일 수 있다. 예를 들면, 기판(110)은 반도체 소자가 포함하는 트랜지스터의 채널 영역을 구성할 수 있다.
다른 예에서, 반도체층(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체층(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체층(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 반도체층(110)은 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
반도체층(110)은 평평한 형상을 가지는 것으로 도시되었으나, 이는 미시적인 부분을 예시적으로 도시한 것일 뿐, 반도체층(110)의 형상이 이에 한정되지 않는다. 예를 들면, 반도체층(110)은 반도체 소자가 포함하는 트랜지스터의 채널 영역을 구성할 수 있는 다양한 형상을 가질 수 있다. 도 18 내지 도 22에서는 반도체층(110)이 트랜지스터의 채널 영역을 구성하는 일부 실시 예를 도시하였다.
반도체층(110) 상에는 유전체층(120)을 형성한다. 유전체층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 유전체층(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 유전체층(120)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
유전체층(120)은 제1 비유전율을 가지는 제1 유전체층(122) 및 제1 유전체층(122) 상에 형성되며 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 제2 유전체층(124)을 포함할 수 있다.
제1 유전체층(122)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 제1 유전체층(122)은 반도체층(110)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다.
제2 유전체층(124)은 실리콘 산화막 및 실리콘 질화막보다 비유전율이 더 큰 고유전율 유전체로 이루어질 수 있다. 제2 유전체층(124)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 제2 유전체층(124)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
유전체층(120)은 평평한 형상을 가지는 것으로 도시되었으나, 이는 미시적인 부분을 예시적으로 도시한 것일 뿐, 유전체층(120)의 형상이 이에 한정되지 않는다. 예를 들면, 유전체층(120)은 반도체 소자가 포함하는 트랜지스터의 게이트 절연막을 구성할 수 있는 다양한 형상을 가질 수 있다. 예를 들면, 제1 및 제2 유전체층(122, 124) 또는 제2 유전체층(124)은 반도체층(110)의 상면으로부터 돌출된 구조를 가질 수 있다. 도 18 내지 도 22에서는 유전체층(120)이 트랜지스터의 게이트 절연막(120-1 내지 120-5)을 구성하는 일부 실시 예를 도시하였다.
유전체층(120) 상에는 제1 금속 함유층(130)이 형성된다. 제1 금속 함유층(130)은 TiN, TaN, W, TiAlC, TaAlC, TaAl, TiAl, HfAl, Al, Ti, WN, Ru, Mo 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있다.
제1 금속 함유층(130)은 평평한 형상을 가지는 것으로 도시되었으나, 이는 미시적인 부분을 예시적으로 도시한 것일 뿐, 제1 금속 함유층(130)의 형상이 이에 한정되지 않는다. 예를 들면, 제1 및 제2 유전체층(122, 124) 또는 제2 유전체층(124)은 반도체층(110)의 상면으로부터 돌출된 구조를 가지는 경우, 제1 금속 함유층(130)상기 돌출된 구조가 한정하는 공간의 전부 또는 일부를 채우는 형상을 가질 수 있다.
제1 금속 함유층(130)은 상온보다 높은 상대적으로 고온인 제1 온도(T1) 분위기에서 형성될 수 있다. 예를 들면, 제1 온도(T1)는 약 400℃ 내지 500℃일 수 있다. 따라서, 제1 금속 함유층(130)이 형성된 직후에, 제1 금속 함유층(130)은 제1 온도(T1) 또는 제1 온도(T1)와 유사한 온도를 가질 수 있다.
도 2는 본 발명의 실시 예에 따른 스크리닝 원자 전구체를 공급하는 단계를 나타내는 단면도이다.
도 2를 참조하면, 제1 금속 함유층(130)을 형성한 후, 인시츄(in-situ)로 스크리닝 원자 전구체(C1)를 제1 금속 함유층(130) 상에 공급한다. 여기에서, 인시츄라는 스크리닝 원자 전구체(C1)를 제1 금속 함유층(130) 상에 공급한다는 것은 제1 금속 함유층(130)을 형성하기 위한 온도 분위기인 제1 온도(도 1의 T1) 또는 제1 온도(T1)와 유사한 온도를 제1 금속 함유층(130)이 유지하는 상태에서, 제1 금속 함유층(130)을 형성한 챔버 내에 스크리닝 원자 전구체(C1)를 주입하여, 스크리닝 원자 전구체(C1)가 제1 금속 함유층(130) 상에 공급하는 것을 의미한다.
스크리닝 원자 전구체(C1)는 제1 금속 함유층(130)을 형성하기 위한 온도인 제1 온도(T1)보다 낮은 온도에서 열분해(thermally decomposition)될 수 있다. 스크리닝 원자 전구체(C1)는 기상(gas phase) 또는 액상(liquid phase)일 수 있다. 스크리닝 원자 전구체(C1)는 예를 들면, 염화실리콘, 염화붕소, 불화질소, 불화황, 불화탄소, 브롬화수소, 황화 코발트, 탄화불소, 수소화불화탄소, 메탄, 암모니아, 또는 사염화티탄일 수 있으나, 이에 한정되지 않는다.
도 3은 본 발명의 실시 예에 따른 제1 물질층의 상면에 스크리닝 원자를 투입하는 단계를 나타내는 단면도이다.
도 3을 참조하면, 스크리닝 원자 전구체(C1)는 제1 금속 함유층(130)을 형성하기 위한 온도 분위기인 제1 온도(도 1의 T1) 또는 제1 온도(T1)와 유사한 온도를 유지하고 있는 제1 금속 함유층(130)의 상면에서 열분해하여, 스크리닝 원자(B1, screening atoms)로 되어 제1 금속 함유층(130)의 상면에 투입될 수 있다. 스크리닝 원자 전구체(C1)로부터 스크리닝 원자(B1)가 제1 금속 함유층(130)의 상면에 투입되면, 제1 부산물(C2)이 생성될 수 있다.
스크리닝 원자(B1)는 예를 들면, Si, B, N, S, C, Br, Co, 또는 Ti일 수 있다.
도 4는 본 발명의 실시 예에 따른 큐어링 원자 스크리닝 영역을 형성하는 단계를 나타내는 단면도이다.
도 4를 참조하면, 스크리닝 원자(B1)를 제1 금속 함유층(130)의 상면에 투입하여 제1 금속 함유층(130)의 상측 일부분에 큐어링 원자 스크리닝 영역(130B)을 형성한다. 큐어링 원자 스크리닝 영역(130B)은 제1 금속 함유층(130)의 상면에 스크리닝 원자(B1)가 증착되거나, 스크리닝 원자(B1)와 제1 금속 함유층(130)과의 반응을 통해 제1 금속 함유층(130)의 상측 일부분에 스크리닝 원자(B1)가 투입된 것을 의미한다.
큐어링 원자 스크리닝 영역(130B)이 형성됨에 따라, 제1 금속 함유층(130)의 두께는 5Å 이하로 증가할 수 있다. 스크리닝 원자(B1)를 제1 금속 함유층(130)의 상면에 투입하여, 제1 금속 함유층(130)의 두께가 5Å를 초과하여 증가하는 경우, 제1 금속 함유층(130)의 상면 상에 스크리닝 원자(B1)로 이루어지는 별도의 층이 형성될 수 있다. 이 경우, 후술하는 큐어링 원자(도 6의 D2)가 제1 금속 함유층(130)에 투입되는 것을 막는 배리어(barrier)의 역할을 수행할 수 있다. 그러나 큐어링 원자 스크리닝 영역(130B)이 형성된 결과, 제1 금속 함유층(130)의 두께는 5Å 이하로 증가하는 경우, 큐어링 원자 스크리닝 영역(130B)을 형성하는 스크리닝 원자(B1)는 별도의 층을 형성하지 않고, 상기 큐어링 원자(D2)가 제1 금속 함유층(130)에 투입되는 양을 조절하는 기능을 수행할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 제1 금속 함유층에 큐어링 원자를 투입하기 위한 분위기를 형성하는 단계를 나타내는 단면도이다.
도 5를 참조하면, 제1 금속 함유층(130)에 큐어링 원자(도 6의 D2)를 투입하기 위하여, 상기 큐어링 원자가 함유된 큐어링 분위기 가스(D1)를 제1 금속 함유층(130) 상에 공급한다. 큐어링 분위기 가스(D1)는 공기(air), 산소, 수증기, 질소, 또는 산소 및 질소일 수 있다. 즉, 제1 금속 함유층(130)에 상기 큐어링 원자를 투입하기 위하여, 대기(atmosphere) 분위기, 산소 분위기, 수증기 분위기, 질소 분위기, 또는 산소 및 질소 분위기를 형성한다.
도 6은 본 발명의 일 실시 예에 따른 제1 금속 함유층에 큐어링 원자를 투입한 단계를 나타내는 단면도이다.
도 6을 참조하면, 도 5에 보인 큐어링 분위기 가스(D1)에 포함된 큐어링 원자(D2)가 제1 금속 함유층(130)에 투입된다. 큐어링 원자(D2)는 큐어링 원자 스크리닝 영역(130B)에 포함되는 스크리닝 원자(B1)에 의하여 상대적으로 소량만이 제1 금속 함유층(130)에 투입된다. 큐어링 원자(D2)는 예를 들어, 산소 또는 질소일 수 있다.
제1 금속 함유층(130)에 큐어링 원자(D2)가 투입되는 양은, 제1 금속 함유층(130), 특히 큐어링 원자 스크리닝 영역(130B)에 포함된 스크리닝 원자(B1)의 양에 반비례한다. 즉, 큐어링 원자 스크리닝 영역(130B)에 포함된 스크리닝 원자(B1)의 양이 많은 경우에는, 스크리닝 원자(B1)의 양이 적은 경우보다, 적은 양의 큐어링 원자(D2)가 제1 금속 함유층(130)에 투입될 수 있다.
또한, 큐어링 원자 스크리닝 영역(130B)에 포함된 스크리닝 원자(B1)의 양이 일정한 경우, 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양은 제1 금속 함유층(130)에 큐어링 원자(D2)를 투입하는 시간에 따라서 증가할 수 있다. 그러나 제1 금속 함유층(130)에 큐어링 원자(D2)를 투입하는 시간이 임계 시간 이상인 경우, 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양은 증가하지 않을 수 있다. 이는 제1 금속 함유층(130)에 큐어링 원자 스크리닝 영역(130B)이 형성된 경우, 제1 금속 함유층(130)에 투입된 큐어링 원자(D2)는, 큐어링 원자 스크리닝 영역(130B)이 형성된 제1 금속 함유층(130)의 상측 일부분에만 투입되기 때문이다.
큐어링 원자(D2)가 질소 또는 산소인 경우, 큐어링 원자(D2)가 제1 금속 함유층(130)에 투입되어, 제1 금속 함유층(130)의 일부분을 질화 또는 산화시킬 수 있다. 그러나 큐어링 원자 스크리닝 영역(130B)에 포함되는 스크리닝 원자(B1)에 의하여, 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양을 조절할 수 있기 때문에, 제1 금속 함유층(130)의 적어도 일부분은 질화 또는 산화되지 않을 수 있다.
만일, 큐어링 원자 스크리닝 영역(130B)에 포함된 스크리닝 원자(B1)의 양이 상대적으로 많아서, 제1 금속 함유층(130) 상에 스크리닝 원자(B1)로 이루어지는 별도의 층이 형성되는 경우에는, 큐어링 원자(D2)가 제1 금속 함유층(130)에 투입되지 않기 때문에 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양을 조절할 수 없다. 이 경우에는 제1 금속 함유층(130)은 모두 질화 또는 산화되지 않을 수 있다.
반대로, 제1 금속 함유층(130)에 큐어링 원자 스크리닝 영역(130B)이 형성되지 않은 경우에는, 제1 금속 함유층(130) 내에 큐어링 원자(D2)가 포화될 때까지 제1 금속 함유층(130)에 큐어링 원자(D2)가 무제한으로 투입되기 때문에 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양을 조절할 수 없다. 이 경우에는 제1 금속 함유층(130)은 모두 질화 또는 산화될 수 있다.
제1 금속 함유층(130)에 스크리닝 원자(B1)를 투입하여 큐어링 원자 스크리닝 영역(130B)을 형성하기 위하여, 예를 들면, 소크(soak) 공정을 수행할 수 있으나, 이에 한정되지 않으며, 기상 또는 액상의 스크리닝 원자 전구체(C1)를 사용하는 공정은 모두 수행 가능하다.
도 7은 본 발명의 실시 예에 따른 큐어링 원자를 유전체층에 유입시키는 단계를 나타내는 단면도이다.
도 7을 참고하면, 제2 온도(T2) 분위기에서 열처리를 수행하여 제1 금속 함유층(130) 내에 투입된 큐어링 원자(D2)를 유전체층(120)에 유입시킨다(IF). 제2 온도(T2)는 상대적으로 저온일 수 있다. 예를 들면, 제2 온도(T2)는 약 100℃ 내지 250℃일 수 있다.
상대적으로 저온인 제2 온도(T2) 분위기에서 열처리를 수행하면, 제1 금속 함유층(130)의 상측 일부분에 투입된 큐어링 원자(D2)가 확산되어 유전체층(120)에 유입될 수 있다. 유전체층(120)이 산소 원자 또는 질소 원자를 포함하여 이루어지는 경우, 유전체층(120) 내에는 산소 공공(oxygen vacancy) 또는 질소 공공(nitrogen vacancy)과 같은 결함이 존재할 수 있다. 유전체층(120)으로 유입된(IF) 큐어링 원자(D2)는 산소 공공(oxygen vacancy) 또는 질소 공공(nitrogen vacancy)과 같은 결함을 제거할 수 있다.
예를 들어, 제2 유전체층(124)이 고유전율 유전체로 이루어진 경우, 제1 유전체층(122) 내보다 제2 유전체층(124) 내에 상대적으로 많은 결함이 존재할 수 있다. 따라서 큐어링 원자(D2)는 주로 제2 유전체층(124) 내로 유입되어(IF) 산소 공공 또는 질소 공공과 같은 결함을 제거할 수 있다.
만일, 제1 금속 함유층(130)에 큐어링 원자 스크리닝 영역(130B)이 형성되지 않은 경우에는, 제1 금속 함유층(130)에 큐어링 원자(D2)가 무제한으로 투입되기 때문에, 제2 유전체층(124) 내에 존재하는 산소 공공 또는 질소 공공과 같은 결함을 제거한 후에도 잉여의 큐어링 원자(D2)가 존재할 수 있다. 이러한 잉여의 큐어링 원자(D2)는 상대적으로 비유전율이 낮은 제1 유전체층(122)을 성장시킬 수 있어, 유전체층(120) 전체의 비유전율을 낮추는 문제가 발생할 수 있다.
그러나, 제1 금속 함유층(130)에 큐어링 원자 스크리닝 영역(130B)이 형성된 경우에는, 제2 유전체층(124) 내에 존재하는 산소 공공 또는 질소 공공과 같은 결함을 제거하는데에 필요한 양의 큐어링 원자(D2)만이 제1 금속 함유층(130)에 투입되도록 조절할 수 있기 때문에, 유전체층(120)의 비유전율은 낮추는 문제가 발생하지 않는다. 따라서 유전체층(120)을 트랜지스터의 게이트 절연막으로 사용하는 반도체 소자의 신뢰성과 특성을 향상시킬 수 있다.
도 8은 본 발명의 실시 예에 따른 유전체층 내 또는 유전체층 표면에 존재하는 결함 유발 원자를 배출시키는 단계를 나타내는 단면도이다.
도 8을 참조하면, 도 7에 보인 제2 온도(T2)보다 높은 제3 온도(T3) 분위기에서 열처리를 수행하여 유전체층(120) 내 또는 유전체층(120)의 표면에 존재하는 결함(defect) 유발 원자(D3)를 배출(scavenging)시켜(SC) 제1 금속 함유층(130)으로 이동시킨다. 제3 온도(T3)는 제2 온도(T2) 높은 상대적으로 고온일 수 있다. 예를 들면, 제3 온도(T3)는 300℃ 내지 500℃일 수 있다.
상대적으로 고온인 제3 온도(T3) 분위기에서 열처리를 수행하면, 유전체층(120) 내 또는 유전체층(120)의 표면에 존재하는 결함 유발 원자(D3)가 유전체층(120) 내 또는 유전체층(120)의 표면으로부터 배출되어(SC) 제1 금속 함유층(130)으로 이동할 수 있다. 결함 유발 원자(D3)는 예를 들면 질소 또는 산소일 수 있다.
유전체층(120)이 제1 유전체층(122)과 제2 유전체층(124)으로 이루어지는 경우, 유전체층(120) 내인 제1 유전체층(122)과 제2 유전체층(124)의 계면인 제1 계면(IT1), 또는 제1 유전체층(122)과 반도체층(110)의 계면인 제2 계면(IT2)에는 결함 유발 원자(D3)가 존재할 수 있다. 그러나 상대적으로 고온인 제3 온도(T3) 분위기에서 열처리를 수행하면, 제1 계면(IT1), 또는 제2 계면(IT2)에 존재하는 결함 유발 원자(D3)가 제1 계면(IT1), 또는 제2 계면(IT2)으로부터 배출되어, 제1 계면(IT1), 또는 제2 계면(IT2)의 계면 트랩 밀도(Dit, interface trap density)를 감소시킬 수 있다.
만일, 제1 금속 함유층(130)에 큐어링 원자 스크리닝 영역(130B)이 형성되지 않은 경우에는, 제1 금속 함유층(130)이 모두 질화 또는 산화되므로, 제3 온도(T3) 분위기에서 열처리를 수행해도 제1 계면(IT1), 또는 제2 계면(IT2)에 존재하는 결함 유발 원자(D3)가 제1 금속 함유층(130)으로 이동할 수 없다.
그러나, 제1 금속 함유층(130)에 큐어링 원자 스크리닝 영역(130B)이 형성된 경우에는, 제1 금속 함유층(130)의 적어도 일부분이 질화 또는 산화되지 않기 때문에, 제1 계면(IT1), 또는 제2 계면(IT2)에 존재하는 결함 유발 원자(D3)가 제1 금속 함유층(130)으로 이동할 수 있다. 따라서 유전체층(120)을 트랜지스터의 게이트 절연막으로 사용하는 반도체 소자의 신뢰성과 특성을 향상시킬 수 있다.
제2 온도(T2) 분위기에서의 열처리와 제3 온도(T3) 분위기에서의 열처리는 모두 수행할 수도 있고, 선택적으로 한가지의 열처리만 수행할 수도 있다.
도 9 및 도 10은 본 발명의 실시 예에 따른 제2 금속 함유층을 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 도 7 및 도 8에서 설명한 열처리들을 수행한 후, 제1 금속 함유층(도 8의 130)을 제거한다. 제1 금속 함유층(130)은 유전체층(120)을 큐어링한 후에 제거되므로, 희생 금속 함유층이라 호칭할 수 있다.
제1 금속 함유층(130)을 제거하는 경우, 제1 금속 함유층(130)에 잔류하는 큐어링 원자(도 7의 D2) 및/또는 제1 금속 함유층(130)으로 이동한 결함 유발 원자(도 8의 D3)도 함께 제거될 수 있다.
도 10을 참조하면, 제1 금속 함유층(도 8의 130)을 제거한 후, 유전체층(120) 상에 제2 금속 함유층(140)을 형성한다. 유전체층(120) 및 제2 금속 함유층(140)은 각각 반도체 소자가 포함하는 트랜지스터의 게이트 절연막 및 게이트 전극을 구성할 수 있다.
제2 금속 함유층(140)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 제2 금속 함유층(140)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
도 11은 본 발명의 실시 예에 따른 제3 금속 함유층을 형성하는 단계를 나타내는 단면도이다.
도 11을 참조하면, 제1 금속 함유층(130) 상에 제3 금속 함유층(132)을 형성할 수 있다. 선택적으로 제3 금속 함유층(1320)을 형성하기 전에 제1 금속 함유층(130)의 상측 일부분에 형성된 큐어링 원자 스크리닝 영역(도 8의 130B)의 전부 또는 일부를 제거할 수 있으나, 이에 한정되지는 않는다.
제3 금속 함유층(132)은 단일막으로 이루어질 수도 있으나, 복수의 막이 구성하는 다층막일 수도 있다. 제3 금속 함유층(132)은 예를 들면, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
제1 금속 함유층(130) 및 제3 금속 함유층(132)은 함께 반도체 소자가 포함하는 트랜지스터의 게이트 전극(140a)을 구성할 수 있다.
도시하지는 않았으나, 소스/드레인 영역(SD)은 활성 영역(FN)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(FN)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다.
도 12는 본 발명의 실시 예에 따른 제1 금속 함유층의 상면에 스크리닝 원자를 투입하는 단계에서, 스크리닝 원자 투입 시간에 따른 제1 금속 함유층의 두께 증가를 나타내는 그래프이다.
도 12를 도 2 내지 도 4와 함께 참조하면, 제1 두께(TH1)를 가지는 제1 금속 함유층(130)을 형성한 후, 인시츄로 스크리닝 원자 전구체(C1)를 제1 금속 함유층(130) 상에 공급하여, 스크리닝 원자(B1)를 제1 금속 함유층(130)의 상면에 투입한다. 스크리닝 원자(B1)의 투입 시간이 임계점(t1)에 이를때까지, 제1 금속 함유층(130)의 두께는 제1 두께(TH1)를 유지할 수 있다. 임계점(t1)은 예를 들면, 10초 내지 200초일 수 있으나, 이에 한정되지 않는다.
스크리닝 원자(B1)의 투입 시간이 임계점(t1)을 경과하면, 제1 금속 함유층(130)의 두께는 수Å 범위에서 증가할 수 있다. 예를 들면, 도 12에 보인 실험 예와 같이 스크리닝 원자(B1)의 투입 시간이 임계점(t1)으로부터 30초가 경과하는 경우, 제1 금속 함유층(130)의 두께는 약 4Å이 증가할 수 있다. 이후에 스크리닝 원자(B1)의 투입 시간을 더 증가시키면 제1 금속 함유층(130)의 두께는 더 증가할 수 있으나, 전술한 바와 같이 제1 금속 함유층(130)의 두께가 5Å를 초과하여 증가하는 경우, 제1 금속 함유층(130)의 상면 상에 스크리닝 원자(B1)로 이루어지는 별도의 층이 형성될 수 있어, 큐어링 원자(도 6의 D2)가 제1 금속 함유층(130)에 투입되는 것을 막을 수 있다.
도 13은 본 발명의 실시 예에 따른 큐어링 원자 스크리닝 영역를 형성한 후 제1 금속 함유층에 투입된 큐어링 원자의 양을 비교 실험 예에 투입된 큐어링 원자의 양과 비교하는 그래프이다.
도 13을 참조하면, 본 발명의 기술적 사상에 따른 실험 예(PI)와 비교 실험 예(REF)를 XPS(X-ray photoelectronic spectroscopy)로 분석한 결과이다.
도 13을 도 5 및 도 6과 함께 참조하면, 본 발명의 기술적 사상에 따른 실험 예(PI)는 제1 금속 함유층(130)으로 TiN을 형성한 후, 스크리닝 원자(B1)로 Si을 제1 금속 함유층(130)에 투입하여, 제1 금속 함유층(130)의 상측 일부분에 큐어링 원자 스크리닝 영역(B1)을 형성한 후, 제1 금속 함유층(130)은 대기 분위기에 노출한다. 비교 실험 예(REF)는 TiN에 큐어링 원자 스크리닝을 형성하지 않고 대기 분위기에 노출한다. 비교 실험 예(REF)는 대기 분위기에 노출한 후에, 큐어링 원자인 산소가 추가적으로 TiN에 투입되는 것을 방지하기 위하여 폴리실리콘으로 이루어지는 별도의 캡핑층을 TiN 상에 형성한다.
본 발명의 기술적 사상에 따른 실험 예(PI)는 대기 분위기에서 노출하여도 산소(O 1s)가 비교 실험 예(REF)에 비하여 적게 검출되는 것을 알 수 있다. 반면에 비교 실험 예(REF)는 TiN을 구성하는 질소(N 1s)가 대폭 감소하고, 산소(O 1s)가 많이 검출되는 것을 알 수 있다.
즉, 비교 실험 예(REF)는 대기 분위기에서 제1 금속 함유층(130)으로 사용한 TiN이 대부분 산화되나, 본 발명의 기술적 사상에 따른 실험 예(PI)는 제1 금속 함유층(130)으로 사용한 TiN에 투입되는 큐어링 원자(D2)인 산소의 양이 제한되어, TiN의 일부만이 산화된 것을 알 수 있다.
미세 구조를 가지는 반도체 소자를 형성하는 경우, 형성할 수 있는 제1 금속 함유층(130)의 두께는 상대적으로 작은 값을 가질 수 있다. 예를 들면, 제1 금속 함유층(130)은 수㎚ 내지 수백㎚의 두께로 형성할 수 있다. 이와 같이 작은 두께를 가지는 제1 금속 함유층(130)을 큐어링 원자(D2)를 투입하기 위한 분위기에 노출시키는 경우, 매우 짧은 임계 시간이 경과하면 제1 금속 함유층(130) 내에 큐어링 원자(D2)가 포화될 수 있다. 따라서 실질적으로 노출됨과 동시에 제1 금속 함유층(130) 내에 큐어링 원자(D2)가 포화되는 바, 제1 금속 함유층(130)에 큐어링 원자(D2)를 투입하는 시간을 임계 시간보다 짧게 제어하여 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양을 제어하는 것은 실질적으로 불가능할 수 있다.
그러나 본 발명의 기술적 사상에 따른 실험 예(PI)는, 비교 실험 예(REF)에 비하여 큐어링 원자(D2)인 산소가 적게 검출되는 바, 상기 임계 시간이 경과한 경우에도 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양이 증가하지 않음을 알 수 있다. 즉, 상기 임계 시간이 경과한 후에는 제1 금속 함유층(130) 내로 큐어링 원자(D2)가 더 이상 투입되지 않음을 알 수 있다.
이를 통하여 본 발명의 기술적 사상에 따른 실험 예(PI)는 큐어링 원자 스크리닝 영역(130B)에 의하여 제1 금속 함유층(130)에 투입되는 큐어링 원자(D2)의 양을 제어할 수 있음을 알 수 있다.
도 14는 본 발명의 실시 예에 따른 제1 금속 함유층의 상면에 스크리닝 원자를 투입하는 단계에서, 스크리닝 원자 투입 시간에 따른 제1 금속 함유층에 투입된 큐어링 원자의 양을 비교하는 그래프이다.
도 14를 도 2 내지 도 6과 함께 참조하면, 도 14는 제1 금속 함유층(130)으로 TiN을 형성한 후, 스크리닝 원자 전구체(C1)로 기상의 실리콘 전구체를 사용하여 스크리닝 원자(B1)인 Si을 제1 금속 함유층(130)에 투입하여, 제1 금속 함유층(130)의 상측 일부분에 큐어링 원자 스크리닝 영역(130B)을 형성한 후, 제1 금속 함유층(130)은 대기 분위기에 노출하되, 제1 금속 함유층(130)에 스크리닝 원자(B1)를 투입하는 시간을 제1 시간(t2)과 제1 시간의 2배인 제2 시간(2t2)으로 한 경우를 XPS로 분석한 결과를 보여준다.
제1 금속 함유층(130)에 스크리닝 원자(B1)를 투입하는 시간이 제1 시간(t2)인 경우에는 상대적으로 큐어링 원자(D2)인 산소에 관련된 피크(Ti-O, Ti-N-O, Si-O)가 높게 나오고, 제2 시간(2t2)인 경우에는 상대적으로 스크리닝 원자(B1)인 실리콘에 관련된 피크(Ti-Si, Si3+:Si-Ti)가 높게 나오나 산소에 관련된 피크(Ti-O, Ti-N-O, Si-O)가 낮게 나옴을 확인할 수 있다.
즉, 제1 금속 함유층(130)에 스크리닝 원자(B1)를 투입하는 시간을 증가하면, 제1 금속 함유층(130)에 스크리닝 원자(B1)가 투입되는 양이 증가하나, 제1 금속 함유층(130)에 큐어링 원자(D2)가 투입되는 양은 감소함을 알 수 있다.
따라서, 제1 금속 함유층(130)에 큐어링 원자(D2)가 투입되는 양은, 제1 금속 함유층(130)에 스크리닝 원자(B1)가 투입되는 양에 반비례함을 확인할 수 있다.
도 15 내지 도 17은 본 발명의 실시 예에 따른 유전체층의 큐어링을 수행한 유전체층의 전기적 특성을 비교 실험 예와 비교하는 그래프이다.
본 발명의 기술적 사상에 따른 실험 예(H1, H2)는, 도 7에서 설명한 큐어링 원자(D2)를 유전체층에 유입시키는 단계(IF)를 수행한 실험 예인 제1 열처리 실험 예(H1)와 도 8에서 설명한 결함 유발 원자를 배출시키는 단계(SC)를 수행한 실험 예인 제2 열처리 실험 예(H2)를 함께 보여준다.
도 15 내지 도 17에서 TH2와 V1/V2은 각각, 본 발명의 기술적 사상에 따른 실험 예(H1, H2)와 비교 실험 예(REF) 사이의 상대적인 비교를 나타내기 위한 기준 두께와 기준 전압이다.
도 15를 참조하면, 제1 및 제2 열처리 실험 예(H1, H2)와 비교 실험 예(REF)에서 EOT(effective oxide thickness)와 플랫밴드 전압(Vfb)의 관계를 보여준다.
제1 열처리 실험 예(H1)의 경우, 플랫밴드 전압(Vfb)은 비교 실험 예(REF)와 유사하나, EOT가 감소함을 알 수 있다. 또한 제2 열처리 실험 예(H2)는, 플랫밴드 전압(Vfb)과 EOT가 모두 감소함을 알 수 있다.
따라서, 본 발명의 기술적 사상에 따른 유전체층의 큐어링 방법은 유전체층(120)의 EOT를 감소시킬 수 있다.
도 16을 참조하면, 제1 및 제2 열처리 실험 예(H1, H2)와 비교 실험 예(REF)들의 누설 전류 밀도(J)를 비교하여 보여준다.
동일한 막질을 가지는 유전체층의 경우, EOT가 감소하면 누설 전류 밀도(J)는 증가하고, EOT가 증가하면 누설 전류 밀도(J)가 감소하는 경향을 가진다. 따라서, 제1 및 제2 열처리 실험 예(H1, H2)와 비교 실험 예(REF)에서 동일한 EOT를 가지는 유전체층을 형성하였다고 가정하면, 제2 열처리 실험 예(H2)의 누설 전류 밀도(J)가 가장 낮고, 제1 열처리 실험 예(H1)의 누설 전류 밀도(J) 또한 비교 실험 예(REF)보다 낮음을 알 수 있다.
도 17을 참조하면, 제1 및 제2 열처리 실험 예(H1, H2)와 비교 실험 예(REF)들의 NBTI(Negative Bias Temperature Instability) 특성을 비교하여 보여준다.
동일한 막질을 가지는 유전체층의 경우, EOT가 감소하면 스트레스 특성(Vstress-Vfb)이 약해지고, EOT가 증가하면 스트레스 특성(Vstress-Vfb)이 강해지는 경향을 가진다. 따라서, 제1 및 제2 열처리 실험 예(H1, H2)와 비교 실험 예(REF)에서 동일한 EOT를 가지는 유전체층을 형성하였다고 가정하면, 제2 열처리 실험 예(H2)의 스트레스 특성(Vstress-Vfb)이 가장 강하고, 제1 열처리 실험 예(H1)의 누설 전류 밀도(J) 또한 비교 실험 예(REF)보다 스트레스 특성(Vstress-Vfb)이 강함을 알 수 있다.
도 15 내지 도 17을 함께 참조하면, 본 발명의 기술적 사상에 따른 유전체층의 큐어링 방법은 유전체층의 EOT를 감소시킴과 동시에 신뢰성을 향상시킴을 알 수 있다. 또한 제2 열처리 실험 예(H2)는 플랫밴드 전압(Vfb)이 감소하는 바, 유전체층이 적용된 소자의 특성도 변할 수 있음을 알 수 있다.
따라서 소자의 신뢰성의 개선 필요성과 소자의 특성 조절의 필요성을 함께 고려하여, 도 7에서 설명한 큐어링 원자(D2)를 유전체층에 유입시키는 단계(IF)와 도 8에서 설명한 결함 유발 원자를 배출시키는 단계(SC)를 선택적으로 수행하거나, 모두 수행할 수 있다.
도 18 내지 도 22는 본 발명의 실시 예에 따른 유전체층의 큐어링 방법을 적용하여 형성하는 반도체 소자들을 나타내는 사시도들이다.
도 18을 참조하면, 반도체 소자(1)는 반도체층(110-1), 게이트 절연막(120-1) 및 게이트 전극(140-1)을 포함한다. 반도체층(110-1) 및 게이트 절연막(120-1)은 각각 도 1 내지 도 12에서 설명한 반도체층(110) 및 유전체층(120)일 수 있고, 게이트 전극(140-1)은 제2 금속 함유층(130) 또는 게이트 전극(140a)일 수 있다.
반도체 소자(1)는 플래너 FET(planar Field Effect Transistor)를 구성할 수 있다. 반도체층(110-1)의 일부 영역은 소스/드레인 영역(S-1/D-1)을 구성할 수 있다.
도 19를 참조하면, 반도체 소자(2)는 반도체층(110-2), 게이트 절연막(120-2) 및 게이트 전극(140-2)을 포함한다. 반도체층(110-2) 및 게이트 절연막(120-2)은 각각 도 1 내지 도 12에서 설명한 반도체층(110) 및 유전체층(120)일 수 있고, 게이트 전극(140-2)은 제2 금속 함유층(130) 또는 게이트 전극(140a)일 수 있다.
반도체 소자(2)는 반도체층(110-2)의 일부분이 돌출되는 핀 형상(FN, fin type)을 가지는 FinFET을 구성할 수 있다. 반도체층(110-2)의 일부 영역은 소스/드레인 영역(S-2/D-2)을 구성할 수 있다.
도 20을 참조하면, 반도체 소자(3)는 베이스 기판(100)와 베이스 기판(100) 상에 형성된 BOX 층(102)을 포함한다. 반도체 소자(3)는 BOX 층(102) 상에 형성된 반도체층(110-3), 게이트 절연막(120-3) 및 게이트 전극(140-3)을 더 포함한다. 반도체층(110-3) 및 게이트 절연막(120-3)은 각각 도 1 내지 도 12에서 설명한 반도체층(110) 및 유전체층(120)일 수 있고, 게이트 전극(140-3)은 제2 금속 함유층(130) 또는 게이트 전극(140a)일 수 있다.
베이스 기판(100)은 반도체 물질을 포함하는 기판일 수 있다. 베이스 기판(100)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. BOX 층(102)은 예를 들면, 산화물로 이루어질 수 있다.
반도체 소자(3)는 반도체층(110-3)의 주변을 게이트 절연막(120-3)을 사이에 두고 게이트 전극(140-3)이 감싸는 GAA(Gate-All-Around) FET을 구성할 수 있다. 반도체층(110-3)의 일부 영역은 소스/드레인 영역(S-3/D-3)을 구성할 수 있다.
도 21을 참조하면, 반도체 소자(4)는 베이스 기판(100)와 베이스 기판(100) 상에 형성된 BOX 층(102)을 포함한다. 반도체 소자(4)는 BOX 층(102) 상에 형성된 반도체층(110-4), 게이트 절연막(120-4) 및 게이트 전극(140-4)을 더 포함한다. 반도체층(110-4) 및 게이트 절연막(120-4)은 각각 도 1 내지 도 12에서 설명한 반도체층(110) 및 유전체층(120)일 수 있고, 게이트 전극(140-4)은 제2 금속 함유층(130) 또는 게이트 전극(140a)일 수 있다.
반도체 소자(4)는, 반도체층(110-4)이 베이스 기판(110)의 주면과 평행한 방향으로 연장되는 나노와이어(nanowire)로 형성된 나노 와이어 FET를 구성할 수 있다. 반도체층(110-4)의 일부 영역은 소스/드레인 영역(S-4/D-4)을 구성할 수 있다.
도 22를 참조하면, 반도체 소자(5)는 베이스 기판(100)와 베이스 기판(100) 상에 형성된 BOX 층(102)을 포함한다. 반도체 소자(5)는 BOX 층(102) 상에 형성된 반도체층(110-5), 게이트 절연막(120-5) 및 게이트 전극(140-5)을 더 포함한다. 반도체층(110-5) 및 게이트 절연막(120-5)은 각각 도 1 내지 도 12에서 설명한 반도체층(110) 및 유전체층(120)일 수 있고, 게이트 전극(140-5)은 제2 금속 함유층(130) 또는 게이트 전극(140a)일 수 있다.
반도체 소자(5)는, 반도체층(110-5)의 적어도 일부분이 베이스 기판(110)의 주면과 수직한 방향으로 연장되는 수직 원주(vertical columnar) FET를 구성할 수 있다. 반도체층(110-5)의 일부 영역은 소스/드레인 영역(S-5/D-5)을 구성할 수 있다.
도 18 내지 도 22에 보인 것과 같이 반도체 소자(1, 2, 3, 4, 5)에 포함되는 게이트 절연막(120-1, 120-2, 120-3, 120-4, 120-5)은 비교적 얇은 두께 및/또는 좁은 폭을 가지거나, 복잡한 형상을 가질 수 있다. 그러나, 본 발명의 기술적 사상에 의한 유전체층의 큐어링 방법은 기상 또는 액상의 스크리닝 원자 전구체를 사용하므로, 유전체층이 비교적 얇은 두께 및/또는 좁은 폭을 가지거나, 복잡한 형상을 가지는 경우에도 큐어링이 가능하므로, 신뢰성이 향상된 반도체 소자를 형성할 수 있다.
도 23은 본 발명의 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 23을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED (organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 큐어링한 유전체층을 가지는 반도체 소자(1, 2, 3, 4, 5), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 24는 본 발명의 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. CMOS 트랜지스터(1610)는 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 큐어링한 유전체층을 가지는 반도체 소자(1, 2, 3, 4, 5), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 25는 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 전송 트랜지스터(1740)의 소스가 교차 연결된다. PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 큐어링한 유전체층을 가지는 반도체 소자(1, 2, 3, 4, 5), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 26은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(1800)는 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 큐어링한 유전체층을 가지는 반도체 소자(1, 2, 3, 4, 5), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 27은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 메모리(1910)로부터의 데이타 독출 및/또는 메모리(1910)로의 데이타 기입을 위하여 메모리(1910)를 제어한다. 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 큐어링한 유전체층을 가지는 반도체 소자(1, 2, 3, 4, 5), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 시스템(2000)은 도 1 내지 도 22를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따라 큐어링한 유전체층을 가지는 반도체 소자(1, 2, 3, 4, 5), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
1, 2, 3, 4, 5 : 반도체 소자, 110 : 반도체층, 120 : 유전체층, 130 : 제1 금속 함유층, 130B : 큐어링 원자 스크리닝 영역

Claims (20)

  1. 반도체층 상에 유전체층을 형성하는 단계;
    상기 유전체층 상에 제1 금속 함유층을 형성하는 단계;
    상기 제1 금속 함유층의 상면에 스크리닝 원자(screening atoms)를 투입하여, 상기 제1 금속 함유층의 상측 일부분에 큐어링 원자 스크리닝 영역을 형성하는 단계;
    상기 제1 금속 함유층의 상면을 통하여 상기 제1 금속 함유층에 큐어링 원자(curing atoms)를 투입하는 단계; 및
    제1 온도 분위기에서, 상기 제1 금속 함유층 내의 상기 큐어링 원자를 상기 유전체층에 유입시키는 단계;를 포함하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  2. 제1 항에 있어서,
    상기 제1 온도보다 높은 제2 온도 분위기에서,
    상기 유전체층 내 또는 상기 유전체층의 표면에 존재하는 결함(defect) 유발 원자를 배출(scavenging)시켜 상기 제1 금속 함유층으로 이동시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  3. 제1 항에 있어서,
    상기 제1 금속 함유층 내의 상기 큐어링 원자를 상기 유전체층에 유입시키는 단계 후에,
    상기 제1 금속 함유층을 제거하는 단계; 및
    상기 유전체층 상에 제2 금속 함유층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  4. 제3 항에 있어서,
    상기 유전체층은 게이트 유전막이고, 상기 제2 금속 함유층은 게이트 전극인 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  5. 제4 항에 있어서,
    상기 게이트 유전막과 상기 게이트 전극은, 플래너 FET(planar FET), FinFET, GAA FET(Gate-All-Around FET), 수직 원주 FET(vertical columnar FET), 또는 나노 와이어 FET(Nano Wire FET) 중 적어도 하나를 구성하는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  6. 제1 항에 있어서,
    상기 제1 금속 함유층 내의 상기 큐어링 원자를 상기 유전체층에 유입시키는 단계 후에, 상기 제1 금속 함유층 상에 제3 금속 함유층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  7. 제1 항에 있어서,
    상기 유전체층은 제1 비유전율을 가지는 제1 유전체층 및 상기 제1 유전체층 상에 형성되며, 상기 제1 비유전율보다 높은 제2 비유전율을 가지는 제2 유전체층으로 이루어지며,
    상기 큐어링 원자를 상기 유전체층에 유입시키는 단계는, 상기 큐어링 원자를 상기 제2 유전체층에 유입시키는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  8. 제1 항에 있어서,
    상기 제1 금속 함유층은 제3 온도 분위기에서 형성되며,
    상기 큐어링 원자 스크리닝 영역을 형성하는 단계는, 상기 제1 금속 함유층을 형성한 후 인시츄(in-situ)로 스크리닝 원자 전구체를 상기 제1 금속 함유층 상에 공급하며,
    상기 스크리닝 원자 전구체는, 상기 제3 온도보다 낮은 온도에서 열분해(thermally decomposition)되는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  9. 제8 항에 있어서,
    상기 스크리닝 원자 전구체는, 기상(gas phase) 또는 액상(liquid phase)인 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  10. 제1 항에 있어서,
    제1 금속 함유층에 큐어링 원자를 투입하는 단계에서, 상기 제1 금속 함유층에 상기 큐어링 원자가 투입되는 양은,
    상기 큐어링 원자 스크리닝 영역을 형성하는 단계에서, 상기 제1 금속 함유층에 상기 스크리닝 원자가 투입되는 양에 의하여 제어되는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  11. 제1 항에 있어서,
    상기 제1 금속 함유층에 큐어링 원자를 투입하는 단계는, 대기(atmosphere) 분위기, 산소 분위기, 수증기 분위기, 질소 분위기, 또는 산소 및 질소 분위기에서 수행되는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  12. 제1 항에 있어서,
    상기 큐어링 원자는 산소 또는 질소인 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  13. 제12 항에 있어서,
    상기 큐어링 원자는 산소이며,
    상기 제1 금속 함유층에 큐어링 원자를 투입하는 단계는, 상기 제1 금속 함유층의 적어도 일부분을 산화시키지 않는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  14. 제1 항에 있어서,
    상기 큐어링 원자 스크리닝 영역을 형성하는 단계에서,
    상기 큐어링 원자 스크리닝 영역의 형성으로 인한 상기 제1 금속 함유층의 두께의 증가량은 5Å 이하인 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  15. 제1 항에 있어서,
    상기 제1 금속 함유층에 큐어링 원자를 투입하는 단계에서 임계 시간이 경과한 후에는, 상기 제1 금속 함유층 내로 상기 큐어링 원자가 투입되지 않는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  16. 반도체층 상에 고유전율 유전체층을 형성하는 단계;
    상기 고유전율 유전체층 상에 희생 금속 함유층을 형성하는 단계;
    상기 희생 금속 함유층을 형성한 후, 상기 희생 금속 함유층의 형성하는 온도보다 낮은 온도에서 열분해되는 스크리닝 원자 전구체를 상기 희생 금속 함유층 상에 인시츄로 공급하여, 상기 희생 금속 함유층의 상측 일부분에 상기 스크리닝 원자 전구체로부터 열분해된 스크리닝 원자가 투입된 큐어링 원자 스크리닝 영역을 형성하는 단계;
    상기 희생 금속 함유층의 상면을 통하여 상기 희생 금속 함유층의 상측 일부분에 큐어링 원자(curing atoms)를 투입하는 단계;
    제1 온도 분위기에서 열처리를 하여, 상기 큐어링 원자를 상기 고유전율 유전체층에 유입시키는 단계; 및
    상기 제1 온도보다 높은 제2 온도 분위기에서 열처리를 하여, 상기 고유전율 유전체층 표면에 존재하는 결함 유발 원자를 배출시키는 단계;를 포함하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  17. 제16 항에 있어서,
    상기 큐어링 원자는 산소이며,
    상기 큐어링 원자를 투입하는 단계는, 상기 큐어링 원자 스크리닝 영역에 의하여, 상기 희생 금속 함유층의 적어도 일부분을 산화시키지 않는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  18. 제16 항에 있어서,
    상기 스크리닝 원자 전구체는, 기상의 실리콘 전구체인 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  19. 제16 항에 있어서,
    상기 큐어링 원자 스크리닝 영역을 형성하는 단계는, 상기 희생 금속 함유층의 두께의 증가량이 5Å 이하이며,
    상기 희생 금속 함유층의 상측 일부분에 투입되는 상기 큐어링 원자의 양은, 상기 희생 금속 함유층의 두께의 증가량에 반비례하는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
  20. 제16 항에 있어서,
    상기 희생 금속 함유층은 금속, 금속 질화물 또는 금속 탄화물로 이루어지며,
    상기 희생 금속 함유층을 제거하는 단계; 및
    게이트 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 유전체층의 큐어링 방법.
KR1020150054493A 2015-04-17 2015-04-17 반도체 소자의 제조를 위한 유전체층의 큐어링 방법 KR102342850B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150054493A KR102342850B1 (ko) 2015-04-17 2015-04-17 반도체 소자의 제조를 위한 유전체층의 큐어링 방법
US15/093,896 US9923077B2 (en) 2015-04-17 2016-04-08 Methods of curing a dielectric layer for manufacture of a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150054493A KR102342850B1 (ko) 2015-04-17 2015-04-17 반도체 소자의 제조를 위한 유전체층의 큐어링 방법

Publications (2)

Publication Number Publication Date
KR20160123817A KR20160123817A (ko) 2016-10-26
KR102342850B1 true KR102342850B1 (ko) 2021-12-23

Family

ID=57129230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150054493A KR102342850B1 (ko) 2015-04-17 2015-04-17 반도체 소자의 제조를 위한 유전체층의 큐어링 방법

Country Status (2)

Country Link
US (1) US9923077B2 (ko)
KR (1) KR102342850B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI713117B (zh) * 2017-01-05 2020-12-11 聯華電子股份有限公司 製作金屬閘極結構的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724573B1 (ko) 2006-01-06 2007-06-04 삼성전자주식회사 수소원 막을 갖는 반도체소자의 제조방법
JP2009135468A (ja) 2007-11-01 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体基板およびその作製方法、ならびに半導体装置の作製方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020063206A (ko) 1999-12-09 2002-08-01 동경 엘렉트론 주식회사 티탄실리콘나이트라이드막의 성막방법,티탄실리콘나이트라이드막으로 이루어진 확산방지막,반도체장치 및 그 제조방법, 및티탄실리콘나이트라이드막의 성막장치
KR100468774B1 (ko) * 2002-11-26 2005-01-29 삼성전자주식회사 반도체 메모리 소자의 제조방법
TWI258811B (en) 2003-11-12 2006-07-21 Samsung Electronics Co Ltd Semiconductor devices having different gate dielectrics and methods for manufacturing the same
KR100843223B1 (ko) 2007-01-03 2008-07-02 삼성전자주식회사 채널 타입에 따라 이종의 메탈 게이트 구조를 채용하는반도체 소자 및 그 제조 방법
US7952118B2 (en) 2003-11-12 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor device having different metal gate structures
US20070023842A1 (en) 2003-11-12 2007-02-01 Hyung-Suk Jung Semiconductor devices having different gate dielectric layers and methods of manufacturing the same
US7390709B2 (en) 2004-09-08 2008-06-24 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode
KR100865037B1 (ko) 2007-06-26 2008-10-23 주식회사 동부하이텍 플래시 메모리 소자의 제조 방법
US7838390B2 (en) * 2007-10-12 2010-11-23 Samsung Electronics Co., Ltd. Methods of forming integrated circuit devices having ion-cured electrically insulating layers therein
WO2009120935A2 (en) 2008-03-28 2009-10-01 Cameron International Corporation Wellhead hanger shoulder
US8138041B2 (en) 2008-06-12 2012-03-20 International Business Machines Corporation In-situ silicon cap for metal gate electrode
KR101036928B1 (ko) 2008-06-30 2011-05-25 주식회사 하이닉스반도체 반도체 장치 제조방법
US20090325369A1 (en) 2008-06-30 2009-12-31 Hynix Semiconductor Inc. Semiconductor device and method of fabricating the same
FR2933534B1 (fr) * 2008-07-03 2011-04-01 Soitec Silicon On Insulator Procede de fabrication d'une structure comprenant une couche de germanium sur un substrat
US8679962B2 (en) 2008-08-21 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit metal gate structure and method of fabrication
JP5305989B2 (ja) 2009-03-06 2013-10-02 株式会社東芝 半導体装置の製造方法
US7989902B2 (en) * 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
JP5757628B2 (ja) 2009-12-01 2015-07-29 国立研究開発法人物質・材料研究機構 界面層削減方法、高誘電率ゲート絶縁膜の形成方法、高誘電率ゲート絶縁膜、高誘電率ゲート酸化膜、及び高誘電率ゲート酸化膜を有するトランジスタ
US8716095B2 (en) * 2010-06-03 2014-05-06 Institute of Microelectronics, Chinese Academy of Sciences Manufacturing method of gate stack and semiconductor device
JP2012186259A (ja) 2011-03-04 2012-09-27 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
KR101692362B1 (ko) 2011-06-22 2017-01-05 삼성전자 주식회사 식각 정지 절연막을 이용한 반도체 장치의 제조 방법
KR20140003154A (ko) 2012-06-29 2014-01-09 에스케이하이닉스 주식회사 반도체 장치 제조 방법
US8993459B2 (en) 2012-08-31 2015-03-31 Globalfoundries Inc. Method of forming a material layer in a semiconductor structure
US8841182B1 (en) 2013-03-14 2014-09-23 Asm Ip Holding B.V. Silane and borane treatments for titanium carbide films
US8993054B2 (en) * 2013-07-12 2015-03-31 Asm Ip Holding B.V. Method and system to reduce outgassing in a reaction chamber
US9564356B2 (en) * 2015-04-16 2017-02-07 International Business Machines Corporation Self-forming metal barriers
KR102434987B1 (ko) * 2015-04-23 2022-08-22 삼성전자주식회사 박막 형성 방법 및 반도체 소자의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100724573B1 (ko) 2006-01-06 2007-06-04 삼성전자주식회사 수소원 막을 갖는 반도체소자의 제조방법
JP2009135468A (ja) 2007-11-01 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体基板およびその作製方法、ならびに半導体装置の作製方法

Also Published As

Publication number Publication date
KR20160123817A (ko) 2016-10-26
US9923077B2 (en) 2018-03-20
US20160307762A1 (en) 2016-10-20

Similar Documents

Publication Publication Date Title
KR101928147B1 (ko) 원자층 성막 방법 및 그 구조체
Wu et al. High-κ dielectrics and advanced channel concepts for Si MOSFET
US8445345B2 (en) CMOS structure having multiple threshold voltage devices
US10818790B2 (en) Semiconductor device
KR101919203B1 (ko) 원자 층 증착 방법 및 그에 의한 구조물
CN102064133B (zh) 一种制造半导体器件的方法
TWI744690B (zh) 電晶體結構及形成半導體結構的方法
CN106847918B (zh) Ge场效应晶体管(FET)和制造方法
US9620500B2 (en) Series-connected transistor structure
US20160163603A1 (en) Pfet gate stack materials having improved threshold voltage, mobility and nbti performance
US8735240B2 (en) CET and gate current leakage reduction in high-k metal gate electrode structures by heat treatment after diffusion layer removal
US10804373B2 (en) Method for forming a low-k spacer
US20110298018A1 (en) Transistor and manufacturing method of the same
KR102541732B1 (ko) 반도체 디바이스 제조 방법들 및 그의 구조체들
US9449887B2 (en) Method of forming replacement gate PFET having TiALCO layer for improved NBTI performance
CN104425620B (zh) 半导体器件及其制造方法
US20220328620A1 (en) Leakage reduction in gate-all-around devices
US20100052077A1 (en) High-k metal gate structure including buffer layer
KR101423752B1 (ko) 게이트 스택 형성 동안 고-유전상수 게이트 유전층에서의 포인트 결함을 패시베이팅하는 방법
US20080142910A1 (en) Semiconductor device
KR102541737B1 (ko) 반도체 구조 및 그 방법
KR102342850B1 (ko) 반도체 소자의 제조를 위한 유전체층의 큐어링 방법
KR100762239B1 (ko) 반도체 소자의 ｐｍｏｓ 트랜지스터, 이를 포함하는 반도체소자와 그의 제조 방법
KR20140016694A (ko) 반도체 장치 및 이의 제조 방법
US8735269B1 (en) Method for forming semiconductor structure having TiN layer

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant