KR100724573B1 - 수소원 막을 갖는 반도체소자의 제조방법 - Google Patents

수소원 막을 갖는 반도체소자의 제조방법 Download PDF

Info

Publication number
KR100724573B1
KR100724573B1 KR1020060001875A KR20060001875A KR100724573B1 KR 100724573 B1 KR100724573 B1 KR 100724573B1 KR 1020060001875 A KR1020060001875 A KR 1020060001875A KR 20060001875 A KR20060001875 A KR 20060001875A KR 100724573 B1 KR100724573 B1 KR 100724573B1
Authority
KR
South Korea
Prior art keywords
film
hydrogen
insulating film
substrate
hydrogen source
Prior art date
Application number
KR1020060001875A
Other languages
English (en)
Inventor
남기흠
문철연
김보성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060001875A priority Critical patent/KR100724573B1/ko
Priority to US11/552,877 priority patent/US20070161258A1/en
Application granted granted Critical
Publication of KR100724573B1 publication Critical patent/KR100724573B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

수소원 막을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 갖는 기판 상에 수소원 막(hydrogen source layer)을 형성한다. 상기 수소원 막을 갖는 기판에 대해 열처리 공정을 진행하여 상기 수소원 막 내의 수소를 상기 반도체 기판의 표면으로 확산시킨다. 상기 열처리된 수소원 막을 갖는 기판 상에 도전성 패턴을 형성한다. 여기서, 상기 도전성 패턴은 금속 배선일 수 있다.

Description

수소원 막을 갖는 반도체소자의 제조방법{Fabrication methods of a semiconductor device having a hydrogen source layer}
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 수소원 막을 갖는 반도체소자의 제조방법에 관한 것이다.
반도체소자는 모스 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)와 같은 개별 소자(discrete device)를 스위칭 소자로써 널리 채택하고 있다. 상기 모스 트랜지스터의 소스 및 드레인 사이의 채널에 형성되는 온 전류(on current)가 소자의 동작 속도를 결정한다.
최근, 반도체 소자의 고집적화 및 고성능화 경향에 따라 모스 트랜지스터를 소형화(scaling down)시키는 연구들을 진행하고 있다. 이러한, 모스 트랜지스터의 소형화는 반도체 소자의 집적도를 향상시키고, 소자의 크기를 줄여 스위칭 동작 속도를 줄이며, 소자와 소자 사이의 거리를 줄여서 신호전달 속도를 향상시킬 수 있 다.
그러나, 모스 트랜지스터의 소형화 경향에 따라, 모스 트랜지스터의 누설 전류 특성이 소자에 미치는 영향이 증가하고 있다. 게이트 절연막의 계면 트랩 밀도(interface trap density)가 증가하면 모스 트랜지스터의 누설 전류는 증가할 수 있다. 게이트 절연막의 계면 트랩 밀도는 채널 표면에 있는 실리콘 결정의 구조적 결함, 즉 댕글링 본드(dangling bond)와 관계가 있다. 다시 말하면, 채널에 흐르는 소스/드레인 전류는 전하 캐리어의 흐름으로 해석될 수 있는데, 완전한 결정 결합을 이루지 못한 실리콘 계면의 실리콘 원자가 전류가 흐를 때 중도에서 전하 캐리어와 결합하여 안정된 구조를 이루려 하므로 전류의 손실이 발생할 수 있다.
일반적으로, 실리콘 계면, 즉 모스 트랜지스터의 게이트 절연막의 계면에 잔존하는 댕글링 본드를 치유(curing)하기 위해 반도체 소자의 어셈블리 및 패키징 이전의 마지막 단계에서(the final step prior to assembly and packaging), 대략 450℃의 수소 분위기(hydrogen ambient)로 금속후 열처리(post-metal anneal)를 진행하고 있다. 그러나, 반도체 소자의 고성능화 및 고집적화 경향에 따라, 반도체 소자는 다층 배선(multi-level interconnection) 구조를 가질 수 있다. 따라서, 다층 배선 구조의 반도체 소자에 대해 상술한 바와 같은 금속후 열처리를 진행한다면, 수소가 실리콘 계면으로 확산하는데 다층 배선이 장벽 역할을 할 수 있다. 따라서, 금속후 열처리로 실리콘 계면에서의 댕글링 본드를 치유(curing)하는데 한계가 있을 수 있다. 또한, 금속후 열처리에 의해 다층 배선은 열적 스트레스(thermal stress)를 받을 수 있다.
한편, 모스 트랜지스터의 누설 전류 특성을 개선하는 방법으로 불완전한 결합을 이루는 실리콘 계면에 수소를 공급하는 방법이 미국 특허 제 6,248,673 B1 호에 "전자 소자를 안정화시키기 위한 수소 열처리 방법{Hydrogen thermal annealing method for stabilizing microelectronic devices}"이라는 제목으로 황 등(Huang et al.)에 의해 개시된 바 있다. 황 등에 의하면, 기판 상에 모스 트랜지스터를 형성하고, 상기 모스 트랜지스터를 보호하기 위해 상기 모스 트랜지스터를 덮는 층간절연막(interlevel dielectric layer)을 형성한다. 이 경우에, 상기 층간절연막은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막을 갖는 기판에 대해 수소를 포함하는 분위기 가스(ambient gas)에서 수소 열처리(hydrogen annealing)를 실시한다. 그 결과, 분위기 가스 내의 수소가 상기 층간절연막을 통하여 기판 내로 확산되어 불완전한 결정 계면의 실리콘 원자에 결합할 수 있다. 따라서, 모스 트랜지스터를 안정화시킬 수 있다. 그러나, 모스 트랜지스터가 형성된 초기 단계에서 수소 분위기에서 열처리를 실시한 후에 후속 공정에서 고온 공정을 진행하는 경우, 결정 계면의 실리콘 원자에 결합된 수소가 분리되어 트랜지스터의 누설 전류 특성이 열화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 수소원 막을 갖는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 태양은 수소원 막을 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체 기판 상에 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막을 갖는 기판 상에 수소원 막(hydrogen source layer)을 형성한다. 상기 수소원 막을 갖는 기판에 대해 열처리 공정을 진행하여 상기 수소원 막 내의 수소를 상기 반도체 기판의 표면으로 확산시킨다. 상기 열처리된 수소원 막을 갖는 기판 상에 도전성 패턴을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 수소원 막은 수소를 함유하는 절연막으로 형성할 수 있다.
다른 실시예들에서, 상기 수소원 막은 실리콘 질화막을 포함할 수 있다. 이 경우에, 상기 실리콘 질화막은 PE-CVD 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 열처리 공정은 350℃ 내지 500℃의 온도로 진행할 수 있다.
또 다른 실시예들에서, 상기 열처리 공정은 30분 내지 300분 동안 진행할 수 있다.
또 다른 실시예들에서, 상기 열처리 공정은 질소 및/또는 수소를 포함하는 분위기 가스에서 진행할 수 있다.
또 다른 실시예들에서, 상기 도전성 패턴은 금속 배선일 수 있다.
본 발명의 다른 태양은 모스 트랜지스터의 누설 전류 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공한다. 이 방법은 상기 반도체 기판 상에 모스 트랜지스터를 형성하는 것을 구비한다. 상기 모스 트랜지스터를 갖는 기판 상에 층간절연막을 형성한다. 상기 층간절연막 상에 수소원 막을 형성한다. 상기 수소원막을 갖는 기판에 대해 열처리 공정을 진행하여 상기 수소원 막 내의 수소를 상기 반도체 기판의 표면으로 확산시킨다. 상기 수소원 막을 갖는 기판 상에 하부 금속배선을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 수소원 막은 수소를 함유하는 절연막으로 형성할 수 있다.
다른 실시예들에서, 상기 수소원 막은 실리콘 질화막을 포함할 수 있다. 이 경우에, 상기 실리콘 질화막은 PE-CVD 질화막으로 형성할 수 있다.
또 다른 실시예들에서, 상기 열처리 공정은 350℃ 내지 500℃의 온도로 진행할 수 있다.
또 다른 실시예들에서, 상기 열처리 공정은 30분 내지 300분 동안 진행할 수 있다.
또 다른 실시예들에서, 상기 열처리 공정은 질소 및/또는 수소를 포함하는 분위기 가스에서 진행할 수 있다.
또 다른 실시예들에서, 상기 층간 절연막을 형성하는 것은 상기 모스 트랜지스터를 갖는 기판 상에 하부 층간절연막을 형성하고, 상기 하부 층간절연막을 갖는 기판 상에 상부 층간절연막을 형성하는 것을 포함할 수 있다. 상기 상부 층간절연막을 형성하기 전에, 상기 하부 층간절연막 상에 하부 수소원막을 형성하는 것을 더 포함할 수 있다. 상기 하부 수소원 막은 수소를 함유하는 절연막으로 형성할 수 있다. 또한, 상기 하부 수소원 막을 형성한 후에, 상기 하부 수소원 막을 갖는 기판 상에 도전성 라인을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예들에서, 상기 하부 금속 배선을 갖는 기판 상에 금속간 절연막을 형성하고, 상기 금속간 절연막 상에 상부 금속 배선을 형성하고, 상기 상부 금속 배선을 갖는 기판 상에 보호막(passivation layer)을 형성하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 3은 본 발명의 실시예들에 따른 반도체소자의 제조방법을 나타낸 단면도들이다.
도 1을 참조하면, 반도체 기판(100)을 준비한다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 반도체 기판(100)의 소정 영역에 소자분리막(105)을 형성하여 활성 영역(105a)을 한정할 수 있다. 상기 소자분리막(105)은 트렌치 소자분리막일 수 있다. 상기 활성 영역(105a) 상에 모스 트랜지스터(117)를 형성한다. 구체적으로, 상기 활성 영역(105a)의 반도체 기판 상에 게이트 절연막(107)을 형성하고, 상기 게이트 절연막(107)을 갖는 기판 상에 게이트 도전막을 형성할 수 있다. 상기 게이트 도전막을 패터닝하여 상기 활성 영역(105a) 상부를 가로지르는 게 이트 전극(109)을 형성할 수 있다. 이어서, 상기 게이트 전극(109) 및 상기 소자분리막(105)을 이온주입 마스크로 이용하여 상기 활성 영역(105a) 내에 불순물들을 주입하여 소스/드레인 영역(115)을 형성할 수 있다. 여기서, 상기 게이트 절연막(107), 상기 게이트 전극(109), 및 상기 소스/드레인 영역(115)은 모스 트랜지스터(117)를 구성할 수 있다.
상기 모스 트랜지스터(117)를 갖는 기판 상에 층간절연막(136)을 형성한다. 상기 층간절연막(136)은 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막(136)은 차례로 적층된 하부 층간절연막(120) 및 상부 층간절연막(135)으로 형성될 수 있다. 구체적으로, 상기 모스 트랜지스터(117)를 갖는 기판 상에 하부 층간절연막(120)을 형성하고, 상기 하부 층간절연막(120) 상에 상부 층간절연막(135)을 형성하여, 상기 하부 층간절연막(120) 및 상기 상부 층간절연막(135)으로 이루어진 층간절연막(136)을 형성할 수 있다.
상기 층간절연막(136)을 갖는 기판 상에 수소원 막(hydrogen source layer; 140)을 형성한다. 상기 수소원 막(140)은 수소를 함유하는 절연막으로 형성할 수 있다. 예를 들어, 상기 수소원 막(140)은 수소를 함유하는 실리콘 질화막으로 형성할 수 있다. 이 경우에, 상기 실리콘 질화막은 PECVD(plasma enhanced chemical vapor deposition) 방법을 사용하여 형성된 PE-CVD 질화막일 수 있다. 상기 PE-CVD 질화막은 실리콘 소스 가스 및 질소 소스 가스를 공정 가스들로 사용하여 형성될 수 있다. 상기 실리콘 소스 가스는 사일레인(SiH4) 가스일 수 있고, 상기 질소 소스 가스는 암모니아(NH3) 가스일 수 있다.
한편, 상기 하부 층간절연막(120)을 형성하고, 상기 상부 층간절연막(135)을 형성하기 전에, 상기 하부 층간절연막(120) 상에 하부 수소원 막(lower hydrogen source layer; 125)을 형성할 수 있다. 상기 하부 수소원 막(125)은 수소를 함유하는 절연막으로 형성할 수 있다. 예를 들어, 상기 하부 수소원 막(125)은 PECVD 방법을 사용하여 수소를 함유하는 실리콘 질화막으로 형성할 수 있다. 더 나아가, 상기 하부 수소원 막(125)을 갖는 기판 상에 도전성 라인(130)을 형성할 수 있다. 상기 도전성 라인(130)은 상기 모스 트랜지스터(117)의 소스 영역 및 드레인 영역 중 선택된 하나에 전기적으로 접속된 비트라인의 역할을 할 수 있다. 즉, 상기 게이트 전극(109)이 워드라인의 역할을 하고, 상기 도전성 라인(130)이 비트라인의 역할을 할 수 있다.
도 2를 참조하면, 상기 수소원 막(140)을 갖는 기판에 대해 열처리 공정(thermal annealing process; 143)을 진행하여 상기 수소원 막(140) 내의 수소, 즉 수소 원자를 상기 반도체 기판(100)의 표면으로 확산시킬 수 있다. 상기 열처리 공정(143)은 350℃ 내지 500℃의 온도로 진행할 수 있다. 또한, 상기 열처리 공정(143)은 30분 내지 300분의 시간 동안 진행할 수 있다. 또한, 상기 열처리 공정(143)은 질소를 포함하는 분위기 가스(ambient gas) 또는 수소를 포함하는 분위기 가스에서 진행할 수 있다. 다시 말하면, 상기 열처리 공정(143)은 질소 분위기(N2 ambient), 수소분위기(H2 ambient), 또는 포밍 가스 분위기(forming gas ambient)에 서 진행될 수 있다. 여기서, 상기 포밍 가스는 질소와 수소의 혼합 가스를 의미할 수 있다. 예를 들어, 상기 포밍 가스는 95%질소-5%수소로 이루어질 수 있다.
상기 수소원 막(140) 내의 수소가 도달하는 상기 반도체 기판(100)의 표면은 상기 게이트 절연막(107)의 계면일 수 있다. 그 결과, 상기 게이트 절연막(107)의 계면 트랩 사이트들(interface trap sites)은 상기 수소원 막(140) 내의 수소, 즉 수소 원자들로 채워져 상기 게이트 절연막(107)의 계면 트랩 밀도를 현저히 감소시킨다. 이에 따라, 상기 모스 트랜지스터(117)의 누설 전류 특성을 향상시킬 수 있다.
더 나아가, 상기 층간절연막(136)이 차례로 적층된 하부 층간 절연막(120) 및 상부 층간절연막(135)으로 이루어지고, 상기 하부 층간절연막(120) 및 상기 상부 층간절연막(136) 사이에 상기 하부 수소원 막(125)이 형성된 경우에, 상기 하부 수소원 막(125) 내의 수소는 상기 열처리 공정(143) 동안에 상기 반도체 기판(100)의 표면, 즉 상기 게이트 절연막(107)의 계면으로 확산될 수 있다. 따라서, 상기 모스 트랜지스터(117)의 누설 전류 특성을 더욱 향상시킬 수 있다.
상기 열처리가 진행되어 내부의 수소가 상기 반도체 기판(100)의 표면으로 확산된 상기 수소원 막(140) 및 상기 하부 수소원 막(125)은 각각 열처리된 수소원 막(140a) 및 열처리된 수소원 막(125a)으로 정의될 수 있다.
한편, 상기 열처리 공정(143)이 수소를 포함하는 분위기 가스에서 진행되는 경우에, 상기 열처리 공정(143) 동안 분위기 가스 내의 수소, 즉 수소 원자가 상기 반도체 기판(100)의 표면으로 확산되어 도달할 수 있다. 이에 따라, 상기 모스 트 랜지스터(117)의 누설 전류 특성을 더욱 향상시킬 수 있다.
도 3을 참조하면, 상기 열처리된 수소원 막(140a)을 갖는 기판 상에 도전성 패턴(145)을 형성한다. 여기서, 상기 도전성 패턴(145)은 하부 금속 배선일 수 있다. 상기 도전성 패턴(145)은 알루미늄과 같은 금속배선을 형성하기 위한 금속 물질을 사용하여 형성할 수 있다. 상기 도전성 패턴(145)을 갖는 기판 상에 금속간 절연막(150)을 형성할 수 있다. 상기 금속간 절연막(150)은 실리콘 산화막으로 형성할 수 있다. 상기 금속간 절연막(150)을 갖는 기판 상에 상부 금속 배선(160)을 형성할 수 있다. 상기 상부 금속 배선(160)은 알루미늄막과 같은 금속 물질막으로 형성할 수 있다. 상기 상부 금속 배선(160)을 갖는 기판 상에 보호막(passivation layer; 165)을 형성할 수 있다.
결론적으로, 상기 도전성 패턴, 즉 하부 금속 배선(145)을 형성하기 전에, 상기 수소원 막(140)을 형성하고 상기 열처리 공정(143)을 진행하므로, 상기 수소원 막(140) 내의 수소의 확산이 상기 하부 금속배선(145) 및 상기 상부 금속 배선(160)에 의해 영향을 받지 않는다. 따라서, 상기 수소원 막(140) 내의 수소가 상기 열처리 공정(143)을 통하여 상기 반도체 기판(100)의 표면, 즉 상기 게이트 절연막(107)의 계면으로 확산되는 수소 경로(hydrogen path)에 금속 배선과 같은 장애물이 없으므로, 상기 게이트 절연막(107)의 계면으로 상기 수소를 효과적으로 도달시킬 수 있다. 따라서, 상기 게이트 절연막(107)의 계면 트랩 밀도를 현저히 감소시킬 수 있다. 그 결과, 상기 모스 트랜지스터(117)의 누설 전류 특성을 향상시킬 수 있다. 또한, 상기 모스 트랜지스터(117)의 누설 전류 특성을 향상시키기 위한 상기 열처리 공정(143)을 상기 하부 금속 배선(145)을 형성하기 전에 실시하므로, 상기 하부 금속 배선(145) 및 상기 상부 금속 배선(160)에 가해질 수 있는 열적 스트레스(thermal stress)를 최소화할 수 있다. 따라서, 반도체 소자의 성능을 향상시킬 수 있다.
상술한 바와 같이 본 발명에 따르면, 하부 금속배선과 같은 도전성 패턴을 형성하기 전에 수소원 막을 형성하고, 수소원 막을 열처리하여 수소원 막 내의 수소를 반도체 기판의 표면, 즉 게이트 절연막의 계면으로 확산시킬 수 있다. 이와 같이, 하부 금속 배선을 형성하기 전에 수소원 막을 형성하고 열처리를 진행하므로, 수소원 막 내의 수소 원자가 반도체 기판의 표면으로 확산되는 이동 경로에 있는 장애물이 현저히 줄어든다. 따라서, 모스 트랜지스터의 게이트 절연막의 계면에 공급되는 수소 원자의 수량을 증가시킬 수 있으므로, 모스 트랜지스터의 누설 전류 특성을 향상시킬 수 있다. 결과적으로, 반도체 소자의 성능을 향상시킬 수 있다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 반도체 기판을 준비하고,
    상기 반도체 기판 상에 게이트 절연막 및 게이트 전극을 갖는 모스 트랜지스터를 형성하고,
    상기 모스 트랜지스터를 갖는 기판 상에 층간절연막을 형성하고,
    상기 층간절연막 상에 상기 층간절연막과 다른 물질막으로 이루어진 수소원 막을 형성하고,
    상기 수소원막을 갖는 기판에 대해 열처리 공정을 진행하여 상기 수소원 막 내의 수소를 상기 게이트 절연막의 계면으로 확산시키고,
    상기 수소원 막을 갖는 기판 상에 하부 금속배선을 형성하고,
    상기 하부 금속배선을 갖는 기판 상에 상기 수소원 막과 다른 물질막으로 이루어진 금속간 절연막을 형성하고,
    상기 금속간 절연막을 갖는 기판 상에 상부 금속 배선을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 수소원 막은 수소를 함유하는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 층간절연막은 실리콘 산화막으로 형성하고,
    상기 수소원 막은 수소를 함유하는 실리콘 질화막으로 형성하고,
    상기 금속간 절연막은 실리콘 산화막으로 형성하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 실리콘 질화막은 PE-CVD 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 9 항에 있어서,
    상기 열처리 공정은 350℃ 내지 500℃의 온도로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 9 항에 있어서,
    상기 열처리 공정은 30분 내지 300분 동안 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 9 항에 있어서,
    상기 열처리 공정은 질소 및 수소 중 적어도 하나를 포함하는 분위기 가스에서 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 9 항에 있어서,
    상기 층간 절연막을 형성하는 것은
    상기 모스 트랜지스터를 갖는 기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막을 갖는 기판 상에 상부 층간절연막을 형성하는 것을 포함하는 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 상부 층간절연막을 형성하기 전에,
    상기 하부 층간절연막 상에 하부 수소원막을 형성하는 것을 더 포함하되, 상기 하부 수소원 막 내의 수소는 상기 열처리 공정 동안에 상기 반도체 기판의 표면으로 확산되는 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 하부 수소원 막은 수소를 함유하는 절연막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 하부 수소원 막을 형성한 후에,
    상기 하부 수소원 막을 갖는 기판 상에 도전성 라인을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  20. 제 9 항에 있어서,
    상기 상부 금속 배선을 갖는 기판 상에 보호막(passivation layer)을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
KR1020060001875A 2006-01-06 2006-01-06 수소원 막을 갖는 반도체소자의 제조방법 KR100724573B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060001875A KR100724573B1 (ko) 2006-01-06 2006-01-06 수소원 막을 갖는 반도체소자의 제조방법
US11/552,877 US20070161258A1 (en) 2006-01-06 2006-10-25 Method of fabricating a semiconductor device having a hydrogen source layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060001875A KR100724573B1 (ko) 2006-01-06 2006-01-06 수소원 막을 갖는 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR100724573B1 true KR100724573B1 (ko) 2007-06-04

Family

ID=38233281

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060001875A KR100724573B1 (ko) 2006-01-06 2006-01-06 수소원 막을 갖는 반도체소자의 제조방법

Country Status (2)

Country Link
US (1) US20070161258A1 (ko)
KR (1) KR100724573B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160123817A (ko) * 2015-04-17 2016-10-26 삼성전자주식회사 반도체 소자의 제조를 위한 유전체층의 큐어링 방법
KR20200029261A (ko) * 2018-09-10 2020-03-18 삼성전자주식회사 메모리 소자의 제조 방법

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100872981B1 (ko) * 2007-07-19 2008-12-08 주식회사 동부하이텍 반도체 소자의 제조방법
US7763510B1 (en) * 2009-01-07 2010-07-27 Freescale Semiconductor, Inc. Method for PFET enhancement
US8669644B2 (en) * 2009-10-07 2014-03-11 Texas Instruments Incorporated Hydrogen passivation of integrated circuits
EP2750167A1 (en) 2012-12-31 2014-07-02 Imec Method for tuning the effective work function of a gate structure in a semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004359A (ko) * 1998-06-30 2000-01-25 김영환 박막 트랜지스터의 제조방법
KR20010061489A (ko) * 1999-12-28 2001-07-07 박종섭 이미지센서에서의 암전류 감소 방법
US6271054B1 (en) 2000-06-02 2001-08-07 International Business Machines Corporation Method for reducing dark current effects in a charge couple device
KR20030040860A (ko) * 2001-11-16 2003-05-23 주식회사 하이닉스반도체 암전류를 감소시키기 위한 이미지센서의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6248673B1 (en) * 2000-02-23 2001-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Hydrogen thermal annealing method for stabilizing microelectronic devices
TWI263265B (en) * 2005-02-13 2006-10-01 United Microelectronics Corp Method for fabricating ultra-high tensile-stressed film and strained-silicon transistors thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004359A (ko) * 1998-06-30 2000-01-25 김영환 박막 트랜지스터의 제조방법
KR20010061489A (ko) * 1999-12-28 2001-07-07 박종섭 이미지센서에서의 암전류 감소 방법
US6271054B1 (en) 2000-06-02 2001-08-07 International Business Machines Corporation Method for reducing dark current effects in a charge couple device
KR20030040860A (ko) * 2001-11-16 2003-05-23 주식회사 하이닉스반도체 암전류를 감소시키기 위한 이미지센서의 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160123817A (ko) * 2015-04-17 2016-10-26 삼성전자주식회사 반도체 소자의 제조를 위한 유전체층의 큐어링 방법
KR102342850B1 (ko) 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자의 제조를 위한 유전체층의 큐어링 방법
KR20200029261A (ko) * 2018-09-10 2020-03-18 삼성전자주식회사 메모리 소자의 제조 방법
KR102563922B1 (ko) * 2018-09-10 2023-08-04 삼성전자 주식회사 메모리 소자의 제조 방법

Also Published As

Publication number Publication date
US20070161258A1 (en) 2007-07-12

Similar Documents

Publication Publication Date Title
KR101356695B1 (ko) 반도체 소자의 제조 방법
US8828830B2 (en) Semiconductor device having STI with nitride liner and UV light shielding film
US8084787B2 (en) PMD liner nitride films and fabrication methods for improved NMOS performance
US7875539B2 (en) Semiconductor device
KR100724573B1 (ko) 수소원 막을 갖는 반도체소자의 제조방법
US9218981B2 (en) Hydrogen passivation of integrated circuits
JP2004153066A (ja) 半導体装置の製造方法
US20080128834A1 (en) Hot carrier degradation reduction using ion implantation of silicon nitride layer
CA2417236A1 (en) Method of forming a pre-metal dielectric film on a semiconductor substrate
CN111128721A (zh) 存储器的制作方法及存储器
JPS63132434A (ja) 半導体装置の製法
KR100562541B1 (ko) Ｃｖｄ 실리콘 옥시나이트라이드층에 의해 후처리되는ｓｉｏｎ/ｔｅｏｓ 층간 유전체 형성 방법
US6888183B1 (en) Manufacture method for semiconductor device with small variation in MOS threshold voltage
JP3678423B2 (ja) 絶縁体における電荷蓄積に起因するフィールドインバージョンの抑制に関する構造
US7300862B2 (en) Method for manufacturing semiconductor device
KR100219102B1 (ko) 신뢰성있는 반도체 소자를 제조하기 위한 방법
US6936503B2 (en) Method for manufacturing a MOS transistor
KR20020067990A (ko) 질화물 소비를 감소시키기 위한 집합 유전체층
KR100526452B1 (ko) 반도체 장치의 콘택 전극 형성방법
KR100565758B1 (ko) 반도체 소자의 층간 절연막 형성방법
JP2573137B2 (ja) 絶縁ゲート型電界効果トランジスタの製造方法
JPH06163522A (ja) 半導体装置の層間絶縁膜
KR20230090634A (ko) 반도체 장치 및 그 제조방법
JP2540724B2 (ja) 半導体装置の作製方法
JP2000216155A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee