KR20020067990A - 질화물 소비를 감소시키기 위한 집합 유전체층 - Google Patents

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케빈엠. 무카이
샨카르 찬드란
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본 발명은 질소를 함유하는 제 1유전체층과 인을 함유하는 제 2유전체층 사이에 배리어 층을 포함하는 집합체를 기판상에 형성하는 단계 및 상기 집합체를 형성한 후에 상기 기판을 열처리하는 단계를 포함하는 방법이다. 본 발명은 기판 및 질소를 함유하는 제 1유전체층과 인을 함유하는 제 2유전체층 사이에 배리어층을 포함하는 상기 기판상에 형성된 집합체를 포함하는 장치이다.

Description

질화물 소비를 감소시키기 위한 집합 유전체층 {AGGREGATE DIELECTRIC LAYER TO REDUCE NITRIDE CONSUMPTION}
본 발명은 예를 들면, 회로 구조내에서 사용되는 패시베이션 또는 유전체층과 관련된다.
유전체층 또는 막은 회로 구조내에서 하나의 디바이스를 다른 디바이스와 전기적으로 분리시키며, 도체의 한 레벨을 많은 집적회로 구조에서 발견되는 다중-레벨 상호접속 시스템내의 다른 레벨과 분리시키기 위하여 사용된다. 예를 들면, 마이크로프로세서는 반도체 기판과 같은 기판상에 5개 레벨 이상의 상호접속을 가질 수 있다.
다중-레벨 상호접속 시스템 또는 구조내에서 다양한 유전체층 또는 막들 사이에 상당한 차이가 있을 수 있다. 예를 들면, 프리메탈 유전체(PMD;pre-metal dielectric)층 또는 막은 기판 또는 디바이스 베이스(예를 들면, 그 내부/그 상부에 능동 디바이스를 포함하는 기판), 또는 다른 국부-상호접속 레벨 재료와 제 1 상호접속 레벨(예를 들면, 금속 1)사이에 통상적으로 사용된다. PMD층 또는 막은 중간금속 유전체층의 경우보다 가능하면 더 높은 온도에서 통상적으로 증착(그리고 필요하다면 밀도를 높일 수 있다)될 수 있다. 더욱이, PMD 막은 갭 충전을 증진시키기 위하여 700℃를 초과하는 온도에서 플로우되어 리플로우(reflow)될 수 있다. 상호접속 구조는 기판상에 도입될 때, 유전체층 또는 막의 삽입동안에 최대 온도는 감소되는 경향이 있는데, 그 이유는 금속 상호접속이 400℃를 초과하는 온도(예를 들면, 알루미늄 또는 구리 용융온도)에서 용해되는 경향이 있기 때문이다.
PMD층 또는 막은 집적회로 구조내의 디바이스를 2 가지면으로 분리시킨다.PMD층 또는 막은 디바이스를 상호접속 층으로부터 전기적으로 분리시키며, 이동하는 이온과 같은 오염원(예를 들면, 포스트-처리 및 핸들링)으로부터 물리적으로 디바이스를 분리시킨다. 나트륨과 칼륨과 같은 이동하는 이온들은 트랜지스터 디바이스의 임계 전압과 같은 주요한 디바이스 특성을 열화시키는 경향이 있다.
회로 구조 또는 기판상의 디바이스 밀도가 증가함에 따라, 공백이 없는 갭 충전을 획득하기 위한 PMD층의 능력은 점차로 중요해지고 있다. 예를 들면, 서브 0.25미크론 디바이스 내에서, PMD공정내의 갭 충전을 위한 한 가지 기준은 5 내지 1 종횡비를 갖는 0.1미크론(㎛)이다.
붕소인규산염 유리(BPSG)-이산화규소(SiO2)는 PMD층 또는 막용 재료중 널리 알려진 재료중 하나이다. BPSG는 통상적으로 붕소와 인 각각 약 2 내지 6 중량 퍼센트를 포함한다. BPSG는 통상적으로 400 내지 700℃에서 열적 화학 기상 증착법(CVD)을 사용하여 증착되며, 그리고 나서 700 내지 1000℃에서 어닐된다. 일반적으로, BPSG내의 인은 디바이스(예를 들면, 트랜지스터)로 확산되는 소정의 이동하는 이온들을 위한 게터링제로서 작용하는 반면에, 붕소는 리플로우 어닐(reflow anneal)후에 층을 유연하게 하는 경향이 있으므로 양호한 갭 충전을 제공한다.
첨단 집적회로 구조의 통상적인 제조 공정에서, 질화규소(Si3N4) 박막은 예를 들면, BPSG층 또는 막 다음에 최초 유전체층 또는 막으로서 기판상에 삽입된다. 그것의 패시베이션 특성에 덧붙여, 상기 질화규소는 BPSG층 또는 막과 같은 그 다음에 삽입된 PMD층 또는 막의 평탄화시에 에치 스톱으로서 작용하기도 한다.
상술된 바와 같이, PMD층 또는 막의 갭 충전은 디바이스 밀도가 증가함에 따라 점차로 중요해진다. BPSG층 또는 막의 갭 충전 특성은 800℃이상에서 어닐링함으로써 최적화된다. 고온 어닐은 BPSG의 리플로우 능력을 증가시키는 경향이 있다. 그러나, 고온 어닐과 리플로우 공정의 한 가지 결점은 BPSG 재료는 기초 질화규소층 또는 막으로부터 질소를 소비하는 경향이 있다. 질화물 소비는 질화규소 재료의 절연 특성을 열화시키는 경향이 있다. 그러므로, 인이 존재하는 열처리와 관련하여 질소를 함유하는 층 또는 막의 질소 소비를 제어하는 방법이 요구된다.
도 1은 본 발명의 실시예에 따라 그 내부 및 그 상부에 형성된 디바이스를 포함하는 집적회로 기판 일부의 횡단면도를 개략적으로 나타낸다.
도 2는 본 발명의 실시예에 따라 질소 함유 유전체층과 배리어층을 포함하는 집합층 또는 막 일부의 삽입을 나타내는 도 1의 구조를 도시한다.
도 3은 본 발명의 일 실시예에 따라 인을 함유하는 유전체막의 삽입과 평탄화를 나타내는 도 2의 구조를 도시한다.
도 4는 평탄화된 유전체막상에 상호접속 구조의 삽입후에 도 3의 구조를 도시한다.
*도면의 주요부분에 대한 부호의 설명*
102 : 기판 108 : 표면
110,120 : 게이트 전극 170 : 질소 함유층 또는 막
180 : 배리어층 또는 막 190 : 인 함유층 또는 막
210 : 상호접속
하나의 실시예에서, 방법은 회로 기판상에 질소를 함유하는 제 1유전체층과 인을 함유하는 제 2유전체층 사이에 배리어층을 포함하는 집합체를 형성하는 단계를 포함한다. 이러한 실시예에서, 상기 방법은 상기 집합체를 형성한 후에 상기 회로 기판을 열처리하는 단계도 포함한다. 여기서 상술된 상기 방법을 구현하기 위한 적절한 삽입점은 PMD층 또는 막 내에 있으며, 상기 회로 기판은 디바이스 베이스와 적어도 하나의 금속층을 포함하며, 상기 집합체는 상기 디바이스 베이스와 상기 적어도 하나의 금속층 사이에 삽입된다. 적절한 배리어층은 유전 재료, 특히 붕규산 유리(BSG) 또는 도핑되지 않은 규산염 유리(USG)와 같은 규산염을 포함한다. 예를 들면, 질화규소막과 BPSG 재료 사이의 BSG 또는 USG의 박막은 상기 BPSG를 리플로우(열적 어닐링)하는 동안에 소비를 감소시키는 경향이 있다.
다른 실시예에서, 본 발명은 장치와 관련된다. 상기 장치는 일측면으로 질소를 함유하는 제 1유전체층과 인을 함유하는 제 2유전체층 사이에 배리어층을 포함하는 집합체와 회로 기판을 포함한다. 질화 규소층과 PMD막의 집합체인 BPSG층 사이에 배치된 BSG 또는 USG와 같은 유전재료의 배리어층을 포함하는 PMD층 또는 막으로서의 집합체는 하나의 예시이다.
추가적인 특징, 실시예 및 이점은 도면과 상세한 설명에서 명백해 질것이다.
본 발명은 예로서 도시되며 이하의 도면에 제한되는 것은 아니고, 같은 참조번호는 유사한 성분을 나타낸다. 본 명세서에서 "하나의" 실시예에 대한 언급은 반드시 동일한 실시예는 아니며, 그것들은 적어도 하나를 의미한다.
집적회로 구조의 유전체 또는 패시베이션층으로서 적합한 집합체는 상기 집합체를 구현하기 위한 방법 및 상기 집합체를 포함하는 장치의 실시예로서 상술된다.
한 실시예에서, 질소를 함유하는 제 1유전체층과 인을 함유하는 제 2유전체층 사이에 배리어층을 포함하는 집합체를 회로 기판상에 형성하는 단계 및 상기 집합체를 형성한 후에 상기 회로 기판을 열처리하는 단계를 포함하는 방법이 개시된다. PMD층으로서, 집합체의 한 예시는 질화규소층 또는 막을 붕소인규산 유리(BPSG;borophosphosilicate glass)층 또는 막으로부터 분리시키는 붕규산 유리(BSG) 또는 도핑되지 않은 규산염 유리(USG)와 같은 유전 재료인 배리어층 또는 막이다. 이러한 구성에서는, 상기 배리어층 또는 막은 특히 열적 리플로우 동안에, BPSG층 또는 막과 질화규소층 또는 막 사이에서 일반적으로 보여주었던 질소소비를 감소시키거나 또는 최소화시킨다.
이하의 내용에서, 집합체가 상술된다. 집합체란 용어는 회로 기판상에 형성되거나 삽입된 다중층 또는 막을 포함한다. 이러한 의미에서, 여기에서 상술된 집합체는 예를 들면, PMD층 또는 금속간 층으로 상술되는 바와 같은 "층"으로서 언급되거나 내포한다.
도면을 참조하면, 도 1은 그 내부 및 그 상부에 형성된 디바이스를 구비한 집적회로 기판의 일부의 횡단면도를 개략적으로 도시한다. 구체적으로, 구조(100)는 기판(102), 예를 들면, N형 트랜지스터 디바이스(105)와 P형 트랜지스터 디바이스(115)를 포함하는 반도체 기판을 포함한다. 트랜지스터 디바이스(105, 115)는 서로 분리되어 있으며, 낮은 트렌치 격리(STI)구조(150)에 의해 정의된 능동 디바이스 영역내에 형성된다. N형 트랜지스터 디바이스(105)는 기판(102)의 표면(통상적으로 게이트 유전체)상에 형성된 게이트 전극(110)과 기판(102)내에 형성된 접합 또는 확산 영역(130)을 포함한다. P형 트랜지스터 디바이스(115)는 기판(102)의 표면상에 형성된 게이트 전극(120)과 기판(102)내에 형성된 접합 또는 확산 영역(140)을 포함한다.
집적회로 구조의 디바이스 밀도가 증가함에 따라, 많은 디바이스가 기판(예를 들면, 칩)상의 소정의 영역내에 삽입되므로 트랜지스터 디바이스들 사이의 위치는 일반적으로 감소한다. 그러므로, 디바이스들의 전기적 절연이 더욱 어렵게 된다. 따라서, 도 1에 도시된 바와 같이 구조상에 디바이스들이 형성될 때, PMD층 또는 막이 상기 기판의 표면상에 삽입되어 개개의 트랜지스터 디바이스와 상기 디바이스들에 전기적 접속을 형성하는 상호접속 구조를 분리시키게 된다. 다른 특성들중, PMD층은 상기 트랜지스터 디바이스 사이의 갭(160)과 같은 갭들을 충전하기 위한 적절한 갭 충전을 가져야 한다.
도 2는 기판(102)의 표면(108)상에 질화규소(Si3N4)와 같은 질소함유 유전재료의 박막의 삽입후의 도 1의 구조를 도시한다. 이를 고려할 때, 질소함유층 또는 막(170)은 기판(102)의 표면(108)상 및 게이트 전극(110, 120)상에 각각 적합하게 삽입된다. 질소 함유층 또는 막(170)은 유전체 또는 패시베이션층 뿐만 아니라, 이하의 단락에서 명백해질 그 다음에 삽입된 유전재료를 통하는 개구부를 형성하기 위한 에치 스톱으로서 작용한다. 질화규소는 일반적으로 완전한 PMD층으로서 적절하도록 높은 유전상수를 갖도록 고려된다. 따라서, 질화규소가 질소함유층 또는 막(170)으로서 선택되는 실시예에서, 질화규소는 에치 스톱으로서 작용하도록 화학 기상 증착(CVD)에 의해 예를 들면, 약 20 내지 200옹스트롬의 박막으로 삽입된다.
도 2는 질소함유층 또는 막(170)상의 배리어층 또는 막(180)의 적합한 삽입후의 도 1의 구조를 도시하기도 한다. 한 실시예에서, 배리어층 또는 막(180)은 일련의 열처리 또는 어닐링동안에 질소함유층 또는 막(170)내의 질소를 소비하지 않는 경향이 있는 재료로 선택된다. 다른 측면에서, 배리어층 또는 막(180)은 참단 디바이스 밀도로 적절한 갭 충전 기준을 획득할 수 있는 특성(예를 들면, 리플로우 특성)을 갖는 재료로 선택된다.
배리어층 또는 막(180)을 위한 적절한 재료는 인을 함유하지 않는 유전재료를 포함하지만 이에 제한되지 않는다. 리플로우 또는 열처리 동안에 인은 질소를 소비한다. 인이 없는 배리어층 또는 막을 첨가함으로써, 일련의 열처리 동안에 질소 소비는 제어될 수 있다. 배리어층 또는 막(180)을 위한 대표적인 재료는 붕규산 유리(BSG)와 도핑되지 않은 규산염 유리(USG)를 포함하지만, 이에 제한되는 것은 아니다. BSG와 USG 각각은, 예를 들면 1000㎛ 이하로 삽입될 수 있다(그 이후에 인가되는 층 또는 막은 BPSG이다). BSG 또는 USG의 박막을 삽입하는 한 방법은 약 30초간 급속 열처리(RTP)와 함께 CVD 공정에 의한다.
도 3은 상기 구조상에 인 함유층 또는 막(190)의 삽입후의 도 2의 구조를 도시한다. 한 실시예에서, 인 함유층 또는 막(190)은 갭 충전 특성을 위해 선택된 유전재료이며, 특히 여기에서 상기 재료는 PMD층의 부분을 형성한다. 인의 게터링 특성도 요구된다. 인 함유층 또는 막(190)을 위한 적절한 재료중 하나는 붕소인규산염 유리(BPSG)이다. 한 실시예에서, 인 함유층 또는 막(190)은 첨단 집적회로 구조의 경우에, 예를 들면 2000옹스트롬보다 더 큰 두께로 적합하게 증착된다. 통상적인 삽입 기술은 CVD이다.
PMD층(질소 함유층 또는 막(170), 배리어층 또는 막(180) 및 인 함유층 또는 막(190)을 포함하는 도 3에 표현된)의 갭 충전 특성을 개선시키기 위하여, 구조(100)는 상기 PMD층의 삽입후에 열처리 또는 어닐링될 수 있다. BPSG를 위한 RTP공정내에서 질소 가스 또는 증기가 존재하는 830℃와 같은, 700℃이상의 어닐링 또는 열처리 온도가 적당하다.
700℃ 이상에서 어닐링 또는 열처리는 인 함유층 또는 막(190)내의 인을 이동하기 쉽게 만드는 경향이 있다. 한 측면에서, 배리어층 또는 막(180)은 질소 함유층 또는 막(170)내의 질소에 인의 경로를 효율적으로 느리게 한다. 상기 경로를 느리게 함으로써, 질소가 덜 소비된다. 이를 고려할 때, 질소 함유층 또는 막(170)의 절연 특성은 질소 소비로 인하여 감소되지 않을 것이다.
도 1-3은 질소 함유층 또는 막(170), 배리어층 또는 막(180) 및 인 함유층 또는 막(190)의 집합체인 PMD층 또는 막을 도시한다. 상기 집합체 층들은 개별적인 층들로 남아 있거나, 특히 상기 재료들이 노출될 수 있는 일련의 열처리가 주어진다면 첨가제나 반응제와 혼합될 수 있다.
도 4는 인 함유층 또는 막(190)의 평탄화 및 각 트랜지스터 디바이스(105, 115)의 확산 또는 접합 영역에 비아 또는 개구부의 형성 및 충전후의 도 3의 구조를 도시한다. 한 실시예에서, BPSG의 인 함유층 또는 막(190)의 평탄화는 당해 분야에서 공지된 연마(예를 들면, 화학-기계적 연마)를 통하여 달성된다. 비아 또는 개구부는 에칭을 통하여, 예를 들면 당해 분야에서 공지된 에칭 화학품을 사용하여 인 함유층 또는 막(190), 배리어층 또는 막(180) 및 질소 함유층 또는 막(170)을 통과하여 형성된다. 이를 고려할 때, 단일 에칭 화학품이 인 함유층 또는 막(190) 및 배리어층 또는 막(180)을 통과하는 개구부를 형성하기 위해 사용될 수 있도록 배리어층 또는 막(180)을 위한 재료가 선택될 수 있다. 이와는 달리, 건식 에칭이 사용될 수 있다.
PMD층내의 개구부 또는 비아가 형성된 후에, 상기 개구부 또는 비아는 도전 재료로 충전될 수 있다. 한 가지 통상적인 접근법은 측벽을 따라 질화 티타늄 배리어층 다음에 상기 개구부 또는 비아의 측벽을 따라 티타늄 부착층을 삽입하는 것이다. 그리고 나서, 개구부 또는 비아의 잔여부분에 텅스텐이 충전된다. 그리고 나서, 예를 들면 알루미늄 또는 구리 재료(알루미늄 또는 구리의 합금을 포함)의 상호 접속(210)은 도전 비아 또는 개구부상의 PMD층의 표면(195)상에 삽입되며 패터닝된다. 상호접속(210)의 삽입과 패터닝은 당해분야의 공지기술로 달성될 수 있다.
상기 문단에서, PMD층으로 적절한 집합체가 상술된다. 상기 집합체는 PMD층이란 용어로 상술되며, 인 함유 유전재료(예를 들면, BPSG)가 질소 함유 재료(예를 들면, Si3N4)와 관련하여 종종 사용된다. 배리어층 또는 막의 존재는 직접 노출된 인 함유재료와 질소 함유재료 사이의 열처리 동안에 일반적으로 보여왔던 질소 소비를 감소시키는 경향이 있다. 그러나, 상술된 바와 같은 집합체는 인이 존재할 때 질소 소비가 중요한 다양한 상황에서 사용될 수 있다. 그러한 다른 응용예는 금속간 유전체층 또는 막을 포함하나, 이에 제한되지 않는다.
전술한 상세한 설명에서, 방법과 장치는 특정 실시예와 관련하여 상술되었다. 그러나, 청구범위에서 설명되는 본 발명의 광범위한 정신과 범주로부터 벗어나지 않으면서 다양한 조정과 변화가 행해질 수 있다. 예를 들면, 전술한 상세한 설명에서, 방법과 장치는 집적회로 구조와 관련하여 상술된다. 그러한 구조는 전기적 및 광학 구조를 포함하나 이에 제한되는 것은 아니다. 집합체가 형성되는 기판은 반도체, 세라믹 및 유리 기판 또는 반도체, 세라믹 및/또는 유리의 혼합 기판을 포함하나 이에 제한되는 것은 아니다. 그러므로, 상세한 설명 및 도면은 제한적인 의미라기 보다는 예시적인 것으로 간주된다.
본 발명에 의하면 인이 존재하는 열처리와 관련하여 질소를 함유하는 층 또는 막의 질소 소비를 제어할 수 있게 된다.

Claims (18)

  1. 질소를 함유하는 제 1유전체층과 인을 함유하는 제 2유전체층 사이에 배리어층을 포함하는 집합체를 기판상에 형성하는 단계; 및
    상기 집합체를 형성한 후에, 상기 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서,
    상기 기판은 디바이스 베이스와 적어도 하나의 금속층을 포함하며, 상기 집합체를 삽입하는 단계는 상기 디바이스 베이스와 적어도 하나의 금속층 사이에 상기 집합체를 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서,
    상기 기판은 비평면 표면을 포함하며, 상기 집합체를 삽입하는 단계는 상기 비평면 표면상에 직접 상기 집합체를 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서,
    상기 기판은 적어도 하나의 트렌치를 포함하며, 상기 집합체를 삽입하는 단계는 상기 적어도 하나의 트렌치내에 상기 집합체를 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 1항에 있어서,
    상기 제 1유전체층은 질화규소를 포함하는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서,
    상기 배리어층은 유전재료를 포함하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 배리어층은 붕소를 함유하는 것을 특징으로 하는 방법.
  8. 기판상에 질소를 함유하는 제 1유전체층상에 직접 배리어층을 삽입하는 단계;
    인을 함유하는 제 2유전체층을 상기 배리어층상에 직접 삽입하는 단계; 및
    상기 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    상기 기판은 디바이스 베이스와 적어도 하나의 금속층을 포함하며, 상기 제 1유전체층을 삽입하는 단계는 상기 디바이스 베이스와 적어도 하나의 금속층 사이에 상기 제 1유전체층을 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 8항에 있어서,
    상기 기판은 비평면 표면을 포함하며, 상기 집합체를 삽입하는 단계는 상기 비평면 표면상에 직접 상기 집합체를 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 8항에 있어서,
    상기 기판은 적어도 하나의 트렌치를 포함하며, 상기 집합체를 삽입하는 단계는 상기 적어도 하나의 트렌치내에 상기 집합체를 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 4항에 있어서,
    상기 배리어층은 유전재료를 포함하는 것을 특징으로 하는 방법.
  13. 제 5항에 있어서,
    상기 배리어층은 붕소를 포함하는 것을 특징으로 하는 방법.
  14. 기판; 및
    질소를 함유하는 제 1유전재료와 인을 함유하는 제 2유전재료 사이에 배리어 재료를 포함하는 집합체를 포함하는 것을 특징으로 하는 장치.
  15. 제 14항에 있어서,
    상기 기판은 디바이스 베이스와 적어도 하나의 금속 재료를 포함하며, 상기 집합체는 상기 디바이스 베이스와 적어도 하나의 금속 재료 사이에 배치되는 것을 특징으로 장치.
  16. 제 15항에 있어서,
    상기 제 1유전재료는 질화 규소를 포함하는 것을 특징으로 하는 장치.
  17. 제 16항에 있어서,
    상기 배리어 재료는 유전 재료를 포함하는 것을 특징으로 하는 장치.
  18. 제 17항에 있어서,
    상기 배리어 재료는 붕소를 포함하는 것을 특징으로 하는 장치.
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