KR20030014152A - 반도체 집적 회로 장치 - Google Patents

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아오끼히데오
오오시마다까유끼
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

SiOF막을 포함하는 층간 절연막에 상감법으로 매립 배선을 형성하는 반도체 집적 회로 장치에 있어서, 매립 배선용 배선 홈을 형성할 때 이용하는 에칭 스토퍼층과 SiOF막과의 계면 박리를 방지한다. SiOF막(26, 29)을 포함하는 층간 절연막을 드라이 에칭하여 형성한 배선 홈(32)의 내부에 상감법으로 Cu 배선(33)을 매립할 때, 상기 드라이 에칭의 에칭 스토퍼층을 구성하는 질화실리콘막(28)과 SiOF막(26) 사이에 산질화실리콘막(27)을 개재시켜, SiOF막(26) 내에서 발생한 유리된 F를 산질화실리콘막(27)으로 트랩한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히, 상감(Damascene)법을 이용한 구리(Cu) 배선의 형성에 적용하기에 유효한 기술에 관한것이다.
최근, LSI의 고집적화에 의한 배선의 미세화에 따라 배선 저항의 증대가 현저해지고, 특히 고성능인 논리 LSI에서는 배선 저항의 증대가 한층 더 고성능화를 저해하는 큰 요인으로 되고 있다.
그 대책으로서, 실리콘 기판 위의 층간 절연막에 배선 홈을 형성하고, 이어서 배선 홈의 내부를 포함하는 층간 절연막 위에 Cu막을 퇴적한 후, 배선 홈의 외부의 불필요한 Cu막을 화학 기계 연마(Chemical Mechanical Polishing; CMP)법으로 제거하는, 소위 상감(Damascene)법을 이용한 매립 Cu 배선의 도입이 진행되고 있다. 또한, 상기 Cu 배선의 도입에 따른 배선 저항의 저감과 병행하여, 배선 용량을 저감시키는 관점에서, 산화 실리콘막에 비하여 유전률이 낮은 SiOF 등을 사용한 층간 절연막의 도입이 진행되고 있다.
특개2000-277520호 공보는 SiOF로 이루어지는 층간 절연막에 형성한 배선 홈의 내부에 상감법을 이용하여 매립 Cu 배선을 형성하는 기술을 개시하고 있으며, 그 개요는 다음과 같다.
우선, 트랜지스터가 형성된 실리콘 기판 위에 산화 실리콘막을 퇴적하고, 계속해서 산화 실리콘막 위에 에칭 스토퍼막을 사이에 두고 SiOF막을 퇴적한다. 산화 실리콘막 위의 에칭 스토퍼막은 SiOF막을 드라이 에칭하여 배선 홈을 형성할 때에, 하층의 산화 실리콘막이 에칭되는 것을 방지하기 위한 것으로, SiOF막을 에칭하는 가스에 의해 에칭되기 어려운 재료, 예를 들면 질화실리콘막 또는 산질화실리콘막(SiON)으로 구성된다.
다음으로, 포토레지스트막을 마스크로 한 드라이 에칭으로 상기 SiOF막에 배선 홈을 형성하고, 계속해서 배선 홈의 내부를 포함하는 SiOF막 위에 얇은 배리어막과 스퍼터 Cu막을 형성한 후, 그 상부에 전해 도금법 등에 의해 두꺼운 Cu막을 퇴적한다. 상기 배리어막은 배선 홈 내의 Cu가 SiOF막 내로 확산하여 소자 특성에 악영향을 미치는 것을 방지하기 위해서 형성하는데, 이 공보에서는 SiOF막과의 계면에서 박리가 생기는 것을 방지하기 위해서, SiOF막에 대하여 양호한 접착성을 갖는 재료, 예를 들면 질소 함량 30∼60%의 질화 탄탈(TaN)로 구성된다. 또한, 스퍼터 Cu막은 전해 도금법으로 Cu막을 성장시킬 때의 시드(種)막으로서 기능한다. 다음으로, SiOF막 상의 불필요한 Cu막, 스퍼터 Cu막 및 배리어막을 화학 기계 연마법으로 제거함으로써, 배선 홈의 내부에 Cu 배선을 형성한다.
본 발명자들은, 층간 절연막으로서 SiOF막을 이용하고, 에칭 스토퍼막으로서 질화실리콘막을 각각 이용하여, 이 층간 절연막에 형성한 배선 홈에 Cu 배선을 형성하는 프로세스를 검토한 바, 층간 절연막(SiOF막)과 에칭 스토퍼막(질화실리콘막)과의 계면에서 박리가 생기는 현상을 발견하였다.
상술한 공보(특개2000-277520호 공보)는 배선 홈의 내부에 형성하는 배리어막과 층간 절연막(SiOF막)과의 계면 박리의 문제에 대하여 언급하고 있지만, 층간 절연막(SiOF막)과 에칭 스토퍼막(질화실리콘막)과의 계면 박리에 대해서는 언급하지 않아, 이 현상은 신규인 것이다.
SiOF막과 질화실리콘막과의 계면에서 박리가 생기는 메카니즘에 대해서는 아직 명확하게 되어 있지 않지만, 예를 들면 SiOF막 내의 Si-F 결합이 일부에서 절단되어 유리된 F가 생기면, 이 F가 SiN막과 SiOF막과의 계면으로 이행하여 거기에 트랩되고, 대기 중에서 층간 절연막 내에 받아들인 물과 반응하여 HF가 생성한다. 그리고, 그 후의 열 처리 공정에서 기판이 400℃를 초과하는 고온 분위기에 노출되면 HF가 팽창하여 계면 박리를 일으키는 것은 아닌지, 본 발명자들은 추측하고 있다.
본 발명의 목적은 SiOF막을 포함하는 층간 절연막에 매립 배선을 형성하는 반도체 집적 회로 장치에 있어서, SiOF막을 드라이 에칭하여 매립 배선용 배선 홈을 형성할 때에 이용하는 에칭 스토퍼층과 SiOF막과의 계면 박리를 유효하게 방지할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은 본 명세서의 기술 및 첨부 도면에서 분명해지게 될 것이다.
도 1은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 2는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 3은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 15는 본 발명의 일 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 18은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 19는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 다른 실시예인 반도체 집적 회로 장치의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판
2 : 소자 분리 홈
3, 16 : 산화 실리콘막
4 : p형 웰
5 : n형 웰
6 : 게이트 산화막
7 : 게이트 전극
8 : n-형 반도체 영역
9 : p-형 반도체 영역
10 : 측벽 스페이서
11 : n+형 반도체 영역(소스, 드레인)
12 : p+형 반도체 영역(소스, 드레인)
13 : 실리사이드층
15, 19, 25, 28, 31 : 질화실리콘막
17 : 컨택트홀
18 : 메탈 플러그
20, 26, 39, 41 : SiOF막
21, 27, 30, 34, 35, 36 : 산질화실리콘막
22, 32, 43 : 배선 홈
24, 33, 44 : Cu 배선
37, 38, 40, 42 : SiC막
50∼54 : 포토레지스트막
Qn : n 채널형 MISFET
Qp : p 채널형 MISFET
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적 회로 장치는, 반도체 기판의 주면 위에 형성되고, 불소를 함유하는 산화 실리콘으로 이루어지는 제1 절연막과, 상기 제1 절연막의 내부에 형성된 제1 배선과, 상기 제1 절연막 및 상기 제1 배선의 각각의 상부에 형성된 질화실리콘으로 이루어지는 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 개재하는, 질소를 함유하는 산화 실리콘으로 이루어지는 제3 절연막을 갖는것이다.
본 발명의 반도체 집적 회로 장치의 제조 방법은,
(a) 반도체 기판의 주면 위에, 제1 질화실리콘막과, 불소를 함유하는 산화 실리콘으로 이루어지는 제1 절연막과, 질소를 함유하는 산화 실리콘으로 이루어지는 제2 절연막과, 제2 질화실리콘막과, 불소를 함유하는 산화 실리콘으로 이루어지는 제3 절연막과, 질소를 함유하는 산화 실리콘으로 이루어지는 제4 절연막과, 제3 질화실리콘막으로 이루어지는 제1 층간 절연막을 형성하는 공정과,
(b) 제1 포토레지스트막을 마스크로 이용한 드라이 에칭으로, 배선 홈 형성 영역의 상기 제3 질화실리콘막을 제거하는 공정과,
(c) 제2 포토레지스트막을 마스크로 이용한 드라이 에칭으로, 상기 배선 홈 형성 영역의 일부의 상기 제4 절연막, 상기 제3 절연막, 상기 제2 질화실리콘막, 상기 제2 절연막 및 상기 제1 절연막을 제거하는 공정과,
(d) 상기 제3 질화실리콘막을 마스크로 이용한 드라이 에칭으로, 상기 배선 홈 형성 영역의 상기 제4 절연막 및 상기 제3 절연막을 제거하는 공정과,
(e) 상기 제3 질화실리콘막을 드라이 에칭으로 제거하고, 또한 상기 제1 질화실리콘막을 드라이 에칭으로 제거함으로써, 상기 배선 홈 형성 영역의 상기 제1 층간 절연막에 제1 배선 홈을 형성하는 공정과,
(f) 상기 배선 홈의 내부를 매립하도록 제1 도전층을 형성한 후, 상기 배선 홈의 외부의 상기 제1 도전층을 화학 기계 연마법에 의해 제거함으로써, 상기 배선 홈의 내부에 상기 제1 도전층으로 이루어지는 제1 배선을 형성하는 공정을 포함하고 있다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막 및 상기 제4 절연막은 산소 및 질소에 대한 실리콘의 비율이 화학 양론적으로 과잉으로 되어 있다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막 및 상기 제4 절연막의 질소 농도는 5 atom% 이하이다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막 및 상기 제4 절연막의 막 두께는 50㎚ 이상이다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제1 배선은 구리를 주성분으로서 포함하는 도전층으로 이루어진다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 공정 (a)에서, 상기 제1 절연막을 형성한 후, 상기 제2 절연막을 형성하는 공정에 앞서, 상기 제1 절연막의 표면을 화학 기계 연마법으로 평탄화한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 공정 (a)에서, 상기 제2 절연막을 형성한 후, 상기 제2 질화실리콘막을 형성하는 공정에 앞서, 상기 제2 절연막의 표면을 화학 기계 연마법으로 평탄화한다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은,
(a) 반도체 기판의 주면 위에, 제1 SiC막 또는 제1 SiCN막과, 불소를 함유하는 산화 실리콘으로 이루어지는 제1 절연막과, 질소를 함유하는 산화 실리콘으로 이루어지는 제2 절연막과, 제2 SiC막 또는 제2 SiCN막과, 불소를 함유하는 산화 실리콘으로 이루어지는 제3 절연막과, 질소를 함유하는 산화 실리콘으로 이루어지는 제4 절연막과, SiC, SiCN 또는 질화실리콘으로 이루어지는 제5 절연막으로 이루어지는 제1 층간 절연막을 형성하는 공정과,
(b) 제1 포토레지스트막을 마스크로 이용한 드라이 에칭으로, 배선 홈 형성 영역의 상기 제5 절연막을 제거하는 공정과,
(c) 제2 포토레지스트막을 마스크로 이용한 드라이 에칭으로, 상기 배선 홈 형성 영역의 일부의 상기 제4 절연막, 상기 제3 절연막, 상기 제2 SiC막 또는 제2 SiCN막, 상기 제2 절연막 및 상기 제1 절연막을 제거하는 공정과,
(d) 상기 제5 절연막을 마스크로 이용한 드라이 에칭으로, 상기 배선 홈 형성 영역의 상기 제4 절연막 및 상기 제3 절연막을 제거하는 공정과,
(e) 상기 제5 절연막을 드라이 에칭으로 제거하고, 또한 상기 제1 SiC막 또는 제1 SiCN막을 드라이 에칭으로 제거함으로써, 상기 배선 홈 형성 영역의 상기 제1 층간 절연막에 제1 배선 홈을 형성하는 공정과,
(f) 상기 배선 홈의 내부를 매립하도록 제1 도전층을 형성한 후, 상기 배선 홈의 외부의 상기 제1 도전층을 화학 기계 연마법에 의해 제거함으로써, 상기 배선 홈의 내부에 상기 제1 도전층으로 이루어지는 제1 배선을 형성하는 공정을 포함한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막 및 상기 제4 절연막은 산소 및 질소에 대한 실리콘의 비율이 화학 양론적으로 과잉으로 되어 있다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막 및 상기 제4 절연막의 질소 농도는 5 atom% 이하이다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제2 절연막 및 상기 제4 절연막의 막 두께는 50㎚ 이상이다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제1 배선은 구리를 주성분으로서 포함하는 도전층으로 이루어진다 .
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 공정 (a)에서, 상기 제1 절연막을 형성한 후, 상기 제2 절연막을 형성하는 공정에 앞서, 상기 제1 절연막의 표면을 화학 기계 연마법으로 평탄화한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 공정 (a)에서, 상기 제2 절연막을 형성한 후, 상기 제2 SiC막 또는 제2 SiCN막을 형성하는 공정에 앞서, 상기 제2 절연막의 표면을 화학 기계 연마법으로 평탄화한다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은,
(a) 반도체 기판의 주면 위에, 제1 SiC막 또는 제1 SiCN막과, 불소를 함유하는 산화 실리콘으로 이루어지는 제1 절연막과, 제2 SiC막 또는 제2 SiCN막과, 불소를 함유하는 산화 실리콘으로 이루어지는 제2 절연막과, SiC, SiCN 또는 질화실리콘으로 이루어지는 제3 절연막으로 이루어지는 제1 층간 절연막을 형성하는 공정과,
(b) 제1 포토레지스트막을 마스크로 이용한 드라이 에칭으로, 배선 홈 형성 영역의 상기 제3 절연막을 제거하는 공정과,
(c) 제2 포토레지스트막을 마스크로 이용한 드라이 에칭으로, 상기 배선 홈 형성 영역의 일부의 상기 제2 절연막, 상기 제2 SiC막 또는 제2 SiCN막 및 상기 제1 절연막을 제거하는 공정과,
(d) 상기 제3 절연막을 마스크로 이용한 드라이 에칭으로, 상기 배선 홈 형성 영역의 상기 제2 절연막을 제거하는 공정과,
(e) 상기 제3 절연막을 드라이 에칭하고, 또한 상기 제1 SiC막 또는 제1 SiCN막을 드라이 에칭으로 제거함으로써, 상기 배선 홈 형성 영역의 상기 제1 층간 절연막에 제1 배선 홈을 형성하는 공정과,
(f) 상기 배선 홈의 내부를 매립하도록 제1 도전층을 형성한 후, 상기 배선 홈의 외부의 상기 제1 도전층을 화학 기계 연마법에 의해 제거함으로써, 상기 배선 홈의 내부에 상기 제1 도전층으로 이루어지는 제1 배선을 형성하는 공정을 포함한다.
본 발명의 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 제1 배선은 구리를 주성분으로서 포함하는 도전막으로 이루어진다.
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 실시예를 설명하기 위한 전체 도면에서, 동일한 부재에는 동일한 부호를 붙여, 그 반복 설명은 생략한다.
〈제1 실시예〉
도 1∼도 14를 이용하여 본 발명의 실시예인 CMOS-LSI의 제조 방법을 공정 순서대로 설명한다.
우선, 도 1에 도시한 바와 같이 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(이하, 기판 또는 웨이퍼라고 함)(1)에 소자 분리 홈(2)을 형성한다. 소자 분리 홈(2)을 형성하기 위해서는, 소자 분리 영역의 기판(1)을 에칭하여 홈을 형성한 후, 홈의 내부를 포함하는 기판(1) 위에 CVD법으로 산화 실리콘막(3)을 퇴적하고, 계속해서 홈의 외부의 산화 실리콘막(3)을 화학 기계적으로 연마함으로써 제거한다.
다음으로, 기판(1)의 일부에 붕소를 이온 주입하고, 다른 일부에 인을 이온 주입함으로써, p형 웰(4) 및 n형 웰(5)을 형성한 후, 기판(1)을 스팀 산화함으로써, p형 웰(4) 및 n형 웰(5)의 각각의 표면에 게이트 산화막(6)을 형성한다.
다음으로, 도 2에 도시한 바와 같이 p형 웰(4) 및 n형 웰(5)의 각각의 상부에 게이트 전극(7)을 형성한다. 게이트 전극(7)을 형성하기 위해서는, 예를 들면 게이트 산화막(6)의 상부에 CVD법으로 다결정 실리콘막을 퇴적한 후, p형 웰(4)의 상부의 다결정 실리콘막에 인을 이온 주입하고, n형 웰(5)의 상부의 다결정 실리콘막에 붕소를 이온 주입한 후, 포토레지스트막을 마스크로 한 드라이 에칭으로 다결정 실리콘막을 패터닝한다.
다음으로, p형 웰(4)에 인 또는 비소를 이온 주입함으로써 저불순물 농도의 n-형 반도체 영역(8)을 형성하고, n형 웰(5)에 붕소를 이온 주입함으로써 저불순물 농도의 p-형 반도체 영역(9)을 형성한다.
다음으로, 도 3에 도시한 바와 같이 기판(1) 위에 CVD법으로 질화실리콘막을퇴적하고, 계속해서 이 질화실리콘막을 이방적으로 에칭함으로써, 게이트 전극(7)의 측벽에 측벽 스페이서(10)를 형성한 후, p형 웰(4)에 인 또는 비소를 이온 주입함으로써 고불순물 농도의 n+형 반도체 영역(11)(소스, 드레인)을 형성하고, n형 웰(5)에 붕소를 이온 주입함으로써 고불순물 농도의 p+형 반도체 영역(12)(소스, 드레인)을 형성한다.
다음으로, 기판(1)의 표면을 세정한 후, 게이트 전극(7), n+형 반도체 영역(11)(소스, 드레인) 및 p+형 반도체 영역(12)(소스, 드레인)의 각각의 표면에 실리사이드층(13)을 형성한다. 실리사이드층(13)을 형성하기 위해서는, 기판(1) 위에 스퍼터링법으로 Co(코발트)막을 퇴적하고, 계속해서 질소 가스 분위기 속에서 열처리를 행하여 기판(1) 및 게이트 전극(7)과 Co막을 반응시킨 후, 미반응의 Co막을 웨트 에칭으로 제거한다. 여기까지의 공정으로, n 채널형 MISFET Qn 및 p 채널형 MISFET Qp가 완성된다.
다음으로, 도 4에 도시한 바와 같이 기판(1) 위에 CVD법으로 질화실리콘막(15) 및 산화 실리콘막(16)을 퇴적하고, 계속해서 n+형 반도체 영역(11)(소스, 드레인) 및 p+형 반도체 영역(12)(소스, 드레인)의 각각의 상부의 산화실리콘막(16) 및 질화실리콘막(15)을 드라이 에칭하여 컨택트홀(17)을 형성한 후, 컨택트홀(17)의 내부에 메탈 플러그(18)를 형성한다. 산화 실리콘막(16)을 에칭할 때에는 하층의 질화실리콘막(15)의 에칭 속도를 느리게 하기 위해서, CF4, CHF3, C4F8등의 하이드로플루오로 카본계 가스 또는 플루오로 카본계 가스를 사용한다. 또한, 질화실리콘막(15)을 에칭할 때에는 하이드로플루오로 카본계 가스(CHF3나 CH2F2등)에 산소와 Ar을 가한 혼합 가스를 사용한다. 메탈 플러그(18)를 형성하기 위해서는 컨택트홀(17)의 내부를 포함하는 산화 실리콘막(16) 위에 CVD법으로 TiN(질화 티탄)막과 W(텅스텐)막을 퇴적하고, 계속해서 산화 실리콘막(16)의 상부의 불필요한 TiN막 및 W막을 화학 기계 연마(CMP)법 또는 에치백법에 의해 제거된다. 또, 산화 실리콘막(16)은 모노실란(SiH4)을 소스 가스로 이용한 통상의 CVD법으로 형성하는 산화 실리콘막 외, BPSG(Boron-doped Phospho Silicate Glass)막, 스핀 도포법에 의해 형성되는 SOG(Spin On Glass)막 또는 이들의 적층막 등으로 구성해도 된다.
다음으로, 도 5에 도시한 바와 같이 산화 실리콘막(16)의 상부에 질화실리콘막(19), SiOF막(20), 산질화실리콘(SiON)막(21)을 순차적으로 퇴적한다. 질화실리콘막(19)은 다음의 공정에서 SiOF막(20)에 배선 홈을 형성할 때에 하층의 산화 실리콘막(16)이 에칭되는 것을 방지하기 위한 에칭 스토퍼막으로서 기능하는 것으로, 예를 들면 모노실란(SiH4), 디실란(Si2H6) 등의 실란계 가스와, 암모니아(NH3) 또는 질소와의 혼합 가스를 이용한 CVD법으로 퇴적한다.
SiOF막(20)은, 예를 들면 SiH4과 SiF4와 산소와의 혼합 가스, 또는 테트라에톡시 실란((C2H5O)4Si)과 SiF4와 산소와의 혼합 가스를 이용한 플라즈마 CVD법으로 퇴적한다. SiOF막(20)은 산화 실리콘(비유전률=4.1)보다 비유전률이 작아(약 3.5∼3.7), 후 공정에서 형성되는 Cu 배선의 배선 간에서의 층간 절연막 용량을 저감시킬 수 있다.
산 질화실리콘막(21)은 SiOF막(20)과 후 공정에서 그 상부에 형성되는 질화실리콘막(25)과의 계면의 박리를 방지하기 위해서 형성한다. 산질화실리콘막(21)은, 예를 들면 모노실란(SiH4), 디실란(Si2H6) 등의 실란계 가스와, 산소, 아산화질소(N2O), 오존(O3) 등의 산소 함유 가스와, 질소, NH3등의 질소 함유 가스와의 혼합 가스를 이용한 CVD법으로 퇴적한다.
SiOF막(20)과 그 상부에 형성되는 질화실리콘막(25) 사이에 산질화실리콘막(21)을 형성하면, SiOF막(20)과 질화실리콘막(25)의 계면에서의 박리가 방지되는 이유는 다음과 같은 것으로 추측된다.
상기 산질화실리콘막(21)은, 막 내에 실리콘(Si)의 미결합수(dangling bond)가 존재하고 있기 때문에, SiOF막(20) 내의 Si-F 결합이 일부에서 절단되어 유리된 F가 생기면, 이 F가 질화실리콘막(25)과의 계면에 도달하기 전에 산질화실리콘막(21) 내의 미결합수에 트랩된다. 이 때, 미결합수의 수가 적으면, 유리된 F의 일부가 질화실리콘막(25)과의 계면에 도달하여 트랩되므로, 산질화실리콘막(21)과 질화실리콘막(25)과의 계면의 접착력이 저하된다. 즉, 산질화실리콘막(21) 내에 존재하는 미결합수의 수는 유리된 F의 수와 동등하거나그 이상인 것이 바람직하다.
따라서, 산질화실리콘막(21)을 성막할 때에는, 질소 함유 가스나 산소 함유 가스에 대한 실란계 가스의 비율을 과잉으로 하여 미결합수의 수를 늘리는 것이 바람직하다. 또한, 산질화실리콘막(21)의 막 두께가 얇은 경우에도, 유리된 F의 일부가 질화실리콘막(25)과의 계면에 도달하기 때문에, 어느 정도 이상의 막 두께를 확보하는 것이 바람직하다. 산질화실리콘막(21)의 바람직한 막 두께는, SiOF막(20) 내에서 생성되는 유리된 F의 양이 성막 조건이나 막 두께에 따라 다르기 때문에, 일률적으로는 규정할 수 없지만, 본 발명자들의 실험에서는 적어도 50㎚ 이상으로 함으로써 박리를 방지할 수 있었다. 또한, 산질화실리콘막(21)의 질소 함유율은 5 atom%을 초과하지 않는 범위가 바람직하다는 실험 결과도 얻어졌다. 질소 함유율이 높아지면, 산질화실리콘막(21)의 막질이 질화실리콘막에 근접하기 때문에, SiOF막(20)과 산질화실리콘막(21)과의 계면의 접착력이 저하하게 된다.
다음으로, 도 6에 도시한 바와 같이 포토레지스트막(50)을 마스크로 하여 산질화실리콘막(21), SiOF막(20), 질화실리콘막(19)을 순차적으로 드라이 에칭함으로써, 컨택트홀(17)의 상부에 배선 홈(22)을 형성한다. 산질화실리콘막(21) 및 SiOF막(20)을 에칭할 때는 하층의 질화실리콘막(19)의 에칭 속도를 느리게 하기 위해서, CF4, CHF3, C4F8등의 하이드로플루오로 카본계 가스 또는 플루오로 카본계 가스를 사용한다. 또한, 질화실리콘막(19)을 에칭할 때는 하층의 산화 실리콘막(16)의 에칭 속도를 느리게 하기 위해서, 하이드로플루오로 카본계 가스에 산소와 Ar을 가한 혼합 가스를 사용한다.
다음으로, 포토레지스트막(50)을 제거한 후, 도 7에 도시한 바와 같이 배선 홈(22)의 내부에 제1층째 Cu 배선(24)을 형성한다. Cu 배선(24)은 배리어 메탈막과 Cu막의 적층막으로 구성하고, 다음과 같은 방법으로 형성한다. 우선, 배선 홈(22)의 내부를 포함하는 산질화실리콘막(21) 위에 배리어 메탈막과 Cu막을 퇴적하고, 계속해서 비 산화성 분위기(예를 들면 수소 분위기) 속에서 열 처리(리플로우)를 실시하여 Cu막을 배선 홈(22)의 내부에 간극없이 매립한 후, 배선 홈(22)의 외부의 불필요한 Cu막과 배리어 메탈막을 화학 기계 연마법으로 제거한다. Cu막과 배리어 메탈막을 연마하기 위해서는, 예를 들면 알루미나 등의 지립과 과산화수소수 또는 질산 제2철 수용액 등의 산화제를 주성분으로 하여, 이들을 물에 분산 또는 용해시킨 연마 슬러리를 사용한다.
상기 배리어 메탈막은 Cu 배선(24) 내의 Cu가 SiOF막(20) 내에 확산하는 것을 방지하는 기능과, Cu 배선(24)과 SiOF막(20)과의 접착성을 향상시키는 기능 및 상기 Cu막을 리플로우할 때의 습윤성을 향상시키는 기능을 갖고 있다. 이러한 기능을 갖은 배리어 메탈막으로서는, 예를 들면 스퍼터링법으로 퇴적한 TiN막, WN(질화 텅스텐)막, TaN(질화 탄탈) 등의 고융점 금속 질화물로 이루어지는 막이나, 이들의 적층막 또는 TiN과 Ti의 적층막, Ta와 TaN의 적층막 등이 예시된다.
Cu 배선(24)을 구성하는 Cu막은 스퍼터링법, CVD법, 도금법(전해 도금법 또는 무전해 도금법) 중 어느 하나의 방법으로 형성한다. 도금법으로 Cu막을 형성하는 경우에는 사전에 배리어 메탈막의 표면에 스퍼터링법 등을 이용하여 얇은 Cu막으로 이루어지는 시드층을 형성하고, 이어서 이 시드층의 표면에 Cu막을 성장시킨다. 또한, 스퍼터링법으로 Cu막을 형성하는 경우에는 롱 쓰로우(long throw) 스퍼터링법이나 콜리메이트 스퍼터링법과 같은 지향성이 높은 스퍼터링법을 이용하는 것이 바람직하다. Cu막은 단체인 Cu 외, Cu를 주성분으로서 포함하는 Cu 합금으로 구성해도 된다.
다음으로, 도 8에 도시한 바와 같이 Cu 배선(24)의 상부에 CVD법으로 질화실리콘막(25), SiOF막(26), 산질화실리콘막(27)을 순차적으로 퇴적하고, 계속해서 화학 기계 연마법으로 산질화실리콘막(27)을 얇게 연마하여 그 표면을 평탄화한다. 산질화실리콘막(27)의 화학 기계 연마를 행할 때, 웨이퍼면 내에서의 연마량의 변동에 의해, 하층의 SiOF막(26)의 일부가 노출될 우려가 있는 경우에는 SiOF막(26)을 퇴적한 후에 그 표면을 연마하고, 그 후 SiOF막(26)의 상부에 산질화실리콘막(27)을 퇴적해도 된다. 질화실리콘막(25)은 Cu 배선(24) 내의 Cu가 SiOF막(26) 내로 확산하는 것을 방지하는 확산 배리어층으로서 기능하는 것인데, 상술한 바와 같이 질화실리콘막(25)과 하층의 SiOF막(20) 사이에 산질화실리콘막(21)을 형성함으로써, 질화실리콘막(25)과 하층의 SiOF막(20)과의 계면에서의 박리를 방지할 수 있다.
다음으로, 도 9에 도시한 바와 같이 산질화실리콘막(27)의 상부에 CVD법으로 질화실리콘막(28), SiOF막(29), 산질화실리콘막(30), 질화실리콘막(31)을 순차적으로 퇴적한다. 질화실리콘막(31)은 다음의 공정에서 배선 홈(32)을 형성할 때의 마스크로서 기능하고, 질화실리콘막(28)은 에칭 스토퍼층으로서 기능하는데, 질화실리콘막(28)과 하층의 SiOF막(26) 사이에 산질화실리콘막(27)을 형성하고, 질화실리콘막(31)과 하층의 SiOF막(29) 사이에 산질화실리콘막(30)을 형성함으로써, 질화실리콘막(28)과 SiOF막(26)과의 계면에서의 박리나, 질화실리콘막(31)과 SiOF막(29)과의 계면에서의 박리를 방지할 수 있다.
산 질화실리콘막(27, 30)은 상기 산질화실리콘막(21)과 마찬가지로, 실리콘이 풍부한 조성으로 형성하는 것이 바람직하다. 또한, 50㎚ 이상의 막 두께로 퇴적하여, 질소 함유율이 5 atom%를 초과하지 않도록 하는 것이 바람직하다.
다음으로, 도 10에 도시한 바와 같이 포토레지스트막(51)을 마스크로 이용한 드라이 에칭으로 배선 홈 형성 영역의 질화실리콘막(31)을 제거한다. 다음으로, 포토레지스트막(51)을 제거한 후, 도 11에 도시한 바와 같이 포토레지스트막(52)을 마스크로 이용한 드라이 에칭으로 배선 홈 형성 영역의 일부의 산질화실리콘막(30), SiOF막(29), 질화실리콘막(28), 산질화실리콘막(27), SiOF막(26)을 제거하고, 질화실리콘막(25)의 표면에서 에칭을 정지한다.
다음으로, 포토레지스트막(52)을 제거한 후, 도 12에 도시한 바와 같이 질화실리콘막(31)을 마스크로 이용한 드라이 에칭으로 배선 홈 형성 영역의 산질화실리콘막(30) 및 SiOF막(29)을 제거한다. 계속해서, 도 13에 도시한 바와 같이 질화실리콘막(31, 28, 25)을 드라이 에칭함으로써, Cu 배선(24)의 상부에 배선 홈(32)을 형성한 후, 도 14에 도시한 바와 같이 배선 홈(32)의 내부에 제2층째 Cu 배선(33)을 형성한다. 제2층째 Cu 배선(33)은 상술한 제1층째 Cu 배선(24)의 형성 방법(도 7 참조)에 준하여 형성하면 된다.
도시는 생략하지만, 그 후, 상술한 공정을 반복하고, 제2층째 Cu 배선(33)의 상부에 복수층의 Cu 배선을 형성함으로써, 본 실시예의 CMOS-LSI가 완성된다.
또, 본 실시예에서는 SiOF막(20)과 그 상층의 질화실리콘막(25) 사이에 산질화실리콘막(21)을 개재시켰지만, 도 15에 도시한 바와 같이 SiOF막(20)과 그 하층의 질화실리콘막(19) 사이에 산질화실리콘막(34)을 개재시킴에 따라, SiOF막(20)과 질화실리콘막(19)과의 계면에서의 박리도 방지할 수 있다.
〈제2 실시예〉
도 16∼도 21을 이용하여 본 발명의 실시예인 CMOS-LSI의 제조 방법을 공정 순서대로 설명한다.
우선, 도 16에 도시한 바와 같이 상기 제1 실시예와 마찬가지의 방법으로 n 채널형 MISFET Qn 및 p 채널형 MISFET Qp를 형성한 후, n+형 반도체 영역(11)(소스, 드레인) 및 p+형 반도체 영역(12)(소스, 드레인)의 각각의 상부의 산화 실리콘막(16) 및 질화실리콘막(15)을 드라이 에칭하여 컨택트홀(17)을 형성하고, 컨택트홀(17)의 내부에 메탈 플러그(18)를 형성한다. 여기까지의 공정은 상기 제1 실시예의 도 1∼도 4에 도시한 공정과 동일하다.
다음으로, 도 17에 도시한 바와 같이 산화 실리콘막(16)의 상부에 SiC막(37) 및 SiOF막(20)을 순차적으로 퇴적한다. 상기 제1 실시예에서는 에칭 스토퍼막을 질화실리콘막으로 구성하였지만, 본 실시예에서는 SiC막(37)으로 구성한다. SiC막 대신에 SiCN막을 사용할 수도 있다. 질화실리콘막은 비유전률이 약 7인 반면, SiC막이나 SiCN막의 비유전률은 약 5이다. 따라서, 에칭 스토퍼층을 질화실리콘막 대신에 SiC막이나 SiCN막으로 구성함으로써, 배선간의 층간 절연막 용량을 저감시킬 수 있다. SiC막은 트리메틸 실란과 헬륨(He)과의 혼합 가스를 이용한 CVD법으로 퇴적하고, SiCN막은 트리메틸 실란과 He와 암모니아(또는 질소)와의 혼합 가스를 이용한 CVD법으로 퇴적한다. 트리메틸 실란 대신에 모노메틸 실란, 디메틸 실란 또는 테트라메틸 실란을 사용할 수도 있다.
또한, 상기 제1 실시예에서는 SiOF막(20)의 상부에 산질화실리콘막(21)을 퇴적하였지만, 본 실시예에서는 산질화실리콘막을 사용하지 않는다.
다음으로, 도 18에 도시한 바와 같이 SiOF막(20) 및 SiC막(37)을 드라이 에칭함으로써, 컨택트홀(17)의 상부에 배선 홈(22)을 형성하고, 계속해서 배선 홈(22)의 내부에, 상기 제1 실시예와 마찬가지의 방법으로 제1층째 Cu 배선(24)을 형성한다.
다음으로, 도 19에 도시한 바와 같이 Cu 배선(24)의 상부에 CVD법으로 SiC막(38), SiOF막(39), SiC막(40), SiOF막(41) 및 SiC막(42)을 순차적으로 퇴적한다. 또, SiC막(38, 40, 42)은 상술한 SiCN막으로 대체해도 된다. 또한, SiC막(40)을 퇴적한 후, SiOF막(41)을 퇴적하는 공정에 앞서, 화학 기계 연마법으로 SiC막(40)을 얇게 연마하여 그 표면을 평탄화한다. SiC막(40)의 화학 기계 연마를 행할 때, 웨이퍼면 내에서의 연마량의 변동에 의해, 하층의 SiOF막(39)의 일부가 노출될 우려가 있는 경우에는 SiOF막(39)을 퇴적한 후에 그 표면을 연마하고, 그 후, SiOF막(39)의 상부에 SiC막(40)을 퇴적해도 된다. SiC막(40) 또는SiOF막(39)의 표면을 평탄화함으로써, SiOF막(41)의 표면의 높이 및 막 두께가 웨이퍼면 내에서 거의 균일하게 되기 때문에, 후 공정에서 형성되는 배선 홈의 내부에 매립되는 Cu 배선의 막 두께, 즉 Cu 배선의 저항치를 웨이퍼면 내에서 거의 균일하게 할 수 있다.
상기 SiC막(38)은 Cu 배선(24) 내의 Cu가 SiOF막(39) 내로 확산하는 것을 방지하는 확산 배리어층으로서 기능한다. 또한, SiC막(42)은 다음의 공정에서 배선 홈을 형성할 때의 마스크로서 기능하고, SiC막(40)은 에칭 스토퍼층으로서 기능한다. 즉, 본 실시예에서는 SiOF막(39, 41)을 드라이 에칭하여 배선 홈을 형성할 때의 에칭 스토퍼층을 SiC막 또는 SiCN막으로 구성함으로써, SiOF막(39, 41)과 에칭 스토퍼층(SiC막(40)), 마스크(42)와의 계면의 접착성을 향상시킨다. 또한, 제1층째 Cu 배선(24)이 형성된 SiOF막(20)의 상부의 확산 배리어층을 SiC막(38)으로 구성함으로써, SiOF막(20)과 확산 배리어층(SiC막(38))과의 계면의 접착성을 향상시킨다.
SiOF막과 SiC막과의 계면의 접착성이 좋은 이유는, CVD법으로 퇴적한 SiC막이 다공성이 풍부하기 때문인 것으로 추측된다. 즉, SiOF막 내에서 생긴 유리된 F는 다공질의 SiC막 안을 통과하여 확산하기 때문에, SiOF막과 SiC막과의 계면에서는 트랩되기 어렵다고 생각된다. 또한, SiCN막도 다공성이 풍부하므로, 마찬가지의 효과를 기대할 수 있다.
다음으로, 도 20에 도시한 바와 같이 포토레지스트막(도시 생략) 및 SiC막(42)을 마스크로 이용하여, 상기 제1 실시예에 준한 방법으로 드라이 에칭을행함으로써, Cu 배선(24)의 상부에 배선 홈(43)을 형성하고, 계속해서 도 21에 도시한 바와 같이 배선 홈(43)의 내부에 제2층째 Cu 배선(44)을 형성한다.
본 실시예에서는 에칭 스토퍼층을 SiC막(또는 SiCN막)으로 구성함으로써 SiOF막과의 계면의 접착성을 향상시켰지만, 도 22에 도시한 바와 같이 에칭 스토퍼층을 구성하는 SiC막(40)과 그 하층의 SiOF막(39) 사이에, 상기 제1 실시예에서 이용한 산질화실리콘막(27)을 개재시켜도 된다.
이상, 본 발명자에 의해 이루어진 발명을, 발명의 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
SiOF막을 포함하는 층간 절연막을 드라이 에칭하여 매립 배선용 배선 홈을 형성할 때, 드라이 에칭의 에칭 스토퍼층을 구성하는 질화실리콘막과 SiOF막 사이에 산질화실리콘막을 개재시킴에 따라, SiOF막 내에서 생긴 유리된 F가 산질화실리콘막 속에서 트랩되기 때문에, 에칭 스토퍼층과 SiOF막과의 계면의 접착성이 향상된다.

Claims (17)

  1. 반도체 기판과, 상기 반도체 기판의 주면 위에 형성되고, 불소를 함유하는 산화 실리콘으로 이루어지는 제1 절연막과, 상기 제1 절연막의 내부에 형성된 제1 배선과, 상기 제1 절연막 및 상기 제1 배선의 각각의 상부에 형성된 질화실리콘으로 이루어지는 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 개재하는, 질소를 함유하는 산화 실리콘으로 이루어지는 제3 절연막을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제3 절연막은 산소 및 질소에 대한 실리콘의 비율이 화학 양론적으로 과잉으로 되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제3 절연막의 질소 농도는 5 atom% 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제3 절연막의 막 두께는 50㎚ 이상인 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 제1 배선은 구리를 주성분으로서 포함하는 도전층으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제1항에 있어서,
    상기 제2 절연막의 상부에는, 불소를 함유하는 산화 실리콘으로 이루어지는 제4 절연막과, 질화실리콘으로 이루어지는 제5 절연막과, 상기 제4 절연막과 상기 제5 절연막 사이에 개재하는, 질소를 함유하는 산화 실리콘으로 이루어지는 제6 절연을 포함한 층간 절연막이 형성되고, 상기 층간 절연막의 내부에는 상기 제1 배선과 전기적으로 접속된 제2 배선이 형성되며, 상기 제2 배선과의 접속부를 제외한 영역의 상기 제1 배선의 표면은, 질화실리콘으로 이루어지는 제7 절연막으로 덮여 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제6항에 있어서,
    상기 제2 절연막과 상기 제4 절연막 사이에는, 질소를 함유하는 산화 실리콘으로 이루어지는 제8 절연막이 개재하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 반도체 기판과, 상기 반도체 기판의 주면 위에 형성되고, 불소를 함유하는산화 실리콘으로 이루어지는 제1 절연막과, 상기 제1 절연막의 내부에 형성된 제1 배선과, 상기 제1 절연막 및 상기 제1 배선의 각각의 상부에 형성된 SiC 또는 SiCN으로 이루어지는 제2 절연막과, 상기 제1 절연막과 상기 제2 절연막 사이에 개재하는, 질소를 함유하는 산화 실리콘으로 이루어지는 제3 절연막을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제8항에 있어서,
    상기 제3 절연막은 산소 및 질소에 대한 실리콘의 비율이 화학 양론적으로 과잉으로 되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제8항에 있어서,
    상기 제3 절연막의 질소 농도는 5 atom% 이하인 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제8항에 있어서,
    상기 제3 절연막의 막 두께는 50㎚ 이상인 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 제8항에 있어서,
    상기 제1 배선은 구리를 주성분으로서 포함하는 도전층으로 이루어지는 것을특징으로 하는 반도체 집적 회로 장치.
  13. 제8항에 있어서,
    상기 제2 절연막의 상부에는, 불소를 함유하는 산화 실리콘으로 이루어지는 제4 절연막과, SiC 또는 SiCN으로 이루어지는 제5 절연막과, 상기 제4 절연막과 상기 제5 절연막 사이에 개재하는, 질소를 함유하는 산화 실리콘으로 이루어지는 제6 절연막을 포함한 층간 절연막이 형성되고, 상기 층간 절연막의 내부에는, 상기 제1 배선과 전기적으로 접속된 제2 배선이 형성되며, 상기 제2 배선과의 접속부를 제외한 영역의 상기 제1 배선의 표면은, SiC 또는 SiCN으로 이루어지는 제7 절연막으로 덮여 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  14. 제13항에 있어서,
    상기 제2 절연막과 상기 제4 절연막 사이에는, SiC 또는 SiCN으로 이루어지는 제8 절연막이 개재하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  15. 반도체 기판과, 상기 반도체 기판의 주면 위에 형성되고, 불소를 함유하는 산화 실리콘으로 이루어지는 제1 절연막과, 상기 제1 절연막의 내부에 형성된 제1 배선과, 상기 제1 절연막 및 상기 제1 배선의 각각의 상부에 형성된 SiC 또는 SiCN으로 이루어지는 제2 절연막을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 제1 배선은 구리를 주성분으로서 포함하는 도전층으로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제15항에 있어서,
    상기 제1 절연막의 상층에는, 불소를 함유하는 산화 실리콘으로 이루어지는 제3 절연막과, SiC 또는 SiCN으로 이루어지는 제4 절연막을 포함한 층간 절연막이 형성되고, 상기 층간 절연막의 내부에는 상기 제1 배선과 전기적으로 접속된 제2 배선이 형성되며, 상기 제2 배선과 접속부를 제외한 영역의 상기 제1 배선의 표면은 SiC 또는 SiCN을 주성분으로 하는 제5 절연막으로 덮여 있는 것을 특징으로 하는 반도체 집적 회로 장치.
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