KR100788362B1 - 모스펫 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 게이트 절연막과 상기 게이트 절연막 상에 제 1 게이트 전극 패턴을 형성하는 단계와, 상기 제 1 게이트 전극 패턴의 양측으로 불순물이 도핑된 산화막을 형성하는 단계와, 상기 산화막을 포함한 상기 제 1 게이트 전극 패턴 상에 제 2 게이트 전극 패턴을 형성하는 단계와, 상기 제 2 게이트 전극 패턴을 마스크로 이용하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 단계와, 상기 기판 내부에 대해 상기 산화막 패턴의 불순물을 열 확산시켜 LDD(Lightly Doping Drain) 영역을 형성하는 단계와, 상기 산화막 패턴 및 상기 제 2 게이트 전극 패턴의 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 상기 제 1 게이트 전극 패턴 및 상기 제 2 게이트 전극 패턴 양측의 기판 표면에 이온 주입(Iom Implant) 공정을 이용하여 소스/드레인 영역을 형성하는 단계와, 상기 제 1 게이트 전극 패턴, 상기 제 2 게이트 전극 패턴 및 상기 소스/드레인 영역 상부에 살리사이드막을 형성하는 단계를 포함하는 모스펫 소자의 형성 방법에 관한 것이다.
모스펫 소자, 다결정 실리콘 게이트 전극

Description

모스펫 소자 및 그 형성 방법{ΜＯＳＦＥＴ device and method of forming the same}
도 1은 종래 기술에 따라 형성된 통상적인 모스펫 소자를 나타낸 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 모스펫 소자의 형성 방법을 설명하기 위한 순차적인 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 201 : 게이트 절연막
203 : 제 1 게이트 전극 패턴 205 : 불순물이 도핑된 산화막
207 : 제 2 게이트 전극 패턴 209a, 209b : LDD 영역 211 : 스페이서 213a : 소스 영역
213b : 드레인 영역 215 : 제1 살리사이드막
217a : 제 2 살리사이드막 217b : 제 3 살리사이드막
본 발명은 모스펫 소자 및 그 형성 방법에 관한 것으로, 특히 90nm 이하 모스펫의 게이트 전극 형성시 기존의 공정에서 사용하는 다결정 실리콘을 그대로 이 용하면서도 트랜지스터의 성능을 크게 향상시킬 수 있는 모스펫 소자 및 그 형성 방법에 관한 것이다.
일반적으로 MOSFET(Metal Oxide Silicon Field Effect Transistor)은 게이트(gate) 전극, 소스/드레인(source/drain) 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 구조를 갖는다.
현재 반도체 소자의 소형화, 경량화, 박막화의 추세에 따라 MOSFET의 크기 또한 축소(scale down)되고 있는데, 이러한 트랜지스터의 축소는 게이트 전극의 유효 채널 길이(channel length)를 감소시켜 소스와 드레인 사이의 펀치쓰루(punch-through) 특성을 열화시키는 쇼트 채널 효과(short channel effect)를 발생시킨다.
이를 해결하기 위하여 MOSFET의 소스 및 드레인을 LDD(Lightly Doped Drain) 구조로 형성하여 쇼트 채널 효과를 억제하는 셀로우 접합(shallow junction)이 등장하였다.
도 1은 종래 기술에 따라 형성된 통상적인 MOSFET을 도시한 단면도이다. 종래의 MOSFET 형성 방법을 간략하게 설명하면 다음과 같다.
도 1을 참조하면, 도면에 도시하지는 않았지만, 반도체 기판(100)에 대해 활성영역을 정의하는 필드영역을 형성한다. 즉, 기판(100)에 대해 건식 식각으로 선택 식각하여 트렌치를 형성한 후, 트렌치를 충분히 충진하도록 절연물을 매립하고 화학기계적연마(Chemical Mechanical Polishing, CMP)하여 필드영역을 형성한다.
다음으로, 필드영역이 형성된 반도체 기판(100) 전면에 게이트 산화막(101)을 형성한다. 이어서, 게이트 산화막(101) 상에 다결정 실리콘(poly silicon)막을 형성한 다음, 게이트 전극의 패터닝(patterning)을 위한 포토레지스터(photoresistor) 공정을 수행한다. 포토레지스터를 이용하는 식각공정을 수행하여 기판(100) 상의 게이트 산화막(101)까지 제거함으로써 반도체 기판(100)을 노출시킨다. 즉, 게이트 전극 패턴(103)이 형성되도록 건식 식각 공정을 수행하고, LDD(Lightly Doping Drain) 접합층(105a, 105b)의 형성을 위해 이온 주입(junction implantation) 공정을 수행한다.
이어서, 측벽 스페이서(side-wall spacer)(107)를 형성하기 위하여 절연 물질을 이용하여 절연막을 형성한 후, 게이트 전극 패턴(103) 상면의 절연막을 제거하여, 측벽 스페이서(107)를 형성하고, 고농도의 불순물(n+/p+)을 주입하여 소스/드레인 접합층(109a, 109b)을 형성한다.
즉, 이와 같이 제조된 MOSFET은 기판 표면의 채널 사이에 LDD 구조의 소스/드레인 접합층을 갖으며 LDD 접합층 상부에 게이트 절연막을 사이에 두고 도전성을 갖는 게이트 전극이 형성되어 있으며 게이트 전극의 측벽에 절연 물질로 된 스페이서가 형성되어 있다.
이후, 도면에는 도시되지 않았지만 반도체 기판의 활성영역 및 게이트 전극 패턴의 상면에 실리사이드층을 형성한 후, 기판 전면에 스퍼터링법을 이용하여 코발트(Co)층 또는 티타늄(Ti)층을 증착하고 열처리를 수행한다. 열처리에 의하여 필드영역 및 스페이서 상에 있는 금속물질은 실리사이드 반응을 일으키지 않으나, 활성영역 및 게이트 전극 상에 있는 금속물질은 활성 영역 및 게이트 전극 패턴과 반응하여 실리사이드층을 형성한다. 열처리가 완료된 기판에 황산(H2SO4)과 과수(H2O2) 혼합용액으로 세정 공정을 진행함으로써 실리사이드화 반응을 일으키지 않았던 금속물질을 제거한다.
그리고, 실리사이드층이 형성된 기판 전면에 층간 절연막을 형성하고, 층간 절연막을 CMP로 평탄화한 후 층간 절연막을 선택적으로 식각하여 게이트 전극의 상면과 활성영역을 노출시키는 콘택 홀을 형성한 다음으로, 콘택 홀을 장벽 금속층 및 도전물질로 채워서 도전성 콘택 플러그를 형성하여 제조를 완료한다.
전술한 방법에 의해 형성되는 모스펫 소자는, 다결정 실리콘(poly silicon)을 게이트 전극 물질로 사용하는 90nm 이하의 MOSFET은 게이트 전극이 65nm 정도로 구현되기 때문에 실리사이드 공정을 적용하여도 게이트 전극의 저항이 증가하여 트랜지스터 성능이 감소한다.
위와 같은 문제를 해결하기 위하여 최근에는 FSG(Fully Silicide Gate) 또는 금속 게이트(Metal Gate)가 적용되고 있다. 그러나, 현재 사용되고 있는 다결정 실리콘을 이용한 게이트 전극을 대체하기 위해서는 많은 문제해결이 필요하다. 즉, FSG 또는 금속 게이트를 이용한 게이트 전극의 구현 시, 게이트 산화막(gate oxide)에 대한 심각한 영향을 미치는 공정으로 진행되기 때문에 공정 진행이 매우 어려울 뿐만 아니라 금속 게이트의 사용시에는 금속 성분이 기판(substrate)에 침투하는 것을 방지하기 위한 별도의 게이트 절연 물질을 사용하여야 하는 문제가 있다.
전술한 문제를 해결하기 위해 본 발명은, 90nm 이하 모스펫의 게이트 전극 형성시 기존의 공정에서 사용하는 다결정 실리콘을 그대로 이용하면서도 트랜지스터의 성능을 크게 향상시킬 수 있는 모스펫 소자의 형성 방법을 제공하는데 목적이 있다.
또한, 본 발명의 다른 목적은, 게이트 전극을 형성하기 위한 다결정 실리콘의 두께를 두 단계로 나눠 낮게 형성함으로써 나노 스케일(nano scale)의 다결정 실리콘 게이트 전극을 구현하기 위한 공정의 마진(margin)을 확보할 수 있는 모스펫 소자를 제공하는 데 있다.
전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 게이트 절연막과 상기 게이트 절연막 상에 제 1 게이트 전극 패턴을 형성하는 단계와, 상기 제 1 게이트 전극 패턴의 양측으로 불순물이 도핑된 산화막을 형성하는 단계와, 상기 산화막을 포함한 상기 제 1 게이트 전극 패턴 상에 제 2 게이트 전극 패턴을 형성하는 단계와, 상기 제 2 게이트 전극 패턴을 마스크로 이용하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 단계와, 상기 기판 내부에 대해 상기 산화막 패턴의 불순물을 열 확산시켜 LDD(Lightly Doping Drain) 영역을 형성하는 단계와, 상기 산화막 패턴 및 상기 제 2 게이트 전극 패턴의 양 측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 상기 제 1 게이트 전극 패턴 및 상기 제 2 게이트 전극 패턴 양측의 기판 표면에 이온 주입(Iom Implant) 공정을 이용하여 소스/드레인 영역 을 형성하는 단계와, 상기 제 1 게이트 전극 패턴, 상기 제 2 게이트 전극 패턴 및 상기 소스/드레인 영역 상부에 살리사이드막을 형성하는 단계를 포함하는 모스펫 소자의 형성 방법을 제공한다.
본 발명에서, 상기 불순물이 도핑된 산화막을 형성하는 단계는, 상기 제 1 게이트 전극 패턴을 포함한 상기 기판 전면에 상기 불순물이 도핑된 산화막을 형성하는 단계와, 상기 불순물이 도핑된 산화막에 대해 상기 제 1 게이트 전극 패턴의 상부가 노출될 때까지 화학기계적연마(Chemical Mechanical Polishing)의 평탄화 공정을 수행하는 단계를 포함한다.
본 발명에서, 상기 스페이서를 형성하는 단계는, 상기 산화막 패턴을 포함한 상기 제 1 게이트 전극 패턴 및 상기 제 2 게이트 전극 패턴이 형성된 상기 기판상에 스페이서용 절연 물질을 도포하는 단계와, 상기 스페이서용 절연 물질에 대해 에치 백(etch back) 공정으로 식각하여 상기 산화막 패턴 및 상기 제 2 게이트 전극 패턴의 양 측벽에 스페이서를 형성하는 단계를 포함한다.
본 발명에서, 상기 스페이서는 실리콘 질화막(SiN)을 이용하여 30 ~ 50nm의 두께로 형성한다.
본 발명에서, 상기 제 1 게이트 전극 패턴의 높이는 50 ~ 100nm의 두께로 형성한다.
본 발명에서, 상기 제 1 게이트 전극 패턴의 높이와 상기 제 2 게이트 전극 패턴의 높이의 합이 80 ~ 150nm의 두께로 형성한다.
본 발명에서, 상기 제 2 게이트 전극 패턴의 길이는 상기 제 1 게이트 전극 패턴 길이의 1배를 초과하여 2배까지의 길이로 형성한다.
본 발명에서, 상기 살리사이드막의 두께는 0nm를 초과하여 70nm까지의 두께로 형성한다.
본 발명에 따른 모스펫 소자는, 반도체 기판상의 게이트 절연막 및 상기 게이트 절연막 상의 제 1 게이트 전극 패턴과, 상기 제 1 게이트 전극 패턴 양측으로 불순물이 도핑된 산화막 패턴과, 상기 산화막 패턴을 포함한 상기 제 1 게이트 전극 패턴 상의 제 2 게이트 전극 패턴과, 상기 산화막 패턴 하부의 기판 표면의 LDD 영역과, 상기 산화막 패턴 및 상기 제 2 게이트 전극 패턴의 양 측벽의 스페이서와, 상기 스페이서를 포함한 상기 제 1 게이트 전극 패턴 및 상기 제 2 게이트 전극 패턴 양측의 기판 표면에 소스/드레인 영역과, 상기 제 1 게이트 전극 패턴, 상기 제 2 게이트 전극 패턴 및 상기 소스/드레인 영역 상부의 살리사이드막을 포함한다.
본 발명에서, 상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴이 상기 반도체 기판상에 " T " 자 형태로 구비된다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 모스펫 소자 및 그 형성 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도면에 도시하지는 않았지만, 반도체 기판 즉, P형 내지 N형 단결정 실리콘 기판에 대해 활성 영역을 한정하기 위해 기판의 필드 영역에 예를 들어, 실리콘 산화막과 같은 절연층을 형성한다. 여기서, 절연층은 얕은 트렌치 분리(Shallow Trench Isolation, STI) 공정이나 실리콘 국부 산화(Local Oxidation of Silicon, LOCOS) 공정 등에 의해 형성될 수 있다.
이어서, 도 2a에 도시된 바와 같이, 기판(200)의 활성 영역 상에 게이트 절연막(201), 예를 들어 산화막(oxide)을 열산화 공정에 의해 성장시키고, 게이트 전극을 위한 게이트 절연막(201)의 일부분 상에 제 1 게이트 전극 패턴(203)을 형성한다. 이를 좀 더 상세히 언급하면, 게이트 절연막(201)을 포함한 기판(200)상에 게이트 전극을 위한 도전층, 예를 들어 제 1 다결정 실리콘층을 50 ~ 100nm 두께로 적층한다. 이어서, 포토레지스트 패턴(미도시)을 이용하여 제 1 다결정 실리콘층에 대해 식각하여 게이트 절연막의 일부 영역에 제 1 게이트 전극 패턴(203)을 형성한다. 즉, 기판(200)상에 50 ~ 100nm의 높이를 갖는 제 1 게이트 전극 패턴(203)이 구비될 수 있다.
다음으로, 도 2b에 도시된 바와 같이, 제 1 게이트 전극 패턴(203)을 포함한 기판(200) 전면에 불순물이 도핑된 산화막(205)을 형성한다.
그 후, 산화막(205)에 대해 제 1 게이트 전극 패턴(203)의 상면이 노출될 때까지 화학기계적연마(Chemical Mechanical Polishing)의 평탄화 공정을 수행한다.
다음으로, 도 2c에 도시된 바와 같이, 노출된 제 1 게이트 전극 패턴(203)의 상면와 접합하도록 제 2 게이트 전극 패턴(207)을 형성한다. 구체적으로, 전술한 바와 같이, 불순물이 도핑된 산화막(205)에 대해 CMP 공정을 수행한 후에, 습식 세 정 공정을 통해 자연산화막(native oxide)을 제거한 다음, 제 1 게이트 전극 패턴(203)을 포함한 산화막(205) 상에 제 1 게이트 전극 패턴(203)을 형성할 때와 동일한 성분의 제 2 다결정 실리콘층을 70nm 이하 두께로 적층 한다.
이어서, 포토레지스트 패턴(미도시)을 이용하여 제 2 다결정 실리콘층에 대해 식각하여 제 1 게이트 전극 패턴(203)의 상면에 제 2 게이트 전극 패턴(207)이 접합하도록 형성함으로써 " T " 자 형태의 게이트 전극을 형성할 수 있다.
즉, 기판(200)상에 제 1 게이트 전극 패턴(203)과 제 2 게이트 전극 패턴(207)이 " T " 자 형태로 구비되는데 이때, " T " 자 형태의 게이트 전극 높이는 150nm의 두께를 초과하지 않는 범위 예컨대, 80 ~ 150nm의 두께로 형성하는 것이 바람직하다. 또한, 제 2 게이트 전극 패턴(207)의 길이는 제 1 게이트 전극 패턴(203) 길이의 1배를 초과하여 2배의 두께까지 형성하는 것이 적합하다.
따라서, 90nm 이하의 모스펫 소자에서, 다결정 실리콘 게이트 전극 형성시 두 단계로 진행하는데 즉, 제 1 게이트 전극 패턴을 형성한 후, 제 1 게이트 전극 패턴 상에 폭이 증가된 제 2 게이트 전극 패턴을 형성하여 " T " 자 형태의 다결정 실리콘 게이트를 구현함으로써 저항을 감소시켜 트랜지스터의 성능을 개선할 수 있다.
또한, 다결정 실리콘 게이트를 이용한 스페이서 구조를 사용함으로써 트랜지스터의 특성에 결정적인 영향을 주는 LDD 영역을 형성하여 기존의 장비를 그대로 사용함에 따라 공정 비용을 절감할 수 있다.
한편, 두 단계로 나눠 진행한 T형의 다결정 실리콘 게이트는 각 단계별로 다 결정 실리콘층의 두께를 100nm 이하로 진행함으로써 나노 스케일(nano scale)의 소자에서도 사진 식각공정 등의 공정 마진(margin)을 확보할 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 제 2 게이트 전극 패턴(207)을 하드 마스크(hard mask)로 사용하여 불순물이 도핑된 산화막(205)을 건식 식각한다. 따라서, 도 2d에서 보듯이, 제 1 게이트 전극 패턴(203)의 양측으로 불순물이 도핑된 산화막(205)의 패턴이 형성된다. 이때, 산화막 패턴의 폭은 최소 제 2 게이트 전극 패턴(207)의 폭을 넘지 않도록 한다.
다음으로, 도 2e에 도시된 바와 같이, 기판(200) 내부에 대해 산화막 패턴의 불순물을 열 확산시켜 LDD(Lightly Doping Drain) 영역(209a, 209b)을 형성한다.
다음으로, 도 2f에 도시된 바와 같이, 전술한 바와 같이 형성된 결과물 상에 스페이서용 절연 물질을 도포한 후, 이러한 스페이서용 절연 물질에 대해 이방성 식각 특성을 갖는 에치 백(etch back) 공정으로 제 2 게이트 전극 패턴(207)의 상면이 노출될 때까지 식각한다. 그리하여, 산화막 패턴 및 제 2 게이트 전극 패턴(207)의 좌, 우 양 측벽에 스페이서(211)를 형성한다. 이때, 스페이서(211)는 실리콘 질화막(SiN)을 이용하여 30 ~ 50nm의 두께로 형성하는 것이 바람직하다.
다음으로, 도 2g에 도시된 바와 같이, 스페이서(211)를 포함한 제 1 게이트 전극 패턴(203) 및 제 2 게이트 전극 패턴(207) 양측의 기판(200) 표면에 이온 주입(Iom Implant) 공정을 이용하여 소스/드레인 영역(213a, 213b)을 형성한다.
그 후, 다음 후속의 실리사이드(silicide)막 형성을 위해, 전술한 바와 같은 결과물에 대해 HF용액을 이용하여 습식 세정 공정 및 전 세정 공정(pre-clean)을 수행하여 자연산화막(미도시) 등을 제거하는 공정을 수행할 수 있다.
다음으로, 도 2h에 도시된 바와 같이, 전술한 방법에 의해 형성된 제 1 게이트 전극 패턴(203), 제 2 게이트 전극 패턴(207) 및 소스/드레인 영역(213a, 213b) 상부에 제 1 살리사이드막(215), 제 2 살리사이드막(217a) 및 제 3 살리사이드막(217b)을 형성할 수 있다. 이때, 각각의 살리사이드막의 두께는 0nm를 초과하여 70nm까지의 두께로 형성하는 것이 바람직하다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 90nm 이하의 모스펫 소자에서, 다결정 실리콘 게이트 전극 형성시 두 단계로 진행하는데 즉, 제 1 게이트 전극 패턴을 형성한 후, 제 1 게이트 전극 패턴 상에 폭이 증가된 제 2 게이트 전극 패턴을 형성하여 " T " 자 형태의 다결정 실리콘 게이트를 구현함으로써 저항을 감소시켜 트랜지스터의 성능을 개선할 수 있다.
또한, 다결정 실리콘 게이트를 이용한 스페이서 구조를 사용함으로써 트랜지스터의 특성에 결정적인 영향을 주는 LDD 영역을 형성하여 기존의 장비를 그대로 사용함에 따라 공정 비용을 절감할 수 있다.
한편, 두 단계로 나눠 진행한 T형의 다결정 실리콘 게이트는 각 단계별로 다결정 실리콘층의 두께를 100nm 이하로 진행함으로써 나노 스케일(nano scale)의 소자에서도 사진 식각공정 등의 공정 마진(margin)을 확보할 수 있다.

Claims (13)

  1. 반도체 기판상에 게이트 절연막과 상기 게이트 절연막 상에 제 1 게이트 전극 패턴을 형성하는 단계와,
    상기 제 1 게이트 전극 패턴의 양측으로 불순물이 도핑된 산화막을 형성하는 단계와,
    상기 산화막을 포함한 상기 제 1 게이트 전극 패턴 상에 제 2 게이트 전극 패턴을 형성하는 단계와,
    상기 제 2 게이트 전극 패턴을 마스크로 이용하여 상기 산화막을 식각하여 산화막 패턴을 형성하는 단계와,
    상기 기판 내부에 대해 상기 산화막 패턴의 불순물을 열 확산시켜 LDD(Lightly Doping Drain) 영역을 형성하는 단계와,
    상기 산화막 패턴 및 상기 제 2 게이트 전극 패턴의 양 측벽에 스페이서를 형성하는 단계와,
    상기 스페이서를 포함한 상기 제 1 게이트 전극 패턴 및 상기 제 2 게이트 전극 패턴 양측의 기판 표면에 이온 주입(Iom Implant) 공정을 이용하여 소스/드레인 영역을 형성하는 단계와,
    상기 제 1 게이트 전극 패턴, 상기 제 2 게이트 전극 패턴 및 상기 소스/드레인 영역 상부에 살리사이드막을 형성하는 단계를 포함하는 모스펫 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 불순물이 도핑된 산화막을 형성하는 단계는,
    상기 제 1 게이트 전극 패턴을 포함한 상기 기판 전면에 상기 불순물이 도핑된 산화막을 형성하는 단계와,
    상기 불순물이 도핑된 산화막에 대해 상기 제 1 게이트 전극 패턴의 상부가 노출될 때까지 화학기계적연마(Chemical Mechanical Polishing)의 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 산화막 패턴을 포함한 상기 제 1 게이트 전극 패턴 및 상기 제 2 게이트 전극 패턴이 형성된 상기 기판상에 스페이서용 절연 물질을 도포하는 단계와,
    상기 스페이서용 절연 물질에 대해 에치 백(etch back) 공정으로 식각하여 상기 산화막 패턴 및 상기 제 2 게이트 전극 패턴의 양 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 스페이서는 실리콘 질화막(SiN)을 이용하여 30 ~ 50nm의 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 게이트 전극 패턴의 높이는 50 ~ 100nm의 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 제 1 게이트 전극 패턴의 높이와 상기 제 2 게이트 전극 패턴의 높이의 합이 80 ~ 150nm의 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 2 게이트 전극 패턴의 길이는 상기 제 1 게이트 전극 패턴 길이의 1배를 초과하여 2배까지의 길이로 형성하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 살리사이드막의 두께는 0nm를 초과하여 70nm까지의 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 형성 방법.
  9. 반도체 기판상의 게이트 절연막 및 상기 게이트 절연막 상의 제 1 게이트 전극 패턴과,
    상기 제 1 게이트 전극 패턴 양측으로 불순물이 도핑된 산화막 패턴과,
    상기 산화막 패턴을 포함한 상기 제 1 게이트 전극 패턴 상의 제 2 게이트 전극 패턴과,
    상기 산화막 패턴 하부의 기판 표면의 LDD 영역과,
    상기 산화막 패턴 및 상기 제 2 게이트 전극 패턴의 양 측벽의 스페이서와,
    상기 스페이서를 포함한 상기 제 1 게이트 전극 패턴 및 상기 제 2 게이트 전극 패턴 양측의 기판 표면에 소스/드레인 영역과,
    상기 제 1 게이트 전극 패턴, 상기 제 2 게이트 전극 패턴 및 상기 소스/드레인 영역 상부의 살리사이드막을 포함하는 모스펫 소자.
  10. 제 9 항에 있어서,
    상기 제 1 게이트 전극 패턴의 높이는 50 ~ 100nm의 두께인 것을 특징으로 하는 모스펫 소자.
  11. 제 9 항에 있어서,
    상기 제 1 게이트 전극 패턴의 높이와 상기 제 2 게이트 전극 패턴의 높이의 합이 80 ~ 150nm의 두께인 것을 특징으로 하는 모스펫 소자.
  12. 상기 제 9 항 또는 상기 제 11 항에 있어서,
    상기 제 2 게이트 전극 패턴의 길이는 상기 제 1 게이트 전극 패턴 길이의 1 배를 초과하여 2배까지의 길이인 것을 특징으로 하는 모스펫 소자.
  13. 상기 제 9 항 또는 상기 제 11 항에 있어서,
    상기 제 1 게이트 전극 패턴과 상기 제 2 게이트 전극 패턴이 상기 반도체 기판상에 " T " 자 형태로 구비되는 것을 특징으로 하는 모스펫 소자.
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