CN101207042A - 半导体器件 - Google Patents

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Abstract

本发明的实施方式涉及一种半导体器件，并涉及一种半导体器件以及其制造方法，其可改善MOSFET器件的特性。根据实施方式，半导体器件将包括：由形成于半导体衬底的有源区域中的栅电介质层形成的栅极图案；以及形成于栅电介质层上的第一栅极图案；氧化物图案，其形成于第一栅极图案的两侧；以及第二栅极图案，其形成于包括氧化物图案的第一栅极图案上；轻掺杂漏极(LDD)区域，其形成于氧化物图案下部区域的衬底内部；间隔垫，其形成于栅极图案的两侧壁上；源极/漏极区域，其形成于包括间隔垫的栅极图案的两侧的衬底表面上；以及自对准多晶硅化物薄膜，其形成于栅极图案和源极/漏极区域中。

Description

半导体器件
本申请要求享有2006年12月19日提交的韩国专利申请No.10-2006-0130003的权益，在此结合其全部内容作为参考。
技术领域
本发明涉及一种半导体器件，尤其涉及一种半导体器件及其形成方法，以改善MOSFET器件性能。
背景技术
金属氧化硅场效应晶体管(MOSFET)可包括形成于硅衬底上的栅极和源/漏极，以及将设置在其中的电介质层。
由于将半导体器件设计成更加微型、轻质且薄，MOSFET的尺寸也可减小。
然而，这样减小晶体管的尺寸将会减少栅极的有效沟道长度。这将进而造成短沟道效应，而短沟道效应将恶化源极与漏极之间击穿特性。
使MOSFET的源极与漏极形成轻掺杂漏极(LDD)结构的浅结，可用来抑制短沟道效应。
图1为示出了相关工艺MOSFET的示意性横截面图。
参照图1，虽未示出，将在半导体衬底100中形成限定有源区域的场区域。这可以通过诸如使用干法蚀刻的选择性蚀刻衬底100以形成通道来实现。之后将用绝缘物质填充/掩埋隧道，并对通道执行化学机械抛光(CMP)以形成场区域。
可在其上形成填充区域的半导体衬底100的上方形成栅氧化物101。可在栅极氧化物101上形成多晶硅薄膜。随后将执行光刻工艺以构图栅极。
可通过执行使用光刻胶的蚀刻工艺部分移除半导体衬底100上的栅氧化物101，并因此暴露半导体衬底100。即是，可执行干法蚀刻工艺以形成栅极图案103，并执行离子注入工艺以形成LDD(轻掺杂漏极)结层105a和105b。
可通过应用绝缘物质形成电介质层以形成侧壁间隔垫107。在此之后，去除位于栅极图案103上部表面上的电介质层，以形成侧壁间隔垫107。可注入高浓度杂质(n+/p+)以形成源极/漏极结层109a和109b。
如上所述的相关工艺MOSFET，可在衬底表面的沟道之间的LDD结构中具有源极/漏极结层。导电的栅极可形成于LDD结层的上部部分上，并可在其之间包括栅电介质层。此外，绝缘物质制成的间隔垫可形成于栅极电极的侧壁上。
在半导体衬底的有源区域，以及栅极图案的上部表面上，可形成硅化物层。随后在衬底上方执行溅射，以沉积钴(Co)层和钛(Ti)层。并随后执行热工艺。
应用热工艺，场区域上的金属物质与间隔垫将不会引起硅化物反应。然而，有源区域和栅极上的金属物质，将与有源区域以及栅极图案发生反应，以形成硅化物层。
在此之后，在已经过热工艺的衬底上，使用H2SO4和H2O2的混合溶液执行清洗工艺。通过清洗工艺可去除不引起硅化物反应的金属物质。
层间电介质层可形成于其上形成硅化物的衬底的上方。随后，层间电介质层可通过CMP执行平坦化。随后选择性蚀刻层间电介质层，并从而形成暴露栅极上部表面和有源区域的接触孔。随后，可用屏蔽金属层和导电物质填充接触孔，以形成导电接触塞。
如上文描述所形成的MOSFET器件，可用多晶硅作为栅极物质。然而，即使可以对90nm或更小的MOSFET器件采用硅化物工艺，由于栅极可实现为65nm，所以栅极电极的阻抗可能会增加。这将降低晶体管的性能。
这种问题的一种可能的解决方案是使用全硅化物栅极(FSG)或金属栅极。然而，需要解决很多问题，以替换现在使用多晶硅的栅极。即是，当应用FSG或金属栅极实现栅极时，将执行对栅氧化物有害的工艺。因此，当应用金属栅极时，工艺会非常复杂，并且将需要分离的栅极绝缘物质，以防止金属成分渗透进衬底。
发明内容
本发明的实施方式涉及一种半导体器件，尤其涉及一种半导体器件及其形成方法，其可改善MOSFET器件性能。本发明的各实施方式涉及一种半导体器件及其制造方法，其中，当形成90nm或更小的MOSFET的栅极时应用多晶硅，将改善晶体管的特性。
本发明的实施方式涉及一种半导体器件及其形成方法，其可以通过减小多晶硅的厚度以通过分为两个步骤的工艺形成栅极实现纳米级多晶硅栅极。
根据本发明的实施方式，一种形成半导体器件的方法将包括：将栅极形成于半导体衬底的有源区域中，并将具有预先确定的宽度的第一栅极图案形成于栅极层上；将掺杂了杂质的氧化物形成于第一栅极图案的两侧；将具有预先确定的宽度的第二栅极图案形成于包括氧化物的第一栅极图案上；通过应用第二栅极图案作为掩模蚀刻氧化物形成栅极图案，以使氧化物的部分形成于第二栅极图案的下部中；通过将杂质热扩散进氧化物下部区域的衬底的内部形成轻掺杂漏极(LDD)区域；将间隔垫形成于栅极图案的两侧壁上；通过将离子注入包括间隔垫的栅极图案两侧的衬底表面中形成源极/漏极区域；以及将自对准多晶硅化物薄膜形成于栅极图案和源极/漏极区域中。
根据本发明的实施方式，氧化物的形成将包括将掺杂了杂质的氧化物堆叠在包括栅极图案的衬底上方，并在氧化物层上执行化学机械抛光的平坦化工艺直至暴露第一栅极图案的上部表面。
根据本发明的实施方式，间隔垫的形成将包括在栅极图案上涂覆间隔垫的绝缘物质，并应用回蚀工艺蚀刻间隔垫的绝缘物质直至暴露第二栅极的上部表面图案。
根据本发明的实施方式，半导体器件应包括：栅极图案，其包括形成于半导体衬底的有源区域中的栅电介质层，以及形成于栅电介质层上的第一栅极图案；氧化物图案，其形成于第一栅极图案的两侧；以及第二栅极图案，其形成于包括氧化物图案的第一栅极图案上；轻掺杂漏极(LDD)区域，其形成于氧化物图案下部区域的衬底内部；间隔垫，其形成于栅极图案的两侧壁上；源极/漏极区域，其形成于包括间隔垫的栅极图案的两侧的衬底表面上；以及自对准多晶硅化物薄膜，其形成于栅极图案和源极/漏极区域。
根据本发明的实施方式，第一栅极图案的厚度为50至100nm，而第二栅极区域的厚度为30至70nm。
根据本发明的实施方式，第一栅极图案和第二栅极图案的总厚度为80至150nm。
根据本发明的实施方式，第二栅极图案的宽度超过第一大栅极图案的宽度的一倍至两倍。
根据本发明的实施方式，栅极图案包括多晶硅栅，其位于由第一栅极图案和第二栅极图案形成的“T”字区。
附图说明
图1示出了现有工艺MODFET器件的示意性横截面图；
图2a至2h为示出了根据本发明的实施方式的一种半导体以及形成半导体器件的方法的示意性横截面图。
具体实施方式
可将电介质层形成于衬底的场区域中，电介质层将限定诸如P型或N型单晶硅的半导体衬底的有源区域。例如氧化硅的电介质层将形成于场区域中。在实施方式中，将应用浅槽隔离(STI)工艺或硅的局部氧化(LOCOS)工艺等，形成电介质层。
参照图2a，栅电介质层201可生长在衬底200的有源区域中。在实施方式中，通过热氧化工艺氧化物可生长进电介质层201中。
在栅极形成于其上的栅电介质层201的区域，将形成第一栅极图案203。栅极的导电层，例如，在包含栅电介质层201的衬底200上，第一多晶硅层也可堆叠到厚度约50至100nm。随后使用光刻胶图案(未示出)蚀刻第一多晶硅层，以在栅电介质层201的指定区域形成第一栅极图案203。因此，在实施方式中，在衬底200上形成第一栅极图案203，并具有50至100nm的高度。
随后，将在包括第一栅极图案203的衬底200上方堆叠掺杂杂质的氧化物层。
其后，将在堆叠的氧化层上执行化学机械抛光的平坦化工艺，例如，直至暴露第一栅极图案203的上部表面。因此，参照图2b，将形成氧化物205，使其围绕第一栅极图案203的两侧。根据实施方式，在氧化物205上执行CMP工艺后，可通过湿法清洗工艺去除原有的氧化物。
参照图2c，将形成第二栅极图案207，以连接暴露的第一栅极203的上部表面，并将其两侧的部分连接到氧化物205。根据实施方式，在氧化物205上执行湿法清洗工艺之后，将具有当第一栅极图案203形成于氧化物205上时应用的元素的包括第一栅极图案203的第二多晶硅层形成为厚度大约30至70nm。随后将应用光刻胶图案(未示出)蚀刻第二多晶硅层以形成第二栅极图案207，其宽度宽于第一栅极图案203的宽度。第二栅极图案207的中心侧的表面的至少一部分将连接第一栅极图案203的全部上部表面。从而可使使栅极形成为“T”字型。
应用第一栅极图案203和第二栅极图案207形成“T”字型于衬底200上的栅极，将形成为不超过150nm的厚度范围内的高度。根据实施方式，此厚度将为大约80至150nm。
根据实施方式，第二栅极图案207的宽度将形成为超过第一栅极图案203的宽度的一倍，或高至两倍。
因此，当形成90nm或更小的MOSFET器件时，根据实施方式，当形成多晶硅栅极时，将执行两个步骤。根据实施方式，在形成第一栅极图案之后，将在第一栅极图案203上形成具有增加的宽度的第二栅极图案207。因此，将实现“T”字型的多晶硅栅。将应用“T”字型的多晶硅减小电阻，并从而改善晶体管的性能。
其后，将应用第二栅极图案207作为硬掩模湿蚀刻掺杂杂质的氧化物205。参照图2d，将在第二栅极图案207的下部部分上和第一栅极图案203的两侧形成掺杂了杂质的氧化物205图案。根据实施方式，氧化物205图案的宽度将不超过第二栅极图案207将形成的区域。
在工艺中，由栅电介质层201，“T”字型的多晶硅栅203和207，以及氧化物205形成的栅极图案将形成于衬底200上。在下文中，将形成于衬底200上的，由栅电介质层201、“T”字型的多晶硅栅203和297、以及氧化物205形成的栅极图案，为方便起见，将被称为多晶硅图案。根据实施方式，多晶硅栅极图案的高度将为氧化物205图案的厚度和第二栅极图案207的厚度的总和或为栅电介质层201的厚度以及第二栅极图案203和207厚度的总和。
参照图2e，将杂质热扩散进氧化物(205)图案的下部区域的衬底200的内部，以形成轻掺杂漏极(LDD)区域209a和209b。
根据实施方式，在将间隔垫的绝缘物质涂在多晶硅栅极图案上后，将通过具有各项异性蚀刻特性的回蚀工艺蚀刻间隔垫的绝缘物质，直至暴露第二栅极图案207的上部表面。
参照图2f，从而将在多晶硅栅极图案的左右两侧壁上形成间隔垫211。根据实施方式，将在氧化物205图案的左右外部部分以及第二栅极图案207左右两侧形成间隔垫211。根据实施方式，将应用氮化硅SiN将间隔垫211形成为厚度大约30至50nm。
根据图2g，将应用离子注入工艺在位于包括间隔垫211的多晶硅栅极图案的两侧的衬底200的表面上形成源极/漏极区域213a以及213b。根据实施方式，将形成源极/漏极区域213a和213b以延伸至氧化物205图案的一些区域，从而将其形成以渗透至轻掺杂漏极(LDD)区域209a和209b。
根据实施方式，为了形成后续的硅化物薄膜，将在应用HF溶液的整个上述工艺形成的产物上执行湿法清洗工艺和预清洗工艺。从而，将去除本地氧化物(未示出)，等等。
根据实施方式，在执行了上述清洗工艺之后，将在通过上述工艺形成的产物的上部表面上形成硅化物层，并随后将在其上部执行溅射以沉积钴(Co)层或钛(Ti)层。随后执行热工艺。
应用热工艺，场区域和间隔垫211上的物质将不会引起硅化物反应。然而，根据实施方式，其将在有源区域的源极/漏极区域213a和213b中反应，并将与多晶硅栅极图案的第二栅极图案207和第一栅极图案203起反应。
参照图2h，根据实施方式的硅化物反应，将第一自对准硅化物薄膜215形成于与多晶硅栅极图案的第二栅极图案207和第一栅极图案203起反应的区域中，并可将第二自对准硅化物薄膜217a和第三自对准硅化物薄膜217b形成于源极/漏极区域213a和213b的上部部分上。根据实施方式，将各自对准硅化物薄膜的厚度形成为0nm至70nm。
当热工艺完成时，将应用H2SO4和H2O2的混合溶液执行清洗工艺。将通过清洗工艺去除不会引起硅化物反应的金属物质。
根据实施方式，在90nm或更小的MOSFET中，形成多晶硅栅极时，将执行两个步骤。例如，在形成第一栅极图案后，将在第一栅极图案上形成具有增加的宽度的第二栅极图案，以将多晶硅栅极形成为“T”字型。根据实施方式，阻抗将减小，而且晶体管的性能将得到改善。
此外，将应用使用了多晶硅栅极的间隔垫结构形成对晶体管的特性具有决定影响的实施方式的LDD区域。因此，由于可以应用现有装置，可减小制造成本。
根据实施方式，将通过减小多晶硅的厚度实现纳米尺寸的多晶硅栅极，用于通过分为两个步骤的工艺形成栅极。从而，可确保工艺余量。根据实施方式，执行分为两个步骤的工艺，从而，当形成“T”字型的多晶硅栅时，形成的多晶硅层的每个台阶的厚度将为大约100nm或更小，这将可以确保，诸如光刻工艺等等的，甚至在纳米级器件中的工艺余量。
显然，本领域的普通技术人员可以对实施方式做出各种改进和变型。因此，本发明意图覆盖所有落入所附权利要求范围之内的改进和变型。也可以理解，当提到一层在另一层或衬底上或上方时，其可直接位于另一层或衬底上，或者也可出现夹层。

Claims (20)

1.一种方法，其特征在于，包括：
将栅极形成于半导体衬底的有源区域中，并将具有预先确定的宽度的第一栅极图案形成于所述栅极层上方；
将掺杂了杂质的氧化物形成于所述第一栅极图案的两侧；
将具有预先确定的宽度的第二栅极图案形成于所述氧化物和所述第一栅极图案上方；
通过应用所述第二栅极图案作为掩模蚀刻所述氧化物形成栅极图案，以使所述氧化物的部分形成于所述第二栅极图案的下部部分中；
通过将杂质热扩散进所述氧化物下部区域的所述衬底的内部形成轻掺杂漏极区域；以及
将间隔垫形成于所述栅极图案的两侧壁上。
2.根据权利要求1所述的方法，其特征在于，进一步包括：
通过将离子注入包括所述间隔垫的所述栅极图案两侧的所述衬底表面中形成源极/漏极区域；以及
将自对准多晶硅化物薄膜形成于所述栅极图案和所述源极/漏极区域中。
3.根据权利要求2所述的方法，其特征在于，形成所述自对准多晶硅化物薄膜的厚度为0至70nm。
4.根据权利要求1所述的方法，其特征在于，所述氧化物的形成包括：在包括所述第一栅极图案的所述衬底上方堆叠掺杂所述杂质的氧化层，并在所述氧化层上执行化学机械抛光的平坦化工艺直至暴露所述第一栅极图案的上部表面。
5.根据权利要求1所述的方法，其特征在于，所述间隔垫的形成包括将所述间隔垫的绝缘物质涂在所述栅极上方，并应用回蚀工艺蚀刻所述间隔垫的所述绝缘物质，直至暴露所述第二栅极图案的上部表面。
6.根据权利要求1所述的方法，其特征在于，形成所述间隔垫的厚度为30至50nm并包括氮化硅SiN。
7.根据权利要求1所述的方法，其特征在于，形成所述第一栅极图案的厚度为50至100nm，并包括多晶硅。
8.根据权利要求1所述的方法，其特征在于，形成所述第二栅极图案的厚度为30至70nm，并包括多晶硅。
9.根据权利要求1所述的方法，其特征在于，形成所述第一栅极图案和所述第二栅极图案的厚度总和为80至150nm。
10.根据权利要求1所述的方法，其特征在于，形成所述第二栅极图案的所述预先确定的宽度大于所述第一栅极图案的所述预先确定的宽度，但不会大于所述第一栅极图案的所述预先确定的宽度的两倍。
11.根据权利要求1所述的方法，其特征在于，所述轻掺杂漏极区域形成于所述氧化物的下部区域的所述衬底的内部。
12.一种器件，其特征在于，包括：
栅极图案，其包括：形成于半导体衬底的有源区域上方的栅电介质层，形成于所述栅绝缘层上方的第一栅极图案，形成于所述第一栅极图案两侧的氧化物薄膜，以及形成于所述第一栅极图案和所述氧化物图案上方的第二栅极图案；
轻掺杂漏极区域，其形成于所述氧化物图案下部区域的所述衬底内部；
间隔垫，其形成于所述栅极图案的两侧壁上；
源极/漏极区域，其形成于包括所述间隔垫的所述栅极图案的两侧的所述衬底表面上；以及
自对准多晶硅化物薄膜，其形成于所述栅极图案和所述源极/漏极区域上方。
13.根据权利要求12所述的器件，其特征在于，将所述第一栅极图案设定为具有50至100nm的厚度。
14.根据权利要求12所述的器件，其特征在于，将所述第二栅极图案设定为具有30至70nm的厚度。
15.根据权利要求12所述的器件，其特征在于，形成的所述第一栅极图案和所述第二栅极图案的厚度总和为80至150nm。
16.根据权利要求12所述的器件，其特征在于，将所述第二栅极图案的宽度设定为超过所述第一栅极图案的宽度，但不会大于所述第一栅极图案的所述宽度的两倍。
17.根据权利要求12所述的器件，其特征在于，所述栅极图案包括多晶硅栅极，并将其设定为在所述第一栅极图案上方具有由所述第二栅极图案形成的“T”字型
18.一种器件，其特征在于，包括：
衬底；
具有第一高度和第一宽度的第一栅极，其形成于所述衬底的上方；
氧化物层，其形成于所述第一栅极的两侧，并形成为具有所述第一高度；
第二栅极，其形成于所述第一栅极和所述氧化层上方，并具有第二高度和第二宽度，所述第二宽度大于所述第一宽度；以及
侧壁间隔垫，其形成于所述衬底上方，位于所述第二栅极和所述氧化层的外部边缘。
19.根据权利要求18所述的器件，其特征在于，将所述第一高度设定为50-100nm，而且其中将所述第二高度设定为30-70nm，并且所述第一和第二栅极的总高度小于或等于150nm。
20.根据权利要求19所述的器件，其特征在于，所述第二宽度不大于所述第一宽度的两倍。
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