JP4257051B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

Info

Publication number
JP4257051B2
JP4257051B2 JP2001244152A JP2001244152A JP4257051B2 JP 4257051 B2 JP4257051 B2 JP 4257051B2 JP 2001244152 A JP2001244152 A JP 2001244152A JP 2001244152 A JP2001244152 A JP 2001244152A JP 4257051 B2 JP4257051 B2 JP 4257051B2
Authority
JP
Japan
Prior art keywords
film
insulating film
silicon nitride
wiring
siof
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001244152A
Other languages
English (en)
Other versions
JP2003060030A (ja
Inventor
剛 田丸
一稔 大森
典子 三浦
英雄 青木
隆文 大島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2001244152A priority Critical patent/JP4257051B2/ja
Priority to TW091116567A priority patent/TW578225B/zh
Priority to US10/214,579 priority patent/US6856019B2/en
Priority to KR1020020047023A priority patent/KR100940395B1/ko
Publication of JP2003060030A publication Critical patent/JP2003060030A/ja
Priority to US11/056,224 priority patent/US7078815B2/en
Priority to US11/485,976 priority patent/US7282434B2/en
Application granted granted Critical
Publication of JP4257051B2 publication Critical patent/JP4257051B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3145—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers formed by deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3148—Silicon Carbide layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31608—Deposition of SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ダマシン(Damascene)法を用いた銅（Ｃｕ）配線の形成に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの高集積化による配線の微細化に伴って配線抵抗の増大が顕著となり、特に高性能なロジックＬＳＩにおいては、配線抵抗の増大がさらなる高性能化を阻害する大きな要因となっている。
【０００３】
その対策として、シリコン基板上の層間絶縁膜に配線溝を形成し、次いで配線溝の内部を含む層間絶縁膜上にＣｕ膜を堆積した後、配線溝の外部の不要なＣｕ膜を化学機械研磨（Chemical Mechanical Polishing ；ＣＭＰ）法で除去する、いわゆるダマシン(Damascene)法を用いた埋め込みＣｕ配線の導入が進められている。また、上記Ｃｕ配線の導入による配線抵抗の低減と並行して、配線容量を低減する観点から、酸化シリコン膜に比べて誘電率が低いＳｉＯＦなどを使った層間絶縁膜の導入が進められている。
【０００４】
特開２０００−２７７５２０号公報は、ＳｉＯＦからなる層間絶縁膜に形成した配線溝の内部にダマシン法を用いて埋め込みＣｕ配線を形成する技術を開示しており、その概要は次の通りである。
【０００５】
まず、トランジスタが形成されたシリコン基板上に酸化シリコン膜を堆積し、続いて酸化シリコン膜上にエッチングストッパ膜を介してＳｉＯＦ膜を堆積する。酸化シリコン膜上のエッチングストッパ膜は、ＳｉＯＦ膜をドライエッチングして配線溝を形成する際に、下層の酸化シリコン膜がエッチングされるのを防ぐためのもので、ＳｉＯＦ膜をエッチングするガスによってエッチングされ難い材料、例えば窒化シリコン膜または酸窒化シリコン膜（ＳｉＯＮ）膜で構成される。
【０００６】
次に、フォトレジスト膜をマスクにしたドライエッチングで上記ＳｉＯＦ膜に配線溝を形成し、続いて、配線溝の内部を含むＳｉＯＦ膜上に薄いバリア膜とスパッタ−Ｃｕ膜とを形成した後、その上部に電解メッキ法などによって厚いＣｕ膜を堆積する。上記バリア膜は、配線溝内のＣｕがＳｉＯＦ膜中に拡散して素子特性に悪影響を及ぼすの防ぐために形成するが、この公報では、ＳｉＯＦ膜との界面で剥離が生じるのを防ぐために、ＳｉＯＦ膜に対して接着性のよい材料、例えば窒素含量３０〜６０％の窒化タンタル（ＴａＮ）で構成される。また、スパッタ−Ｃｕ膜は、電解メッキ法でＣｕ膜を成長させる際のシード（種）膜として機能する。次に、ＳｉＯＦ膜上の不要なＣｕ膜、スパッタ−Ｃｕ膜およびバリア膜を化学機械研磨法で除去することによって、配線溝の内部にＣｕ配線を形成する。
【０００７】
【発明が解決しようとする課題】
本発明者らは、層間絶縁膜にＳｉＯＦ膜を、エッチングストッパ膜に窒化シリコン膜をそれぞれ用い、この層間絶縁膜に形成した配線溝にＣｕ配線を形成するプロセスを検討していたところ、層間絶縁膜（ＳｉＯＦ膜）とエッチングストッパ膜（窒化シリコン膜）との界面で剥離が生じるという現象を見出した。
【０００８】
前述した公報（特開２０００−２７７５２０号公報）は、配線溝の内部に形成するバリア膜と層間絶縁膜（ＳｉＯＦ膜）との界面剥離の問題について言及しているが、層間絶縁膜（ＳｉＯＦ膜）とエッチングストッパ膜（窒化シリコン膜）との界面剥離については言及しておらず、この現象は新規なものである。
【０００９】
ＳｉＯＦ膜と窒化シリコン膜との界面で剥離が生じるメカニズムについては、未だ明確にされていないが、例えばＳｉＯＦ膜中のＳｉ−Ｆ結合が一部で切断されて遊離のＦが生じると、このＦがＳｉＮ膜とＳｉＯＦ膜との界面に移行してそこにトラップされ、大気中から層間絶縁膜内に取り込まれた水と反応してＨＦが生成する。そして、その後の熱処理工程で基板が４００℃を超えるような高温雰囲気に曝されるとこのＨＦが膨張し、界面剥離を引き起こすのではないかと、本発明者らは推測している。
【００１０】
本発明の目的は、ＳｉＯＦ膜を含む層間絶縁膜に埋め込み配線を形成する半導体集積回路装置において、ＳｉＯＦ膜をドライエッチングして埋め込み配線用の配線溝を形成する際に用いるエッチングストッパ層とＳｉＯＦ膜との界面剥離を有効に防止することのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体集積回路装置は、半導体基板の主面上に形成され、フッ素を含有する酸化シリコンからなる第１絶縁膜と、前記第１絶縁膜の内部に形成された第１配線と、前記第１絶縁膜および前記第１配線のそれぞれの上部に形成された窒化シリコンからなる第２絶縁膜と、前記第１絶縁膜と前記第２絶縁膜との間に介在する、窒素を含有する酸化シリコンからなる第３絶縁膜とを有するものである。
【００１４】
本発明の半導体集積回路装置の製造方法は、以下の工程を含んでいる。
（ａ）半導体基板の主面上に、第１窒化シリコン膜と、フッ素を含有する酸化シリコンからなる第１絶縁膜と、窒素を含有する酸化シリコンからなる第２絶縁膜と、第２窒化シリコン膜と、フッ素を含有する酸化シリコンからなる第３絶縁膜と、窒素を含有する酸化シリコンからなる第４絶縁膜と、第３窒化シリコン膜とからなる第１層間絶縁膜を形成する工程、
（ｂ）第１フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第３窒化シリコン膜を除去する工程、
（ｃ）第２フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第４絶縁膜、前記第３絶縁膜、前記第２窒化シリコン膜、前記第２絶縁膜および前記第１絶縁膜を除去する工程、
（ｄ）前記第３窒化シリコン膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第４絶縁膜および前記第３絶縁膜を除去する工程、
（ｅ）前記第３窒化シリコン膜をドライエッチングで除去し、さらに前記第１窒化シリコン膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第１層間絶縁膜に第１配線溝を形成する工程、
（ｆ）前記配線溝の内部を埋め込むように第１導電層を形成した後、前記配線溝の外部の前記第１導電層を化学機械研磨法によって除去することにより、前記配線溝の内部に前記第１導電層からなる第１配線を形成する工程。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本発明の実施の形態であるＣＭＯＳ−ＬＳＩの製造方法を図１〜図１４を用いて工程順に説明する。
【００１７】
まず、図１に示すように、例えば１〜１０Ωcm程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（以下、基板またはウエハという）１に素子分離溝２を形成する。素子分離溝２を形成するには、素子分離領域の基板１をエッチングして溝を形成した後、溝の内部を含む基板１上にＣＶＤ法で酸化シリコン膜３を堆積し、続いて溝の外部の酸化シリコン膜３を化学機械的に研磨することによって除去する。
【００１８】
次に、基板１の一部にホウ素をイオン注入し、他の一部にリンをイオン注入することによって、ｐ型ウエル４およびｎ型ウエル５を形成した後、基板１をスチーム酸化することによって、ｐ型ウエル４およびｎ型ウエル５のそれぞれの表面にゲート酸化膜６を形成する。
【００１９】
次に、図２に示すように、ｐ型ウエル４およびｎ型ウエル５のそれぞれの上部にゲート電極７を形成する。ゲート電極７を形成するには、例えばゲート酸化膜６の上部にＣＶＤ法で多結晶シリコン膜を堆積した後、ｐ型ウエル４の上部の多結晶シリコン膜にリンをイオン注入し、ｎ型ウエル５の上部の多結晶シリコン膜にホウ素をイオン注入した後、フォトレジスト膜をマスクにしたドライエッチングで多結晶シリコン膜をパターニングする。
【００２０】
次に、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって低不純物濃度のｎ-型半導体領域８を形成し、ｎ型ウエル５にホウ素をイオン注入することによって低不純物濃度のｐ-型半導体領域９を形成する。
【００２１】
次に、図３に示すように、基板１上にＣＶＤ法で窒化シリコン膜を堆積し、続いてこの窒化シリコン膜を異方的にエッチングすることによって、ゲート電極７の側壁にサイドウォールスペーサ１０を形成した後、ｐ型ウエル４にリンまたはヒ素をイオン注入することによって高不純物濃度のｎ+型半導体領域１１（ソース、ドレイン）を形成し、ｎ型ウエル５にホウ素をイオン注入することによって高不純物濃度のｐ+型半導体領域１２（ソース、ドレイン）を形成する。
【００２２】
次に、基板１の表面を洗浄した後、ゲート電極７、ｎ+型半導体領域１１（ソース、ドレイン）およびｐ+型半導体領域１２（ソース、ドレイン）のそれぞれの表面にシリサイド層１３を形成する。シリサイド層１３を形成するには、基板１上にスパッタリング法でＣｏ（コバルト）膜を堆積し、次いで窒素ガス雰囲気中で熱処理を行って基板１およびゲート電極７とＣｏ膜とを反応させた後、未反応のＣｏ膜をウェットエッチングで除去する。ここまでの工程で、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが完成する。
【００２３】
次に、図４に示すように、基板１上にＣＶＤ法で窒化シリコン膜１５および酸化シリコン膜１６を堆積し、続いてｎ+型半導体領域１１（ソース、ドレイン）およびｐ+型半導体領域１２（ソース、ドレイン）のそれぞれの上部の酸化シリコン膜１６および窒化シリコン膜１５をドライエッチングしてコンタクトホール１７を形成した後、コンタクトホール１７の内部にメタルプラグ１８を形成する。酸化シリコン膜１６をエッチングするときは、下層の窒化シリコン膜１５のエッチング速度を小さくするために、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8などのハイドロフルオロカーボン系ガスまたはフルオロカーボン系ガスを使用する。また、窒化シリコン膜１５をエッチングするときは、ハイドロフルオロカーボン系ガス（ＣＨＦ3やＣＨ2Ｆ2など）に酸素とＡｒとを加えた混合ガスを使用する。メタルプラグ１８を形成するには、コンタクトホール１７の内部を含む酸化シリコン膜１６上にＣＶＤ法でＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを堆積し、続いて酸化シリコン膜１６の上部の不要なＴｉＮ膜およびＷ膜を化学機械研磨（ＣＭＰ）法またはエッチバック法によって除去する。なお、酸化シリコン膜１６は、モノシラン（ＳｉＨ4）をソースガスに用いた通常のＣＶＤ法で形成する酸化シリコン膜の他、ＢＰＳＧ(Boron-doped Phospho Silicate Glass)膜、スピン塗布法によって形成されるＳＯＧ(Spin On Glass)膜あるいはこれらの積層膜などによって構成してもよい。
【００２４】
次に、図５に示すように、酸化シリコン膜１６の上部に窒化シリコン膜１９、ＳｉＯＦ膜２０、酸窒化シリコン（ＳｉＯＮ）膜２１を順次堆積する。窒化シリコン膜１９は、次の工程でＳｉＯＦ膜２０に配線溝を形成する際に下層の酸化シリコン膜１６がエッチングされるのを防ぐためのエッチングストッパ膜として機能するもので、例えばモノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）などのシラン系ガスと、アンモニア（ＮＨ3）または窒素との混合ガスを用いたＣＶＤ法で堆積する。
【００２５】
ＳｉＯＦ膜２０は、例えばＳｉＨ4とＳｉＦ4と酸素との混合ガス、またはテトラエトキシシラン（（Ｃ2Ｈ5Ｏ）4Ｓｉ）とＳｉＦ4と酸素との混合ガスを用いたプラズマＣＶＤ法で堆積する。ＳｉＯＦ膜２０は、酸化シリコン（比誘電率＝４．１）よりも比誘電率が小さく（約３．５〜３．７）、後の工程で形成されるＣｕ配線の配線間における層間絶縁膜容量を低減することができる。
【００２６】
酸窒化シリコン膜２１は、ＳｉＯＦ膜２０と後の工程でその上部に形成する窒化シリコン膜（２５）との界面の剥離を防止するために形成する。酸窒化シリコン膜２１は、例えばモノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）などのシラン系ガスと、酸素、亜酸化窒素（Ｎ2Ｏ）、オゾン（Ｏ3）などの酸素含有ガスと、窒素、ＮＨ3などの窒素含有ガスとの混合ガスを用いたＣＶＤ法で堆積する。
【００２７】
ＳｉＯＦ膜２０とその上部に形成される窒化シリコン膜（２５）との間に酸窒化シリコン膜２１を形成すると、ＳｉＯＦ膜２０と窒化シリコン膜（２５）の界面での剥離が防止される理由は、次のようなものであると推測される。
【００２８】
上記酸窒化シリコン膜２１は、膜中にシリコン（Ｓｉ）の未結合手（ダングリングボンド）が存在しているため、ＳｉＯＦ膜２０中のＳｉ−Ｆ結合が一部で切断されて遊離のＦが生じると、このＦが窒化シリコン膜（２５）との界面に達する前に酸窒化シリコン膜２１中の未結合手にトラップされる。このとき、未結合手の数が少ないと、遊離のＦの一部が窒化シリコン膜（２５）との界面に達し、そこでトラップされるため、酸窒化シリコン膜２１と窒化シリコン膜（２５）との界面の接着力が低下してしまう。すなわち、酸窒化シリコン膜２１中に存在する未結合手の数は、遊離のＦの数と同等以上であることが望ましい。
【００２９】
従って、酸窒化シリコン膜２１を成膜する際は、窒素含有ガスや酸素含有ガスに対するシラン系ガスの割合を過剰にして未結合手の数を増やすことが望ましい。また、酸窒化シリコン膜２１の膜厚が薄い場合も、遊離のＦの一部が窒化シリコン膜（２５）との界面に達してしまうため、ある程度以上の膜厚を確保することが望ましい。酸窒化シリコン膜２１の望ましい膜厚は、ＳｉＯＦ膜２０中で生成する遊離のＦの量が成膜条件や膜厚によって異なるので、一概には規定できないが、本発明者らの実験では、少なくとも５０ｎｍ以上とすることによって剥離を防止することができた。また、酸窒化シリコン膜２１の窒素含有率は、５atom％を超えない範囲が望ましいという実験結果も得られた。窒素含有率が高くなると、酸窒化シリコン膜２１の膜質が窒化シリコン膜に近づくため、ＳｉＯＦ膜２０と酸窒化シリコン膜２１との界面の接着力が低下するようになる。
【００３０】
次に、図６に示すように、フォトレジスト膜５０をマスクにして酸窒化シリコン膜２１、ＳｉＯＦ膜２０、窒化シリコン膜１９を順次ドライエッチングすることによって、コンタクトホール１７の上部に配線溝２２を形成する。酸窒化シリコン膜２１およびＳｉＯＦ膜２０をエッチングするときは、下層の窒化シリコン膜１９のエッチング速度を小さくするために、ＣＦ4、ＣＨＦ3、Ｃ4Ｆ8などのハイドロフルオロカーボン系ガスまたはフルオロカーボン系ガスを使用する。また、窒化シリコン膜１９をエッチングするときは、下層の酸化シリコン膜１６のエッチング速度を小さくするために、ハイドロフルオロカーボン系ガスに酸素とＡｒとを加えた混合ガスを使用する。
【００３１】
次に、フォトレジスト膜５０を除去した後、図７に示すように、配線溝２２の内部に第１層目のＣｕ配線２４を形成する。Ｃｕ配線２４は、バリアメタル膜とＣｕ膜との積層膜で構成し、次のような方法で形成する。まず、配線溝２２の内部を含む酸窒化シリコン膜２１上にバリアメタル膜とＣｕ膜とを堆積し、続いて非酸化性雰囲気（例えば水素雰囲気）中で熱処理（リフロー）を施してＣｕ膜を配線溝２２の内部に隙間なく埋め込んだ後、配線溝２２の外部の不要なＣｕ膜とバリアメタル膜とを化学機械研磨法で除去する。Ｃｕ膜とバリアメタル膜とを研磨するには、例えばアルミナなどの砥粒と過酸化水素水または硝酸第二鉄水溶液などの酸化剤とを主成分とし、これらを水に分散または溶解させた研磨スラリを使用する。
【００３２】
上記バリアメタル膜は、Ｃｕ配線２４中のＣｕがＳｉＯＦ膜２０中に拡散するのを防止する機能と共に、Ｃｕ配線２４とＳｉＯＦ膜２０中との接着性を向上させる機能および上記Ｃｕ膜をリフローする際の濡れ性を向上させる機能を有している。このような機能を持ったバリアメタル膜としては、例えばスパッタリング法で堆積したＴｉＮ膜、ＷＮ（窒化タングステン）膜、ＴａＮ（窒化タンタル）などの高融点金属窒化物からなる膜や、これらの積層膜あるいはＴｉＮとＴｉの積層膜、ＴａとＴａＮの積層膜などが例示される。
【００３３】
Ｃｕ配線２４を構成するＣｕ膜は、スパッタリング法、ＣＶＤ法、メッキ法（電解メッキ法または無電解メッキ法）のいずれかの方法で形成する。メッキ法でＣｕ膜を形成する場合は、あらかじめバリアメタル膜の表面にスパッタリング法などを用いて薄いＣｕ膜からなるシード層を形成し、次に、このシード層の表面にＣｕ膜を成長させる。また、スパッタリング法でＣｕ膜を形成する場合は、ロングスロースパッタリング法やコリメートスパッタリング法のような指向性の高いスパッタリング法を用いることが好ましい。Ｃｕ膜は、単体のＣｕの他、Ｃｕを主成分として含むＣｕ合金で構成してもよい。
【００３４】
次に、図８に示すように、Ｃｕ配線２４の上部にＣＶＤ法で窒化シリコン膜２５、ＳｉＯＦ膜２６、酸窒化シリコン膜２７を順次堆積し、続いて化学機械研磨法で酸窒化シリコン膜２７を薄く研磨してその表面を平坦化する。酸窒化シリコン膜２７の化学機械研磨を行う際、ウエハ面内での研磨量のばらつきによって、下層のＳｉＯＦ膜２６の一部が露出する虞れがある場合は、ＳｉＯＦ膜２６を堆積した後にその表面を研磨し、その後、ＳｉＯＦ膜２６の上部に酸窒化シリコン膜２７を堆積してもよい。窒化シリコン膜２５は、Ｃｕ配線２４中のＣｕがＳｉＯＦ膜２６中に拡散するのを防止する拡散バリア層として機能するものであるが、前述したように、窒化シリコン膜２５と下層のＳｉＯＦ膜２０との間に酸窒化シリコン膜２１を形成したことにより、窒化シリコン膜２５と下層のＳｉＯＦ膜２０との界面での剥離を防止することができる。
【００３５】
次に、図９に示すように、酸窒化シリコン膜２７の上部にＣＶＤ法で窒化シリコン膜２８、ＳｉＯＦ膜２９、酸窒化シリコン膜３０、窒化シリコン膜３１を順次堆積する。窒化シリコン３１は次の工程で配線溝（３２）を形成する際のマスクとして機能し、窒化シリコン２８はエッチングストッパ層として機能するものであるが、窒化シリコン膜２８と下層のＳｉＯＦ膜２６との間に酸窒化シリコン膜２７を形成し、窒化シリコン膜３１と下層のＳｉＯＦ膜２９との間に酸窒化シリコン膜３０を形成したことにより、窒化シリコン膜２８とＳｉＯＦ膜２６との界面での剥離や、窒化シリコン膜３１とＳｉＯＦ膜２９との界面での剥離を防止することができる。
【００３６】
酸窒化シリコン膜２７、３０は、前記酸窒化シリコン膜２１と同様、シリコンリッチとなるような組成で形成することが望ましい。また、５０ｎｍ以上の膜厚で堆積し、窒素含有率が５atom％を超えないようにすることが望ましい。
【００３７】
次に、図１０に示すように、フォトレジスト膜５１をマスクに用いたドライエッチングで配線溝形成領域の窒化シリコン膜３１を除去する。次に、フォトレジスト膜５１を除去した後、図１１に示すように、フォトレジスト膜５２をマスクに用いたドライエッチングで配線溝形成領域の一部の酸窒化シリコン膜３０、ＳｉＯＦ膜２９、窒化シリコン膜２８、酸窒化シリコン膜２７、ＳｉＯＦ膜２６を除去し、窒化シリコン膜２５の表面でエッチングを停止する。
【００３８】
次に、フォトレジスト膜５１を除去した後、図１２に示すように、窒化シリコン膜３１をマスクに用いたドライエッチングで配線溝形成領域の酸窒化シリコン膜３０およびＳｉＯＦ膜２９を除去する。続いて、図１３に示すように、窒化シリコン膜３１、２８、２５をドライエッチングすることによって、Ｃｕ配線２４の上部に配線溝３２を形成した後、図１４に示すように、配線溝３２の内部に第２層目のＣｕ配線３３を形成する。第２層目のＣｕ配線３３は、前述した第１層目のＣｕ配線２４の形成方法（図７参照）に準じて形成すればよい。
【００３９】
図示は省略するが、その後、前述した工程を繰り返し、第２層目のＣｕ配線３３の上部に複数層のＣｕ配線を形成することにより、本実施形態のＣＭＯＳ−ＬＳＩが完成する。
【００４０】
なお、本実施形態では、ＳｉＯＦ膜２０とその上層の窒化シリコン膜２５との間に酸窒化シリコン膜２１を介在させたが、図１５に示すように、ＳｉＯＦ膜２０とその下層の窒化シリコン膜１９との間に酸窒化シリコン膜３４を介在させることにより、ＳｉＯＦ膜２０と窒化シリコン膜１９との界面における剥離も防止することができる。
【００４１】
（実施の形態２）
本発明の実施の形態であるＣＭＯＳ−ＬＳＩの製造方法を図１６〜図２１を用いて工程順に説明する。
【００４２】
まず、図１６に示すように、前記実施の形態１と同様の方法でｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐを形成した後、ｎ+型半導体領域１１（ソース、ドレイン）およびｐ+型半導体領域１２（ソース、ドレイン）のそれぞれの上部の酸化シリコン膜１６および窒化シリコン膜１５をドライエッチングしてコンタクトホール１７を形成し、コンタクトホール１７の内部にメタルプラグ１８を形成する。ここまでの工程は、前記実施の形態１の図１〜図４に示した工程と同じである。
【００４３】
次に、図１７に示すように、酸化シリコン膜１６の上部にＳｉＣ膜３７およびＳｉＯＦ膜２０を順次堆積する。前記実施の形態１では、エッチングストッパ膜を窒化シリコン膜で構成したが、本実施形態ではＳｉＣ膜３７で構成する。ＳｉＣ膜に代えてＳｉＣＮ膜を使用することもできる。窒化シリコン膜は、比誘電率が約７であるのに対し、ＳｉＣ膜やＳｉＣＮ膜の比誘電率は約５である。従って、エッチングストッパ層を窒化シリコン膜に代えてＳｉＣ膜やＳｉＣＮ膜で構成することにより、配線間の層間絶縁膜容量を低減することができる。ＳｉＣ膜は、トリメチルシランとヘリウム（Ｈｅ）との混合ガスを用いたＣＶＤ法で堆積し、ＳｉＣＮ膜は、トリメチルシランとＨｅとアンモニア（または窒素）との混合ガスを用いたＣＶＤ法で堆積する。トリメチルシランに代えてモノ、ジあるいはテトラメチルシランを使用することもできる。
【００４４】
また、前記実施の形態１では、ＳｉＯＦ膜２０の上部に酸窒化シリコン膜（２１）を堆積したが、本実施形態では、酸窒化シリコン膜を使用しない。
【００４５】
次に、図１８に示すように、ＳｉＯＦ膜２０およびＳｉＣ膜３７をドライエッチングすることによって、コンタクトホール１７の上部に配線溝２２を形成し、続いて配線溝２２の内部に、前記実施の形態１と同様の方法で第１層目のＣｕ配線２４を形成する。
【００４６】
次に、図１９に示すように、Ｃｕ配線２４の上部にＣＶＤ法でＳｉＣ膜３８、ＳｉＯＦ膜３９、ＳｉＣ膜４０、ＳｉＯＦ膜４１およびＳｉＣ膜４２を順次堆積する。なお、ＳｉＣ膜３８、４０、４２は、前述したＳｉＣＮ膜で代替してもよい。また、ＳｉＣ膜４０を堆積した後、ＳｉＯＦ膜４１を堆積する工程に先立って、化学機械研磨法でＳｉＣ膜４０を薄く研磨してその表面を平坦化する。ＳｉＣ膜４０の化学機械研磨を行う際、ウエハ面内での研磨量のばらつきによって、下層のＳｉＯＦ膜３９の一部が露出する虞れがある場合は、ＳｉＯＦ膜３９を堆積した後にその表面を研磨し、その後、ＳｉＯＦ膜３９の上部にＳｉＣ膜４０を堆積してもよい。ＳｉＣ膜４０あるいはＳｉＯＦ膜３９の表面を平坦化することにより、ＳｉＯＦ膜４１の表面の高さおよび膜厚がウエハ面内でほぼ均一になるので、後の工程で形成される配線溝の内部に埋め込まれるＣｕ配線の膜厚、すなわちＣｕ配線の抵抗値をウエハ面内でほぼ均一にすることができる。
【００４７】
上記ＳｉＣ膜３８は、Ｃｕ配線２４中のＣｕがＳｉＯＦ膜３９中に拡散するのを防止する拡散バリア層として機能する。また、ＳｉＣ４２は次の工程で配線溝を形成する際のマスクとして機能し、ＳｉＣ４０はエッチングストッパ層として機能する。すなわち、本実施形態では、ＳｉＯＦ膜３９、４１をドライエッチングして配線溝を形成する際のエッチングストッパ層をＳｉＣ膜またはＳｉＣＮ膜で構成することによって、ＳｉＯＦ膜３９、４１とエッチングストッパ層（ＳｉＣ膜４０）、マスク（４２）との界面の接着性を向上させる。また、第１層目のＣｕ配線２４が形成されたＳｉＯＦ膜２０の上部の拡散バリア層をＳｉＣ膜３８で構成することによって、ＳｉＯＦ膜２０と拡散バリア層（ＳｉＣ膜３８）との界面の接着性を向上させる。
【００４８】
ＳｉＯＦ膜とＳｉＣ膜との界面の接着性が良い理由は、ＣＶＤ法で堆積したＳｉＣ膜が多孔性に富んでいるためであると推測される。すなわち、ＳｉＯＦ膜中で生じた遊離のＦは、多孔質のＳｉＣ膜中を通り抜けて拡散するので、ＳｉＯＦ膜とＳｉＣ膜との界面ではトラップされ難いと考えられる。また、ＳｉＣＮ膜も多孔性に富んでいるため、同様の効果が期待できる。
【００４９】
次に、図２０に示すように、フォトレジスト膜（図示せず）およびＳｉＣ膜４２をマスクに用い、前記実施の形態１に準じた方法でドライエッチングを行うことにより、Ｃｕ配線２４の上部に配線溝４３を形成し、続いて図２１に示すように、配線溝４３の内部に第２層目のＣｕ配線４４を形成する。
【００５０】
本実施形態では、エッチングストッパ層をＳｉＣ膜（またはＳｉＣＮ）膜で構成することによってＳｉＯＦ膜との界面の接着性を向上させたが、図２２に示すように、エッチングストッパ層を構成するＳｉＣ膜４０とその下層のＳｉＯＦ膜３９との間に、前記実施の形態１で用いた酸窒化シリコン膜２７を介在させてもよい。
【００５１】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５３】
ＳｉＯＦ膜を含む層間絶縁膜をドライエッチングして埋め込み配線用の配線溝を形成する際、ドライエッチングのエッチングストッパ層を構成する窒化シリコン膜とＳｉＯＦ膜との間に酸窒化シリコン膜を介在させることにより、ＳｉＯＦ膜中で生じた遊離のＦが酸窒化シリコン膜中でトラップされるので、エッチングストッパ層とＳｉＯＦ膜との界面の接着性が向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１ 半導体基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート酸化膜
７ ゲート電極
８ ｎ-型半導体領域
９ ｐ-型半導体領域
１０ サイドウォールスペーサ
１１ ｎ+型半導体領域（ソース、ドレイン）
１２ ｐ+型半導体領域（ソース、ドレイン）
１３ シリサイド層
１５ 窒化シリコン膜
１６ 酸化シリコン膜
１７ コンタクトホール
１８ メタルプラグ
１９ 窒化シリコン膜
２０ ＳｉＯＦ膜
２１ 酸窒化シリコン膜
２２ 配線溝
２４ Ｃｕ配線
２５ 窒化シリコン膜
２６ ＳｉＯＦ膜
２７ 酸窒化シリコン膜
２８ 窒化シリコン膜
２９ ＳｉＯＦ膜
３０ 酸窒化シリコン膜
３１ 窒化シリコン膜
３２ 配線溝
３３ Ｃｕ配線
３４、３５、３６ 酸窒化シリコン膜
３７ ＳｉＣ膜
３８ ＳｉＣ膜
３９ ＳｉＯＦ膜
４０ ＳｉＣ膜
４１ ＳｉＯＦ膜
４２ ＳｉＣ膜
４３ 配線溝
４４ Ｃｕ配線
５０〜５４ フォトレジスト膜
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (6)

  1. 以下の工程を含む半導体集積回路装置の製造方法：
    （ａ）半導体基板の主面上に、第１窒化シリコン膜と、フッ素を含有する酸化シリコンからなる第１絶縁膜と、窒素を含有する酸化シリコンからなる第２絶縁膜と、第２窒化シリコン膜と、フッ素を含有する酸化シリコンからなる第３絶縁膜と、窒素を含有する酸化シリコンからなる第４絶縁膜と、第３窒化シリコン膜とからなる第１層間絶縁膜を形成する工程、
    （ｂ）第１フォトレジスト膜をマスクに用いたドライエッチングで、配線溝形成領域の前記第３窒化シリコン膜を除去する工程、
    （ｃ）第２フォトレジスト膜をマスクに用いたドライエッチングで、前記配線溝形成領域の一部の前記第４絶縁膜、前記第３絶縁膜、前記第２窒化シリコン膜、前記第２絶縁膜および前記第１絶縁膜を除去する工程、
    （ｄ）前記第３窒化シリコン膜をマスクに用いたドライエッチングで、前記配線溝形成領域の前記第４絶縁膜および前記第３絶縁膜を除去する工程、
    （ｅ）前記第３窒化シリコン膜をドライエッチングで除去し、さらに前記第１窒化シリコン膜をドライエッチングで除去することにより、前記配線溝形成領域の前記第１層間絶縁膜に第１配線溝を形成する工程、
    （ｆ）前記配線溝の内部を埋め込むように第１導電層を形成した後、前記配線溝の外部の前記第１導電層を化学機械研磨法によって除去することにより、前記配線溝の内部に前記第１導電層からなる第１配線を形成する工程。
  2. 前記第２絶縁膜および前記第４絶縁膜の窒素濃度は、５atom％以下であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  3. 前記第２絶縁膜および前記第４絶縁膜の膜厚は、５０ｎｍ以上であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  4. 前記第１配線は、銅を主成分として含む導電層からなることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  5. 前記工程（ａ）において、前記第１絶縁膜を形成した後、前記第２絶縁膜を形成する工程に先立って、前記第１絶縁膜の表面を化学機械研磨法で平坦化することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  6. 前記工程（ａ）において、前記第２絶縁膜を形成した後、前記第２窒化シリコン膜を形成する工程に先立って、前記第２絶縁膜の表面を化学機械研磨法で平坦化することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
JP2001244152A 2001-08-10 2001-08-10 半導体集積回路装置の製造方法 Expired - Fee Related JP4257051B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001244152A JP4257051B2 (ja) 2001-08-10 2001-08-10 半導体集積回路装置の製造方法
TW091116567A TW578225B (en) 2001-08-10 2002-07-25 Semiconductor integrated circuit device
US10/214,579 US6856019B2 (en) 2001-08-10 2002-08-09 Semiconductor integrated circuit device
KR1020020047023A KR100940395B1 (ko) 2001-08-10 2002-08-09 반도체 집적 회로 장치
US11/056,224 US7078815B2 (en) 2001-08-10 2005-02-14 Semiconductor integrated circuit device
US11/485,976 US7282434B2 (en) 2001-08-10 2006-07-14 Method of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001244152A JP4257051B2 (ja) 2001-08-10 2001-08-10 半導体集積回路装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008306167A Division JP2009088548A (ja) 2008-12-01 2008-12-01 半導体集積回路装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2003060030A JP2003060030A (ja) 2003-02-28
JP4257051B2 true JP4257051B2 (ja) 2009-04-22

Family

ID=19074131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001244152A Expired - Fee Related JP4257051B2 (ja) 2001-08-10 2001-08-10 半導体集積回路装置の製造方法

Country Status (4)

Country Link
US (3) US6856019B2 (ja)
JP (1) JP4257051B2 (ja)
KR (1) KR100940395B1 (ja)
TW (1) TW578225B (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP4606713B2 (ja) 2002-10-17 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN100352036C (zh) 2002-10-17 2007-11-28 株式会社瑞萨科技 半导体器件及其制造方法
US6727560B1 (en) * 2003-02-10 2004-04-27 Advanced Micro Devices, Inc. Engineered metal gate electrode
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
KR100539444B1 (ko) * 2003-07-11 2005-12-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
CN100499035C (zh) * 2003-10-03 2009-06-10 株式会社半导体能源研究所 半导体器件的制造方法
KR100562675B1 (ko) * 2003-11-04 2006-03-20 주식회사 하이닉스반도체 반도체 소자의 제조방법
US8552559B2 (en) * 2004-07-29 2013-10-08 Megica Corporation Very thick metal interconnection scheme in IC chips
US7605414B2 (en) * 2005-01-24 2009-10-20 Macronix International Co., Ltd. MOS transistors having low-resistance salicide gates and a self-aligned contact between them
US9202758B1 (en) * 2005-04-19 2015-12-01 Globalfoundries Inc. Method for manufacturing a contact for a semiconductor component and related structure
KR100695431B1 (ko) * 2005-06-22 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 컨택홀 형성방법
KR100790237B1 (ko) * 2005-12-29 2008-01-02 매그나칩 반도체 유한회사 이미지 센서의 금속배선 형성방법
JP4865361B2 (ja) * 2006-03-01 2012-02-01 株式会社日立ハイテクノロジーズ ドライエッチング方法
US8022552B2 (en) 2006-06-27 2011-09-20 Megica Corporation Integrated circuit and method for fabricating the same
KR100788362B1 (ko) * 2006-12-19 2008-01-02 동부일렉트로닉스 주식회사 모스펫 소자 및 그 형성 방법
US8193636B2 (en) * 2007-03-13 2012-06-05 Megica Corporation Chip assembly with interconnection by metal bump
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
KR100885895B1 (ko) * 2007-07-02 2009-02-26 삼성전자주식회사 반도체 장치의 제조 방법
US8021975B2 (en) * 2007-07-24 2011-09-20 Tokyo Electron Limited Plasma processing method for forming a film and an electronic component manufactured by the method
US8197913B2 (en) * 2007-07-25 2012-06-12 Tokyo Electron Limited Film forming method for a semiconductor
US20090045515A1 (en) * 2007-08-16 2009-02-19 Texas Instruments Incorporated Monitoring the magnetic properties of a metal layer during the manufacture of semiconductor devices
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
US8093153B2 (en) * 2009-12-18 2012-01-10 United Microelectronics Corporation Method of etching oxide layer and nitride layer
JP5224012B2 (ja) * 2010-12-08 2013-07-03 日新電機株式会社 シリコン酸窒化膜の形成方法及び半導体デバイス
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09213699A (ja) * 1996-02-06 1997-08-15 Tokyo Electron Ltd 多層配線半導体装置の配線形成方法
KR100212467B1 (ko) * 1996-10-07 1999-08-02 정선종 절연막 형성 방법
TW413848B (en) * 1998-01-10 2000-12-01 Tokyo Electron Ltd Semiconductor device with insulation film made of fluorine added-carbon film and method of manufacturing the same
KR100278657B1 (ko) * 1998-06-24 2001-02-01 윤종용 반도체장치의금속배선구조및그제조방법
US6252303B1 (en) * 1998-12-02 2001-06-26 Advanced Micro Devices, Inc. Intergration of low-K SiOF as inter-layer dielectric
US6255233B1 (en) * 1998-12-30 2001-07-03 Intel Corporation In-situ silicon nitride and silicon based oxide deposition with graded interface for damascene application
JP3266195B2 (ja) 1999-03-23 2002-03-18 日本電気株式会社 半導体装置の製造方法
JP2001085517A (ja) * 1999-09-13 2001-03-30 Sony Corp 半導体装置およびその製造方法
JP2001319928A (ja) * 2000-05-08 2001-11-16 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6645873B2 (en) * 2000-06-21 2003-11-11 Asm Japan K.K. Method for manufacturing a semiconductor device
KR100479796B1 (ko) * 2000-09-11 2005-03-31 동경 엘렉트론 주식회사 반도체 소자 및 이의 제조 방법
JP3773800B2 (ja) 2001-03-21 2006-05-10 三洋電機株式会社 モーター駆動電気機器の電流検出方法
JP3967567B2 (ja) 2001-07-30 2007-08-29 株式会社東芝 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR100940395B1 (ko) 2010-02-02
US20030030146A1 (en) 2003-02-13
US20060258149A1 (en) 2006-11-16
US7078815B2 (en) 2006-07-18
US7282434B2 (en) 2007-10-16
KR20030014152A (ko) 2003-02-15
JP2003060030A (ja) 2003-02-28
TW578225B (en) 2004-03-01
US6856019B2 (en) 2005-02-15
US20050151262A1 (en) 2005-07-14

Similar Documents

Publication Publication Date Title
JP4257051B2 (ja) 半導体集積回路装置の製造方法
JP4606713B2 (ja) 半導体装置およびその製造方法
JP3660799B2 (ja) 半導体集積回路装置の製造方法
TWI484554B (zh) Semiconductor device and manufacturing method thereof
US20080280432A1 (en) Barrier Material and Process for Cu Interconnect
US8012871B2 (en) Semiconductor device and manufacturing method thereof
JP2003152077A (ja) 半導体装置および半導体装置の製造方法
US20100090342A1 (en) Metal Line Formation Through Silicon/Germanium Soaking
KR100380890B1 (ko) 반도체 장치 및 그 제조방법
US9852991B2 (en) Semiconductor structure and fabrication method thereof
US20030008493A1 (en) Interconnect structure manufacturing
JP2003100746A (ja) 半導体装置の製造方法
JP2002203899A (ja) 銅相互接続構造の形成方法
US6465345B1 (en) Prevention of inter-channel current leakage in semiconductors
US6734104B2 (en) Method of manufacturing a semiconductor device and a semiconductor device
JP2008205298A (ja) 半導体装置及びその製造方法
JP2009088548A (ja) 半導体集積回路装置およびその製造方法
JP2000003912A (ja) 半導体装置の製造方法および半導体装置
TWI840964B (zh) 形成半導體結構的方法
JP2002270689A (ja) 半導体装置の製造方法
JP5515808B2 (ja) 半導体装置の製造方法
KR100774651B1 (ko) 반도체 소자의 구리배선 형성방법 및 구조
JP4273268B2 (ja) 半導体装置およびその製造方法
TW202320173A (zh) 半導體元件的製作方法
US20020182850A1 (en) Interconnect structure manufacturing process

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080930

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090106

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090202

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120206

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4257051

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120206

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120206

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130206

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130206

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140206

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees