KR100380890B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 절연막을 사이에 두고 반도체 기판상에 형성된 제 1 배선층, 제 1 배선층 상에 형성된 절연막 및 제 2 배선층을 순서대로 포함하며, 상기 층간 절연막이, 제 1 배선층 측으로 부터, 막 내에 압축 응력을 갖는 제 1 실리콘 산화막, 막 내에 압축 응력을 갖는 실리콘 질화막, 막 내에 인장응력을 갖는 제 2 실리콘 산화막 및 막 내에 압축응력을 갖는 제 3 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치에 관한 것이다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조방법에 관한 것이다. 보다 상세하게 본 발명은, 서브미크론 단위의 설계 룰에 기초하여, 미세한 구조의 반도체 장치에 사용되는 층간 절연막의 구조물 및 그 제조방법에 관한 것이다.
반도체 장치의 고집적화에 따라, 다층배선에 대한 요구가 증가하고 있다. 다층배선을 형성하는 경우, 제 1 배선층에서의 단차가 제 2 배선층내에 단선을 유발하지 않도록, 두 배선층 사이에 제공된 층간 절연막을 평탄하게 할 필요가 있다. 종래, 층간 절연막의 평탄화를 실현하기 위하여, 코팅 및 소성 방법에 의한 실리콘 산화막이 널리 사용되어 왔다. 그러나, 이러한 방법에 의해 형성된 실리콘 산화막은, 미진 또는 크랙이 발생하거나, 막 중의 수분이 확산하여, 반도체 장치를 구성하는 트랜지스터의 특성을 열화시키는 문제점이 있다.
최근, 테트라에틸올소실리케이트(이하, "TEOS"이라 약칭함)와 오존을 원료로서 사용하여 상압 CVD 법에 의해 형성되는 실리콘 산화막(이하, "TEOS/O3-SiO2막"이라 함)이 층간 절연막으로서 주목받고 실제 활용되고 있다. 이 TEOS/O3-SiO2막은, 400℃ 이하의 저온에서 형성될 수 있고, 또한 퇴적시에 이미 플로우 형태로 단차를 커버하는 이점을 갖고 있다.
그러나, TEOS/O3-SiO2막의 퇴적속도는, 층 아래의 기초에 대한 의존성이 강하고, 기초의 재질 및 형상에 따라 다른 경향을 나타낸다. 예컨대, TEOS/O3-SiO2막의퇴적속도는, 실리콘 기판 상에서는 퇴적속도가 크고, SiO2막과 같은 절연막 상에서는 퇴적속도가 작게 된다.
또한, TEOS/O3-SiO2막은, 막 중에 수분을 많이 포함하고 있다. 따라서, 이 막을 예컨대 MOS 디바이스를 덮는 층간 절연막으로서 사용한 경우, 막 중의 수분이 MOS 디바이스로 확산하게 된다. 그 결과, MOS 디바이스의 동작시 핫 캐리어가 발생하여, 신뢰성이 낮아지는 문제점이 있다.
상기의 문제를 해결하는 수단으로서, 예컨대 일본 특허 공개 공보 5(1993)-41459호나 일본 특허 공개 공보 7-335753호에 기재된 방법이 있다. 이들 공보에 기재된 방법은, 제 1 배선층 상에, 엷은 실리콘 질화막을 형성하고, 이어서 그 위에 TEOS/O3-SiO2막을 퇴적하는 방법이다. 따라서, TEOS/O3-SiO2막의 퇴적 전에 실리콘 질화막을 형성하여 놓는 것에 의해, TEOS/O3-SiO2막의 퇴적속도가 기초에 의존하는 경향을 제어하고, 수분을 차단하여 신뢰성을 확보하게 된다.
상기의 방법들로서, TEOS/O3-SiO2막의 퇴적속도가 기초에 의존하는 경향을 제어할 수 있으나, 제 1 배선층이 두꺼운 경우에는, TEOS/O3-SiO2막 중의 수분을 충분히 차단할 수 없어 MOS 디바이스의 신뢰성이 낮아지는 경우가 있다.
상기한 바와 같이 TEOS/O3-SiO2막 중의 수분을 충분히 차단할 수 없는 것은, 두꺼운 제 1 배선층의 측벽부(도2(a)의 A부)를 완전히 덮기에는 실리콘 질화막의두께가 너무 얇은(일본 특허 공개 공보 5-41459호의 실시예에 있어서는 20 nm 두께)것에 기인한다. 도2(a) 및 도2(b) 중, 도면부호(1)은 제 1 배선층, 도면부호(2)는 실리콘 질화막, 도면부호(3)은 TEOS/O3-SiO2막을 의미한다.
이에 대하여, 측벽부를 완전히 덮기 위하여, 실리콘 질화막을 두텁게(예컨대, 100nm 정도 이상) 형성하는 것을 생각할 수 있다. 그러나, 실리콘 질화막을 두텁게 하는 경우, 상기 막내의 응력에 의해 제 1 배선층으로부터 벗겨지거나, 실리콘 질화막 자체에 크랙이 발생한다고 하는 문제점이 있다.
도1(a) 내지 1(d)는 본 발명에 따른 반도체 장치의 제조방법의 개략 공정 단면도이다.
도2(a) 및 1(b)는 종래 기술에 따른 반도체 장치의 문제점을 설명하기 위한 개략 단면도이다.
도면부호의 설명
1 제 1 배선층 2 실리콘 질화막
3 TEOS/O3-SiO2막 11 반도체 기판
12 게이트 산화막 13 게이트 전극
14 층간 절연막 15 제 1 배선층
16 제 1 실리콘 산화막 17 실리콘 질화막
18, 18a 제 2 실리콘 산화막 19 제 3 실리콘 산화막
20 제 2 배선층 A 측벽부
본 발명은, TEOS/O3-SiO2막의 퇴적속도가 기초에 의존하는 경향을 제어하고, 막 중 수분이 MOS 디바이스로 확산하는 것을 억제하여, MOS 디바이스에 높은 신뢰성을 확보하는 것을 목적으로 한다.
따라서, 본 발명은, 절연막을 사이에 두고 반도체 기판 상에 형성된 제 1 배선층, 제 1 배선층 상에 형성된 층간 절연막 및 제 2 배선층을 순서대로 포함하며, 상기 층간 절연막이, 제 1 배선층 측으로 부터, 막 내에 압축 응력을 갖는 제 1 실리콘 산화막, 막 내에 압축응력을 갖는 실리콘 질화막, 막 내에 인장응력을 갖는 제 2 실리콘 산화막 및 막 내에 압축응력을 갖는 제 3 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은, 절연막을 사이에 두고, 반도체 기판 상에 제 1 배선층을 형성하는 공정, 제 1 배선층 상에, 막 내에 압축응력을 갖는 제 1 실리콘 산화막과막 내에 압축응력을 갖는 실리콘 질화막을 순서대로 형성하는 공정, 실리콘 질화막 상에, 막 내에 인장응력을 갖는 제 2 실리콘 산화막을 형성하는 공정, 제 2 실리콘 산화막 상에, 막 내에 압축응력을 갖는 제 3 실리콘 산화막을 형성하는 공정, 및 제 3 실리콘 산화막 상에, 제 2 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.
상기한 본 발명의 목적은 이하의 상세한 설명으로부터 보다 용이하고 명백하게 이해될 수 있을 것이다. 그러나, 본 발명이 바람직한 실시예에 의해 설명된다 하더라도, 이러한 상세한 설명 및 구체적인 실시예들은 이해를 돕기 위한 것일 뿐이며, 당해 기술분야의 당업자에게 본 상세한 설명으로부터 다양한 변화 및 변형예가 가능함은 당연하다 할 것이다.
발명의 바람직한 실시의 형태
본 발명에 사용할 수 있는 반도체 기판으로는, 특별히 한정되지 않지만, 실리콘 기판이 바람직하다. 기판은 p 형 또는 n 형의 도전형을 가질 수 있다. p 형 도전형 기판을 제공하는 불순물로서, 붕소 등을 들 수 있으며, n 형 도전형의 기판을 제공하는 불순물로서, 인, 비소 등을 들 수 있다. 기판에 미리 소스/드레인 영역 또는 MOS 디바이스와 같은 소자가 형성되어 있을 수 있다.
반도체 기판 상에는 절연막을 사이에 두고 제 1 배선층이 형성되어 있다. 제 1 배선층으로는, 게이트 전극 및 반도체 기판 사이에 개입된 게이트 절연막을 가지는 게이트 전극 및 배선층과 반도체 기판 사이에 개입된 층간 절연막을 가지는 배선층 등이 포함된다.
제 1 배선층이 게이트 전극인 경우, 게이트 절연막으로는 두께 0.005∼0.03μm의 실리콘 산화막등이 사용될 수 있고, 게이트 전극으로는 두께 0.05∼0.3μm의 두께를 가지며, 고농도로 불순물을 확산시킨 폴리실리콘막, 텅스텐폴리시드막 등이 사용될 수 있다. 그러나, 제 1 배선층이 상기한 것들에 한정되는 것은 아니며, 공지의 재료들을 여러가지 용도에 따라 사용할 수 있다.
제 1 배선층이 층간 절연막 상에 형성되는 배선층인 경우, 층간 절연막의 두께는 500∼1000 nm이고, 배선층의 두께는 200∼800nm인 것이 바람직하다. 배선층을 구성하는 재료로는, 알루미늄 및 그 합금 등을 들 수 있다. 합금의 구체적인 예로는, AlCu, AlSi, 및 AlSiCu을 들 수 있다. 부가적으로, Ti, TiN, TiW, 또는 W의 금속과 AlCu, AlSi, 또는 AlSiCu 등의 알루미늄 합금의 적층막을 사용할 수도 있다.
다음, 제 1 배선층 상에는 층간 절연막이 형성된다. 이 층간 절연막은, 제 1 배선층 측으로 부터, 막 내에 압축응력을 갖는 제 1 실리콘 산화막, 막 내에 압축응력을 갖는 실리콘 질화막, 막 내에 인장응력을 갖는 제 2 실리콘 산화막 및 막 내에 압축응력을 갖는 제 3 실리콘 산화막으로 이루어진다.
제 1 실리콘 산화막은, TEOS 같은 규소화합물과 O2를 원료로 한 플라즈마 CVD 법에 의해 형성하는 것이 바람직하다. 또한, 막 두께는 80∼200 nm인 것이 바람직하다. 이러한 방법에 의해 형성된 막은, 약 3E8 dyn/cm2내지 5E8 dyn/cm2정도의 단위 면적당 압축응력을 가지며, 따라서, 상기 범위의 막 두께를 가지는 경우, 0.24E4 dyn/cm 내지 1E4 dyn/cm의 단위 길이당 압축응력에 상당한다. 플라즈마 CVD법에 의한 성막 조건으로는, 규소화합물의 유량이 700∼900 sccm, O2가스의 유량이 500∼700 sccm, RF 파워가 600∼800 W, 압력이 7 내지 9 torr, 온도가 380 내지 420℃인 조건을 들 수 있다.
실리콘 질화막은, SiH4와 같은 규소 화합물과 NH3,또는 N2등의 질소 화합물을 사용한 플라즈마 CVD 법에 의해 형성하는 것이 바람직하다. 또한, 실리콘 질화막의 두께는 100 내지 200nm인 것이 바람직하다. 제 1 실리콘 산화막 형성 후에 실리콘 질화막을 형성하기 때문에, 실리콘 산화막이 완충막으로서 역할하기 때문에, 실리콘 질화막을 두텁게 형성하더라도, 상기 막의 크랙이나 벗겨짐을 억제할 수 있다. 따라서, 제 1 배선층의 측벽부도 충분히 덮을 수 있다.
이러한 방법에 의해 형성된 막은, 약 1E9 dyn/cm2내지 2E9 dyn/cm2정도의 단위 면적당 압축응력을 갖는다. 따라서, 상기 범위의 막 두께를 가지는 경우, 약 1E4 dyn/cm 내지 4E4 dyn/cm의 단위 길이당 압축응력에 상당한다. 플라즈마 CVD 법에 의한 성막 조건으로는, 규소화합물의 유량이 120∼160 sccm, 질소화합물의 유량이 1200∼1600 sccm, RF 파워가 350∼500 W, 압력이 5∼6 torr, 온도가 340∼380℃인 조건을 들 수 있다.
제 2 실리콘 산화막은, TEOS와 같은 규소화합물과 O3를 원료로 사용한 상압 CVD법에 의해 형성하는 것이 바람직하다. 제 2 실리콘 산화막은, 실리콘 질화막 상에 형성되어 있기 때문에, 상기 막이 기초에 의존하는 경향을 억제할 수 있다. 이러한 방법에 의해 형성된 막은, 1E9 dyn/cm2내지 2E9 dyn/cm2정도의 단위 면적당 인장응력을 갖는다. 또한, 막 두께가 1000∼1800nm인 것이 바람직하고, 1200∼1700 nm인 것이 보다 바람직하다. 따라서, 상기 범위의 막 두께를 가지는 경우, 1E5 dyn/cm 내지 3.4E5 dyn/cm의 단위 길이당 인장응력에 상당한다. 상압 CVD 법에 의한 성막 조건으로는, 규소화합물의 유량이 2500∼3500 sccm, O3의 유량이 6500∼8500 sccm, 온도가 400∼440℃인 조건을 들 수 있다.
제 3 실리콘 산화막을 형성하기에 앞서, 제 2 실리콘 산화막을 예컨대 RIE 법에 의해 에치백할 수도 있다. 에치백에 의해 제 2 실리콘 산화막을 약 100∼200 nm의 두께로 감소시킬 수 있다. 에치백 후, 제 1 실리콘 산화막의 형성과 동일한 방법으로 실리콘 산화막을 제 2 실리콘 산화막 상에 적층할 수도 있다. 에치백을 행하는 방법으로는, 특별히 한정하는 아니며, 예컨대, RIE 법과 같은 공지의 방법을 이용하여 행할 수 있다. RIE 법은, CHF3, CF4, Ar 등을 에천트로 사용한 건식 에칭법이다. 에치백은 제 2 실리콘 산화막의 평탄성을 보다 향상시킬 수 있다. 이 에치백의 조건으로는, 에천트의 유량이 800∼1000sccm, RF 파워가 700∼800 W, 압력이 1.5∼20 torr의 조건을 들 수 있다.
또한, 제 2 실리콘 산화막으로부터 수분을 제거하기 위하여, 제 2 실리콘 산화막을 어닐링처리할 수도 있다. 어닐링처리는, 예컨대, 질소 등의 불활성 기체 분위기에서, 400∼420℃의 온도로, 10∼30분간 행한다.
제 2 실리콘 산화막 상에 제 3 실리콘 산화막을 형성한다. 제 3 실리콘 산화막은, TEOS 같은 규소화합물과 O2를 원료로 한 플라즈마 CVD 법에 의해 형성하는 것이 바람직하다. 또한, 막 두께가 200∼300 nm인 것이 바람직하다. 또한, 이러한 방법에 의해 형성된 막은, 3E8 dyn/cm2내지 5E8 dyn/cm2정도의 단위 면적당 압축응력을 가지며, 따라서, 상기 범위의 막 두께를 가지는 경우, 0.6E4 dyn/cm 내지 2E4 dyn/cm의 단위 길이당 압축응력에 상당한다. 플라즈마 CVD법에 의한 성막 조건으로는, 규소화합물의 유량이 700∼900 sccm, O2가스의 유량이 500∼700sccm, RF 파워가 600∼800W, 압력이 7∼9 torr, 온도가 380∼420℃인 조건을 들 수 있다.
상기의 방법으로 얻어진 층간 절연막 상에, 제 2 배선층이 형성된다. 제 2 배선층은, 그 두께가 200∼1000 nm 인 것이 바람직하다. 배선층을 구성하는 재료로는, 알루미늄 및 그 합금 등을 들 수 있다. 합금의 구체적인 예로는, AlCu, AlSi, 및 AlSiCu을 들 수 있다. 또한, Ti, TiN, TiW, 또는 W의 금속과 AlCu, AlSi, 또는 AlSiCu 의 알루미늄합금의 적층막을 사용할 수도 있다.
또한, 제 2 배선층을 형성하기 전에, 상기 층간 절연막에, 제 1 배선층이 노출되는 콘택트 홀을 개구하고, 이어서 제 2 배선층을 형성함으로써, 제 1 배선층과 제 2 배선층의 도전성을 확보할 수도 있다.
실 시 예
이하, 실시예 및 비교예에 의해 본 발명을 더욱 구체적으로 설명하나, 본 발명이 이들에 한정되는 것은 아니다.
실시예1
도1(a)∼1(d)를 참조하여 본 발명의 실시예를 설명한다.
반도체 기판(11)상에, 약 0.01μm의 게이트 산화막(12)을 형성한 후, 게이트 전극 형성용 도체막(예컨대, 고농도로 불순물을 확산시킨 폴리실리콘막, 텅스텐폴리시드막)을 약 0.2μm 퇴적하였다. 다음에, 포토리소그래피 공정 및 에칭공정을 통해 도체막을 게이트 전극(13)으로 가공하였다. 그 다음, 게이트 전극(13)을 마스크로서 사용하여, 반도체 기판에 불순물이온을 주입하는 것으로, MOS 트랜지스터를 형성하였다.
또한, 반도체 기판(11) 및 게이트 전극(13)을 덮도록 층간 절연막(14)을 약 600nm의 두께로 성막하였다. 층간 절연막(14)으로는, 붕소와 인을 포함한 SiO2막을 CVD 법으로 퇴적하고, 약 850∼900℃ 근방의 온도에서 리플로우 공정으로 평탄화하여 형성된 막, 또는 불순물을 포함하지 않은 SiO2를 CVD 법으로 퇴적하고, CMP 법으로 평탄화하여 형성된 막을 사용하였다.
다음, 게이트 전극과 후에 형성되는 제 1 배선층과의 도통을 꾀하기 위하여, 포토리소그래피 공정 및 에칭공정에 의해, 층간 절연막(14)의 소망 사이트에 콘택트 홀(도시하지 않음)을 형성하였다. 계속하여, 층간 절연막(14)상에, Ti-TiN-AlCu-Ti로 이루어지는 적층막을 이 순서로 스퍼터링 방법에 의해 퇴적하였다. 적층막을 구성하는 각 막의 두께는, Ti를 50 nm, TiN을 100 nm, AlCu를 400 nm, Ti를 100 nm으로 하였다. 이 퇴적막을, 포토리소그래피 공정 및 에칭공정에 의해, 소망의 형상을 가지는 제 1 배선층(15)을 형성하였다(도1(a)참조).
다음, 제 1 배선층(15) 및 층간 절연막(14)을 덮도록, 막 두께가 약100 nm인 제 1 실리콘 산화막(16)을 플라즈마 CVD 법에 의해 형성하였다. 플라즈마 CVD 법에서의 성막 조건은, TEOS 중의 N2버블링 가스의 유량 550 sccm, O2가스 유량 550 sccm, RF 파워 250 W, 압력 9 torr, 온도 390℃이다.
상기 조건에 의해 형성된 제 1 실리콘 산화막(16)은, 3E8 dyn/cm2∼5E8 dyn/cm2정도의 단위 면적당 압축응력을 갖기 때문에, O.3E4 dyn/cm∼0.5E4 dyn/cm의 단위 길이당 압축응력을 가지게 된다. 이 제 1 실리콘 산화막(16)은, 다음에 형성되는 실리콘 질화막(17) 보다, 압축응력이 약 1/10이기 때문에, 실리콘 질화막의 적층시 발생하는 벗겨짐 및 크랙의 발생을 방지할 수 있다.
다음, 제 1 실리콘 산화막(16)의 위에, 막 두께가 약 100 nm인 실리콘 질화막(17)을 플라즈마 CVD법에 의해 형성하였다. 플라즈마 CVD법에서의 성막 조건은, SiH4가스 유량 140 sccm, NH3가스 유량 50 sccm, N2가스 유량 1400 sccm, RF 파워 420 W, 압력 5.5 torr, 온도 360℃이다.
상기조건에 의해 형성된 실리콘 질화막(17)은, 1E9 dyn/cm2∼2E9 dyn/cm2정도의 단위 면적당 압축응력을 갖기 때문에, 1E4 dyn/cm∼2E4 dyn/cm의 단위 길이당 압축응력을 갖는 것으로 된다. 실리콘 질화막(17)은, 상기 막 두께에서도, 벗겨짐 및 크랙의 발생을 방지할 수 있었다. 따라서, 제 2 실리콘 산화막 중의 수분이, 실리콘 질화막을 통해 확산하는 것을 방지할 수 있었다.
다음, 실리콘 질화막(17) 위에, 막 두께가 약1500 nm의 제 2 실리콘 산화막(18)을 TEOS와 오존을 원료로 하는 상압 CVD 법에 의해 형성한다(도1 (b)참조). 상압 CVD 법에서의 성막 조건은, TEOS 중의 N2버블링가스 유량 3 리터/분, N2가스 유량 18 리터/분, O3가스 유량 7.5 리터/분, 온도 420℃이다.
상기 조건에 의해 형성된 제 2 실리콘 산화막(18)은, 1E9 dyn/cm2∼2E9 dyn/cm2정도의 단위 면적당 인장응력을 갖기 때문에, 15E4 dyn/cm∼30E4 dyn/cm의 단위 길이당 인장응력을 갖게 된다.
다음, 제 2 실리콘 산화막(18)을 RIE 법에 의해 에치백 하여, 두께 약500 nm으로 하였다. 에치백 후의 제 2 실리콘 산화막을 참조부호(18a)로 나타내었다. 에치백의 조건은, CHF3가스 유량 30 sccm, CF4가스 유량 90 sccm, Ar 가스 유량 800 sccm, RF 파워 750 W, 압력 1.8 torr로 하였다. 이러한 에치백에 의하여 제 1 배선층 등에 의해 제 2 실리콘 산화막의 표면에 형성된 단차를 보다 평탄화할 수 있었다.
다음, 질소 분위기에서 420℃의 온도로, 20분간 어닐링처리를 하였다. 이 어닐링처리에 의해, 제 2 실리콘 산화막(18a)에 흡습된 수분을 제거할 수 있었다.
이어서, 제 2 실리콘 산화막(18a)상에, 막 두께가 약 300 nm인 제 3 실리콘 산화막(19)을 플라즈마 CVD 법에 의해 형성하였다(도1(c)참조). 플라즈마 CVD 법에서의 성막 조건은, TEOS 중의 N2버블링가스 유량 550 sccm, O2가스 유량 550 sccm,RF 파워 250 W, 압력 9 torr, 온도 390℃ 이다.
상기 조건에 의해 형성된 제 3 실리콘 산화막(19)은, 3E8 dyn/cm2∼5E8 dyn/cm2정도의 단위 면적당 압축응력을 갖기 때문에, 0.9E4 dyn/cm∼1.5E4 dyn/cm의 단위 길이당 압축응력을 갖게 된다. 제 3 실리콘 산화막(19)을 제공하는 것에 의해, 제 1 배선층 등에 의해 제 2 실리콘 산화막(18a)의 표면에 형성된 단차를 보다 평탄화할 수 있었다. 또한, 이 제 3 실리콘 산화막(19)은, 제 1 배선층과 후에 형성되는 제 2 배선층 사이의 도통을 확보하기 위하여 콘택트 홀을 형성할 때, 제 2 실리콘 산화막(18a)이 오버 에칭되는 것을 방지하는 역할을 한다.
다음, 제 1 배선층과 후에 형성되는 제 2 배선층의 도통을 위하여, 포토리소그래피 공정 및 에칭공정에 의해, 제 1 실리콘 산화막(16), 실리콘 질화막(17), 제 2 실리콘 산화막(18a) 및 제 3 실리콘 산화막(19)으로 이루어지는 층간 절연막의 소망 사이트에 콘택트 홀을 형성하였다. 더욱, 층간 절연막 상에, Ti-AlCu-TiN으로 이루어지는 적층막을 이 순서로 스퍼터링 법에 의해 퇴적하였다. 적층막을 구성하는 각 막의 두께는, Ti를 100 nm, AlCu를 800 nm, TiN을 50 nm으로 하였다. 이 적층막을, 포토리소그래피 공정 및 에칭공정에 의해, 소망의 형상을 가지는 제 2 배선층(20)을 형성한다(도1 (d)참조). 이상의 공정에 의해 반도체 장치를 형성할 수 있었다.
비교예1
제 1 실리콘 산화막(16)을 형성하지 않은 것 이외는, 실시예1과 동일하게 하여 반도체 장치를 형성하였다. 얻어진 반도체 장치의 실리콘 질화막에는 크랙 및 벗겨짐이 발생하였다.
본 발명에 의하면, 실리콘 질화막 아래에 제 1 실리콘 산화막을 형성하고 있어, MOS 디바이스에 높은 신뢰성을 확보하기 위하여 실리콘 질화막을 두텁게 한 경우라도, 실리콘 질화막에 크랙이나 벗겨짐이 발생하는 것을 방지할 수 있다. 따라서, 실리콘 질화막 상에 형성되는 구성물로부터 수분이 침습하는 것을 막을 수 있어, 반도체 장치 제조시 가공 수율을 향상시킬 수 있다. 또한, 웨이퍼 전면에 걸쳐, 제 2 실리콘 산화막을 기초에 의존하지 않고, 평탄하고 균일하게 형성할 수 있다. 따라서, 미세한 구조의 반도체 장치를 좋은 수율로 제조할 수가 있다.

Claims (8)

  1. 절연막을 사이에 두고 반도체 기판 상에 형성된 제 1 배선층,
    제 1 배선층 상에 층간 절연막 및 제 2 배선층을 순서대로 포함하며,
    상기 층간 절연막이, 제 1 배선층 측으로 부터, 막 내에 압축응력을 갖는 제 1 실리콘 산화막, 막 내에 압축응력을 갖는 실리콘 질화막, 막 내에 인장응력을 갖는 제 2 실리콘 산화막 및 막 내에 압축응력을 갖는 제 3 실리콘 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 제 1 실리콘 산화막이, 80∼200 nm의 두께와, 막 내에 0.24E4 dyn/cm 내지 1E4 dyn/cm의 압축응력을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 실리콘 질화막이, 100∼200 nm의 두께와, 막 내에 1E4 dyn/cm 내지 4E4 dyn/cm의 압축응력을 갖는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서, 제 2 실리콘 산화막이, 1000∼1800 nm의 두께와, 막 내에 lE5 dyn/cm 내지 3.4E5 dyn/cm의 인장응력을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 제 3 실리콘 산화막이, 200∼300 nm의 두께와, 막 내에 0.6E4 dyn/cm 내지 2E4 dyn/cm의 압축응력을 갖는 것을 특징으로 하는 반도체 장치.
  6. 절연막을 사이에 두고, 반도체 기판 상에 제 1 배선층을 형성하는 공정,
    제 1 배선층 상에, 막 내에 압축응력을 갖는 제 1 실리콘 산화막과 막 내에 압축응력을 갖는 실리콘 질화막을 순서대로 형성하는 공정,
    실리콘 질화막 상에, 막 내에 인장응력을 갖는 제 2 실리콘 산화막을 형성하는 공정,
    제 2 실리콘 산화막 상에, 막 내에 압축응력을 갖는 제 3 실리콘 산화막을 형성하는 공정, 및
    제 3 실리콘 산화막 상에, 제 2 배선층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서, 제 2 실리콘 산화막이, TEOS와 오존을 원료로 한 플라즈마 CVD 법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 6 항에 있어서, 제 1 배선층 및 제 2 배선층이, 알루미늄 또는 그 합금으로 이루어지며, 제 3 실리콘 산화막 및 실리콘 질화막이, 플라즈마 CVD 법에 의해 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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