JPH0492427A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0492427A JPH0492427A JP2208980A JP20898090A JPH0492427A JP H0492427 A JPH0492427 A JP H0492427A JP 2208980 A JP2208980 A JP 2208980A JP 20898090 A JP20898090 A JP 20898090A JP H0492427 A JPH0492427 A JP H0492427A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特にサブミクロ
ン程度に微細化された多層配線構造に於ける平坦性及び
スルーホールの被覆性、並びにトランジスタ特性の改善
に関する。
ン程度に微細化された多層配線構造に於ける平坦性及び
スルーホールの被覆性、並びにトランジスタ特性の改善
に関する。
従来、多層配線構造を持った微細半導体装置の製造方法
は、例えば第２図の如く、トランジスタや抵抗等の半導
体素子が作り込まれたシリコン基板１１上のフィールド
絶縁膜１２等を介して、素子から電極取り出し用のコン
タクトホールを開孔した後、Ａ１合金等を約０．５〜１
．０μｍの厚みにスパッタリングし、フォトエツチング
により所望形状にパターニングした第１の金属配線１３
を形成した後、層間絶縁膜として、Ｓ ｉ Ｈ４と０２
やＮ２０の様な支燃性ガスをプラズマや熱反応させたシ
リコン酸化膜２４を０．５〜０．８μｍ程度気相成長さ
せ、更に微細化構造に於ける平坦化の必要性からアルコ
ール類にシラノールとＰ２Ｏ９等を溶かした塗布ガラス
膜１６をスピンコードし、第１の金属配線１３に支障な
い温度でアニールする。この時塗布ガラス膜中に混入さ
せるＰ２Ｏ，は］〜５ｍｏ １％の濃度で、塗布ガラス
膜のストレス緩和と耐クラツク効果を向上させる為であ
る。次に該塗布ガラス膜１６とシリコン酸化膜２４を、
ＣＦ４、ＣＨＦ３やＣ２Ｆ６ガス等を用いてドライエツ
チングしたスルーホールを開孔後、Ａ１合金をスパッタ
リングしフォトエツチングした第２の金属配線１９を施
し、更にパシヘーション膜２０を積層し、最後に外部電
極取り出し用のパッド部を開孔している。
は、例えば第２図の如く、トランジスタや抵抗等の半導
体素子が作り込まれたシリコン基板１１上のフィールド
絶縁膜１２等を介して、素子から電極取り出し用のコン
タクトホールを開孔した後、Ａ１合金等を約０．５〜１
．０μｍの厚みにスパッタリングし、フォトエツチング
により所望形状にパターニングした第１の金属配線１３
を形成した後、層間絶縁膜として、Ｓ ｉ Ｈ４と０２
やＮ２０の様な支燃性ガスをプラズマや熱反応させたシ
リコン酸化膜２４を０．５〜０．８μｍ程度気相成長さ
せ、更に微細化構造に於ける平坦化の必要性からアルコ
ール類にシラノールとＰ２Ｏ９等を溶かした塗布ガラス
膜１６をスピンコードし、第１の金属配線１３に支障な
い温度でアニールする。この時塗布ガラス膜中に混入さ
せるＰ２Ｏ，は］〜５ｍｏ １％の濃度で、塗布ガラス
膜のストレス緩和と耐クラツク効果を向上させる為であ
る。次に該塗布ガラス膜１６とシリコン酸化膜２４を、
ＣＦ４、ＣＨＦ３やＣ２Ｆ６ガス等を用いてドライエツ
チングしたスルーホールを開孔後、Ａ１合金をスパッタ
リングしフォトエツチングした第２の金属配線１９を施
し、更にパシヘーション膜２０を積層し、最後に外部電
極取り出し用のパッド部を開孔している。
しかしながら従来技術に於いては、まずＳｉＨ４と支燃
性カスて気を目成長させたシリコン酸化膜２４は、第１
の金属配線１３のスペースが微細化されてくるとカスピ
ングを生し、塗布ガラス膜１６をスピンコードしてもス
ペースにボイド２２が形成されたり、平坦性も好ま（７
くない。又アスペクト比が約０，７以上にもなる為、仮
にシリコン酸化膜２４の付き回りが良くても、第１金属
配線１３のスペース部には、該配線層み相当のＵ字型の
溝が形成されるので、ここに塗布ガラスの液溜まりが出
来、例えば０．８〜１．６μｍの特定スペースには、塗
布ガラス膜１６が０．５μｍ以上にも厚くなりクラック
２１が発生してしまう。
性カスて気を目成長させたシリコン酸化膜２４は、第１
の金属配線１３のスペースが微細化されてくるとカスピ
ングを生し、塗布ガラス膜１６をスピンコードしてもス
ペースにボイド２２が形成されたり、平坦性も好ま（７
くない。又アスペクト比が約０，７以上にもなる為、仮
にシリコン酸化膜２４の付き回りが良くても、第１金属
配線１３のスペース部には、該配線層み相当のＵ字型の
溝が形成されるので、ここに塗布ガラスの液溜まりが出
来、例えば０．８〜１．６μｍの特定スペースには、塗
布ガラス膜１６が０．５μｍ以上にも厚くなりクラック
２１が発生してしまう。
一方、スルーホールの開孔時、シリコン酸化膜２４はド
ライエツチャーにより異方性エツチングされるので、ス
ルーホールの側面はほぼ垂直になり、エツジ部分での第
２の金属配線１７のステップカバレージが悪く、コンタ
クトやエレクトロマイグレーションの劣化、断線更には
バンベーンヨン膜２０のボイド２３等により信頼性、歩
留りが問題となっている。尚ＨＦ系の水溶液でウニ・ノ
ドエツチングを施して等方的なテーパーをかけることも
試みられてきたが、金属配線上の塗布ガラス膜１６は高
温アニールか出来ないので、ＨＦ系水溶液に対するエン
チング速度が極めて大きく、サイドエツチングか異常に
進んでしまう為に採用か出来なかった。
ライエツチャーにより異方性エツチングされるので、ス
ルーホールの側面はほぼ垂直になり、エツジ部分での第
２の金属配線１７のステップカバレージが悪く、コンタ
クトやエレクトロマイグレーションの劣化、断線更には
バンベーンヨン膜２０のボイド２３等により信頼性、歩
留りが問題となっている。尚ＨＦ系の水溶液でウニ・ノ
ドエツチングを施して等方的なテーパーをかけることも
試みられてきたが、金属配線上の塗布ガラス膜１６は高
温アニールか出来ないので、ＨＦ系水溶液に対するエン
チング速度が極めて大きく、サイドエツチングか異常に
進んでしまう為に採用か出来なかった。
この他の層間膜平坦化には、フォトレジストを用いたエ
ッチハック法やスパッタしながら薄膜成長するバイアス
気相成長法かあるが、ダメージの他に特定スペースのみ
平坦化かなされるので、実際のデバイスは多様な寸法か
配置されていたり、下部のゲート電極や配線に用いるＰ
ｏ１ｙ−３ｔ等の２重、３重の段差が、第一の金属配線
と平行あるいはクロスして走る為、実用量産化適用か困
難であった。
ッチハック法やスパッタしながら薄膜成長するバイアス
気相成長法かあるが、ダメージの他に特定スペースのみ
平坦化かなされるので、実際のデバイスは多様な寸法か
配置されていたり、下部のゲート電極や配線に用いるＰ
ｏ１ｙ−３ｔ等の２重、３重の段差が、第一の金属配線
と平行あるいはクロスして走る為、実用量産化適用か困
難であった。
また更に、第２の金属配線１９は、吸湿し易い塗布ガラ
ス８］６と直に接触する構造となり、工程途中に侵入し
た水分とＰ２Ｏ，でリン酸が形成され、ＡＩ等の金属配
線が腐蝕されたり、この反応過程の水素イオンやＯＨイ
オン、水分がフィルド酸化膜中に浸入し、素子分離用の
寄生ＭＯＳトランジスタの反転耐圧を変化させてしまう
問題か生じていた。第３図は、Ｎｃｈ側寄生ＭＯＳトラ
ンジスタの電流テール特性を示すものであるが、通常特
性ａに対し、ｂは反転耐圧が低下したものの特性である
。
ス８］６と直に接触する構造となり、工程途中に侵入し
た水分とＰ２Ｏ，でリン酸が形成され、ＡＩ等の金属配
線が腐蝕されたり、この反応過程の水素イオンやＯＨイ
オン、水分がフィルド酸化膜中に浸入し、素子分離用の
寄生ＭＯＳトランジスタの反転耐圧を変化させてしまう
問題か生じていた。第３図は、Ｎｃｈ側寄生ＭＯＳトラ
ンジスタの電流テール特性を示すものであるが、通常特
性ａに対し、ｂは反転耐圧が低下したものの特性である
。
しかるに本発明は、かかる問題点を解決するもので、層
間絶縁膜のクラックの発生を防ぎ金属配線の平坦性を確
保しながら、スルーホール開孔の為のウェットエツチン
グ処理を可能ならしめ、テーパー化によりスルーホール
エツジ部に於ける金属配線のステップカバレージの向上
やコロ−ジョン対策、更にトランジスタ特性の改善を施
し、多層配線を有する微細半導体装置の安定供給と信頼
性向上を図ることを目的としたものである。
間絶縁膜のクラックの発生を防ぎ金属配線の平坦性を確
保しながら、スルーホール開孔の為のウェットエツチン
グ処理を可能ならしめ、テーパー化によりスルーホール
エツジ部に於ける金属配線のステップカバレージの向上
やコロ−ジョン対策、更にトランジスタ特性の改善を施
し、多層配線を有する微細半導体装置の安定供給と信頼
性向上を図ることを目的としたものである。
本発明の半導体装置の製造方法は、多層配線構造を有す
る半導体装置に於いて、少なくとも、所望表面に素子領
域が形成された半導体基板上に第１の金属配線層を形成
する工程、有機シランと０２を含むガスをプラズマ気相
反応させた第１のシリコン酸化膜を形成する工程、有機
シランと０、を含むガスを熱気相反応させた第２のシリ
コン酸化膜を積層させる工程、前記積層絶縁膜の所定膜
厚をエッチバックする工程、塗布ガラス膜を積層する工
程、該塗布ガラス膜の所定膜厚をエッチバックする工程
、第３のシリコン酸化膜を積層する工程、スルーホール
を開孔後第２の金属配線を形成する工程を具備したこと
を特徴とする。
る半導体装置に於いて、少なくとも、所望表面に素子領
域が形成された半導体基板上に第１の金属配線層を形成
する工程、有機シランと０２を含むガスをプラズマ気相
反応させた第１のシリコン酸化膜を形成する工程、有機
シランと０、を含むガスを熱気相反応させた第２のシリ
コン酸化膜を積層させる工程、前記積層絶縁膜の所定膜
厚をエッチバックする工程、塗布ガラス膜を積層する工
程、該塗布ガラス膜の所定膜厚をエッチバックする工程
、第３のシリコン酸化膜を積層する工程、スルーホール
を開孔後第２の金属配線を形成する工程を具備したこと
を特徴とする。
本発明の一実施例を、第１図に基づいて詳細に説明する
。サブミクロンルールのＡ１２層構造のＳｉゲートＣＭ
Ｏ５ＬＳＩに適用した場合に於いて、トランジスタや抵
抗等の半導体素子が作り込まれたシリコン基板１１上の
選択熱酸化や気相成長シリコン酸化膜によるフィールド
絶縁膜１２を介し、電極取り出しの為コンタクトホール
を開孔した後、Ａｌ−Ｃｕ合金を約０．６μｍの厚みで
スパッタリングしてから、Ｃ１２等のノ＼ロゲンガスを
含むドライエンチャーでパターニングし、第１の金属配
線１３を施した。次に層間絶縁膜として、まず３７０〜
４００℃てＴＥ０１ ［Ｓ ｉ （０Ｃ２Ｈ５）４］
と０２を３８０℃、約９ｔｏｒｒてブラスマ気相反応さ
せ釣鉤 ６μｍの第１のジノコン酸化膜１４成長させた
後、続いて０２キヤリアで０３とＴＥ０１を６Ｏ−１０
０ｔｏｒｒ、３８０℃で減圧熱反応させ第２のシリコン
酸化膜］５を０．４μｍ積層させた（第１図−ａ）。こ
れらのシリコン酸化膜は従来のＳ ＩＨ４を用いたもの
に比ベカスピンクかなく、特に第１のシリコン酸化膜は
、均一性も良くち密で耐コンタミ性にも優れ、圧縮応力
（例えばＳｉミラエト一に成長したとき凸形に反る）を
持つ。又第２のシリコン酸化膜は段差部での付き回りほ
ぼは１００％で、溝部への埋まり込みも良好であるが、
引張り応力を有しＯＨ基を多く含む。続いてＣＨＦ３、
ＣＦ４とＡｒ等によるプラスマニラチャーで約０．４５
μｍ異方性エッチハックし、平坦部の第２のシリコン酸
化膜１５を除去し、第１の金属配線１３のスペースに側
壁として残す。続いて塗布ガラス膜１６をスピンコード
してから約４００℃のＮ２雰囲気で３０分アニールする
と、第１の金属配線１３上には約５〜７００Ａ、段差部
や溝部には厚くても０．４μｍ以下の塗布ガラスが溜ま
り、従来の様に極端に厚くなる領域はなく平坦化がなさ
れる（第１図（ｂ））。次に、ｌＸｌ０−’ｔｏｒｒ程
度のＡｒ雰囲気中で４００Ｗの高周波バイアスをかけス
パッタエツチングし、少なくとも第１の金属配線１３上
の塗布ガラス膜１６は除去する。
。サブミクロンルールのＡ１２層構造のＳｉゲートＣＭ
Ｏ５ＬＳＩに適用した場合に於いて、トランジスタや抵
抗等の半導体素子が作り込まれたシリコン基板１１上の
選択熱酸化や気相成長シリコン酸化膜によるフィールド
絶縁膜１２を介し、電極取り出しの為コンタクトホール
を開孔した後、Ａｌ−Ｃｕ合金を約０．６μｍの厚みで
スパッタリングしてから、Ｃ１２等のノ＼ロゲンガスを
含むドライエンチャーでパターニングし、第１の金属配
線１３を施した。次に層間絶縁膜として、まず３７０〜
４００℃てＴＥ０１ ［Ｓ ｉ （０Ｃ２Ｈ５）４］
と０２を３８０℃、約９ｔｏｒｒてブラスマ気相反応さ
せ釣鉤 ６μｍの第１のジノコン酸化膜１４成長させた
後、続いて０２キヤリアで０３とＴＥ０１を６Ｏ−１０
０ｔｏｒｒ、３８０℃で減圧熱反応させ第２のシリコン
酸化膜］５を０．４μｍ積層させた（第１図−ａ）。こ
れらのシリコン酸化膜は従来のＳ ＩＨ４を用いたもの
に比ベカスピンクかなく、特に第１のシリコン酸化膜は
、均一性も良くち密で耐コンタミ性にも優れ、圧縮応力
（例えばＳｉミラエト一に成長したとき凸形に反る）を
持つ。又第２のシリコン酸化膜は段差部での付き回りほ
ぼは１００％で、溝部への埋まり込みも良好であるが、
引張り応力を有しＯＨ基を多く含む。続いてＣＨＦ３、
ＣＦ４とＡｒ等によるプラスマニラチャーで約０．４５
μｍ異方性エッチハックし、平坦部の第２のシリコン酸
化膜１５を除去し、第１の金属配線１３のスペースに側
壁として残す。続いて塗布ガラス膜１６をスピンコード
してから約４００℃のＮ２雰囲気で３０分アニールする
と、第１の金属配線１３上には約５〜７００Ａ、段差部
や溝部には厚くても０．４μｍ以下の塗布ガラスが溜ま
り、従来の様に極端に厚くなる領域はなく平坦化がなさ
れる（第１図（ｂ））。次に、ｌＸｌ０−’ｔｏｒｒ程
度のＡｒ雰囲気中で４００Ｗの高周波バイアスをかけス
パッタエツチングし、少なくとも第１の金属配線１３上
の塗布ガラス膜１６は除去する。
この塗布ガラス膜１６を除去する工程に於いては、反応
性イオンエツチャー等を用いても良いか、塗布ガラス膜
のエツチング速度か気相成長のシリコン酸化膜よりかな
り大きい為に平坦性が劣るので、スパッタエツチングや
イオンミーリングの様な物理的に除去出来るものか、選
択性の低いエツチャーが好しい。次に、第１のシリコン
酸化膜１４と同じ方法により約１０００への厚みで第３
のシリコン酸化膜１７を成長させる（第１図（Ｃ））。
性イオンエツチャー等を用いても良いか、塗布ガラス膜
のエツチング速度か気相成長のシリコン酸化膜よりかな
り大きい為に平坦性が劣るので、スパッタエツチングや
イオンミーリングの様な物理的に除去出来るものか、選
択性の低いエツチャーが好しい。次に、第１のシリコン
酸化膜１４と同じ方法により約１０００への厚みで第３
のシリコン酸化膜１７を成長させる（第１図（Ｃ））。
続いて第１と第２の金属配線のコンタクトをとるスルー
ホールを開孔する為に、フォトレジスト１８をマスクに
してまずＨＦ、ＮＨ４Ｆとの混合水溶液により約２５０
０人分の第３、第１のシリコン酸化膜］７．１４をウェ
ットエツチングし、続けてＣＨＦ、 、ＣＦ、とＨｅガ
スを用い３００ｍｔｏｒｒの圧力て残った第１のシリコ
ン酸化膜１４を選択ドライエツチングしスルーホールを
開孔した（第１図（ｄ））。この時スルーホールエツジ
部は等方的に、又下部は異方的にエツチングされている
。続いてフォトレジスト Ａｌ−Ｃｕ合金を約１．０μｍの厚みてスパッタリング
、フォトエツチングし第２の金属配線１つとし、その後
ブラスマナイトライドのパンベーンヨン膜２０を成長し
、更に外部電極取り出し用のパッド部を開孔しである（
第１図（ｅ））。この様にして製造された半導体装置は
、０． ５μｍ以上の特定スペースに限定される事なく
多層配線構造に関わる全体の平坦化を図ることか出来、
又スルーホールエツジ部に於ける第２の金属配線の被覆
性が改善された。更に、塗布ガラス膜と第２の金属配線
の接触がない構造となりＡ１コロ−ジョンにも強く、水
素イオン等のコンタミ発生もなくなり従来の様に第２の
配線下の寄生トランジスタの反転耐圧の低下問題も無く
なった上に、第３図のＣの如く反転耐圧も更に向上した
。尚、第３のシリコン酸化膜１７の厚みは数百穴で良い
か、膜厚制御性等から５００Å以上か適当であった。第
３のシリコン酸化膜の代わりにシリコン窒化膜等の絶縁
膜も適用か考えられる。又第１と第２のジノコン酸化膜
の厚み構成比のポイントは、形状結果の他、積層にした
時トータルストレスか圧縮方向になる様にしないと、あ
とのエツチングやアニール工程で、該シリコン酸化膜に
クラックか入ってしまうことか分かった。この他に第２
のシリコン酸化膜１５の成長を減圧だけてなく常圧の加
熱反応でも実施したか、同様な平坦効果が得られた。
ホールを開孔する為に、フォトレジスト１８をマスクに
してまずＨＦ、ＮＨ４Ｆとの混合水溶液により約２５０
０人分の第３、第１のシリコン酸化膜］７．１４をウェ
ットエツチングし、続けてＣＨＦ、 、ＣＦ、とＨｅガ
スを用い３００ｍｔｏｒｒの圧力て残った第１のシリコ
ン酸化膜１４を選択ドライエツチングしスルーホールを
開孔した（第１図（ｄ））。この時スルーホールエツジ
部は等方的に、又下部は異方的にエツチングされている
。続いてフォトレジスト Ａｌ−Ｃｕ合金を約１．０μｍの厚みてスパッタリング
、フォトエツチングし第２の金属配線１つとし、その後
ブラスマナイトライドのパンベーンヨン膜２０を成長し
、更に外部電極取り出し用のパッド部を開孔しである（
第１図（ｅ））。この様にして製造された半導体装置は
、０． ５μｍ以上の特定スペースに限定される事なく
多層配線構造に関わる全体の平坦化を図ることか出来、
又スルーホールエツジ部に於ける第２の金属配線の被覆
性が改善された。更に、塗布ガラス膜と第２の金属配線
の接触がない構造となりＡ１コロ−ジョンにも強く、水
素イオン等のコンタミ発生もなくなり従来の様に第２の
配線下の寄生トランジスタの反転耐圧の低下問題も無く
なった上に、第３図のＣの如く反転耐圧も更に向上した
。尚、第３のシリコン酸化膜１７の厚みは数百穴で良い
か、膜厚制御性等から５００Å以上か適当であった。第
３のシリコン酸化膜の代わりにシリコン窒化膜等の絶縁
膜も適用か考えられる。又第１と第２のジノコン酸化膜
の厚み構成比のポイントは、形状結果の他、積層にした
時トータルストレスか圧縮方向になる様にしないと、あ
とのエツチングやアニール工程で、該シリコン酸化膜に
クラックか入ってしまうことか分かった。この他に第２
のシリコン酸化膜１５の成長を減圧だけてなく常圧の加
熱反応でも実施したか、同様な平坦効果が得られた。
又配線構造としては、ＡＩ配線の上下に高融点金属やそ
のケイ化物、窒化物等をコンタクトバリアーやハレーシ
ョン防止の為に積層した場合、あるいはそれ等の単独配
線にも適用できる。又、多層構造は金属同志の配線に限
らず、多結晶やアモルファスＳｉの様な半導体や金属シ
イリサイドあるいはＴｉＮ等の導電物質等を用いたもの
にも適用可能である。
のケイ化物、窒化物等をコンタクトバリアーやハレーシ
ョン防止の為に積層した場合、あるいはそれ等の単独配
線にも適用できる。又、多層構造は金属同志の配線に限
らず、多結晶やアモルファスＳｉの様な半導体や金属シ
イリサイドあるいはＴｉＮ等の導電物質等を用いたもの
にも適用可能である。
以上の様に本発明によれば、特に多層配線構造の集積回
路等に於いて、デサインルールに限定されず配線層間膜
の平坦化を行ない、スルーホール部の配線カバレージ向
上、Ａ１等のコロ−ジョン防止、更にトランジスタ等電
気特性の安定化を図り、歩留りが良く高品質な＠細半導
体の安定供給を可能にするものである。
路等に於いて、デサインルールに限定されず配線層間膜
の平坦化を行ない、スルーホール部の配線カバレージ向
上、Ａ１等のコロ−ジョン防止、更にトランジスタ等電
気特性の安定化を図り、歩留りが良く高品質な＠細半導
体の安定供給を可能にするものである。
第１図は、本発明による半導体装置製造方法の実施例を
示すための概略断面図である。 第２図は、従来の半導体装置製造方法に係わる概略断面
図で、第３図は、寄生ＭＯＳトランジスタの電流テール
特性図である。 １１・・・・・シリコン基板 １２・・・・・フィールド絶縁膜 １３・・・・・第１の金属配線 ］ ９ ２２． ２４ ・ 第１のシリコン酸化膜 第２のシリコン酸化膜 塗布ガラス膜 第３のシリコン酸化膜 フォトレジスト 第２の金属配線 バシヘーンヨン膜 クランク ボイド シリコン酸化膜 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）ＶＧ 第３図
示すための概略断面図である。 第２図は、従来の半導体装置製造方法に係わる概略断面
図で、第３図は、寄生ＭＯＳトランジスタの電流テール
特性図である。 １１・・・・・シリコン基板 １２・・・・・フィールド絶縁膜 １３・・・・・第１の金属配線 ］ ９ ２２． ２４ ・ 第１のシリコン酸化膜 第２のシリコン酸化膜 塗布ガラス膜 第３のシリコン酸化膜 フォトレジスト 第２の金属配線 バシヘーンヨン膜 クランク ボイド シリコン酸化膜 以 上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（他１名）ＶＧ 第３図
Claims (2)
- （１）多層配線構造を有する半導体装置に於いて、少な
くとも、所望表面に素子領域が形成された半導体基板上
に第１の金属配線層を形成する工程、有機シランとＯ＿
２を含むガスをプラズマ気相反応させた第１のシリコン
酸化膜を形成する工程、有機シランとＯ＿３を含むガス
を熱気相反応させた第２のシリコン酸化膜を積層させる
工程、前記積層絶縁膜の所定膜厚をエッチバックする工
程、塗布ガラス膜を積層する工程、該塗布ガラス膜の所
定膜厚をエッチバックする工程、第３のシリコン酸化膜
を積層する工程、スルーホールを開孔後第２の金属配線
を形成する工程を具備したことを特徴とする半導体装置
の製造方法。 - （２）第１と第２のシリコン酸化膜の初期膜厚の構成比
が、積層時に圧縮応力となるようにしたことを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02208980A JP3128811B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置の製造方法 |
| KR1019910012996A KR950000867B1 (ko) | 1990-08-07 | 1991-07-29 | 반도체 장치의 제조 방법 |
| US07/741,285 US5266525A (en) | 1990-08-07 | 1991-08-07 | Microelectronic interlayer dielectric structure and methods of manufacturing same |
| US08/092,834 US5376435A (en) | 1990-08-07 | 1993-07-16 | Microelectronic interlayer dielectric structure |
| US08/093,377 US5514624A (en) | 1990-08-07 | 1993-07-19 | Method of manufacturing a microelectronic interlayer dielectric structure |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02208980A JP3128811B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置の製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0492427A true JPH0492427A (ja) | 1992-03-25 |
| JP3128811B2 JP3128811B2 (ja) | 2001-01-29 |
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ID=16565346
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02208980A Expired - Fee Related JP3128811B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置の製造方法 |
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|---|---|
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| KR (1) | KR950000867B1 (ja) |
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- 1993-07-16 US US08/092,834 patent/US5376435A/en not_active Expired - Lifetime
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| US5525551A (en) * | 1993-09-20 | 1996-06-11 | Fujitsu Limited | Method for forming insulating film in semiconductor device using a TEOS or HMDS pre-treatment |
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| Publication number | Publication date |
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| US5376435A (en) | 1994-12-27 |
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