JPH0133932B2 - - Google Patents
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- JPH0133932B2 JPH0133932B2 JP55113868A JP11386880A JPH0133932B2 JP H0133932 B2 JPH0133932 B2 JP H0133932B2 JP 55113868 A JP55113868 A JP 55113868A JP 11386880 A JP11386880 A JP 11386880A JP H0133932 B2 JPH0133932 B2 JP H0133932B2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、とく
に多層の絶縁膜を有する半導体集積回路などに使
用して好適な半導体装置の製造方法に関するもの
である。
に多層の絶縁膜を有する半導体集積回路などに使
用して好適な半導体装置の製造方法に関するもの
である。
一搬に半導体装置の層間の絶縁膜としてはピン
ホールやクラツクなどにより導電層間が短絡する
のを防ぐため、C.V.D.法やスパツター法によつ
て、P.S.G膜やチツ化膜又は低濃度のP.S.G膜な
どを組合せて多層に形成する構造が多く用いられ
ている。特に第１層に高濃度のP.S.G.を用いる場
合は耐湿性や、ピンホール対策のため、前記高濃
度のP.S.G上面に更にチツ化膜やシリコン酸化膜
を形成した多層構造の層間絶縁膜となる事が多
い。この場合、従来のL.S.I.だと、高濃度のP.S.
G.に第１のスルホールを開孔した後に、チツ化
膜又は、シリコン酸化膜を形成し、しかる後、前
記第１のスルーホール内にチツ化膜又はシリコン
酸化膜の第２のスルーホールを開孔するという方
法が取られていた。しかしこの方法は第１のスル
ホール内に第２のスルーホールを開けなくてはな
らず、スルホールに要する面積が大になるという
欠点があつた。又この外、第１のスルホールと第
２のスルホールが重なつた場合、その部分での金
属配線が断線し易いという欠点もあつた。
ホールやクラツクなどにより導電層間が短絡する
のを防ぐため、C.V.D.法やスパツター法によつ
て、P.S.G膜やチツ化膜又は低濃度のP.S.G膜な
どを組合せて多層に形成する構造が多く用いられ
ている。特に第１層に高濃度のP.S.G.を用いる場
合は耐湿性や、ピンホール対策のため、前記高濃
度のP.S.G上面に更にチツ化膜やシリコン酸化膜
を形成した多層構造の層間絶縁膜となる事が多
い。この場合、従来のL.S.I.だと、高濃度のP.S.
G.に第１のスルホールを開孔した後に、チツ化
膜又は、シリコン酸化膜を形成し、しかる後、前
記第１のスルーホール内にチツ化膜又はシリコン
酸化膜の第２のスルーホールを開孔するという方
法が取られていた。しかしこの方法は第１のスル
ホール内に第２のスルーホールを開けなくてはな
らず、スルホールに要する面積が大になるという
欠点があつた。又この外、第１のスルホールと第
２のスルホールが重なつた場合、その部分での金
属配線が断線し易いという欠点もあつた。
前記の欠点をなくすにはスルホールの形成を１
回で行なえば良いのであるが、前記のような高濃
度P.S.G.チツ化膜−酸化シリコン膜よりなる層間
の絶縁層を１回のエツチングで開孔する場合、現
在のエツチング技術では、開孔部の断面が垂直か
又は上より見た時オーバーハング部ができるかに
なる。このため、その後の金属配線形成時に、蒸
着あるいはスパツター等により前記金属配線を形
成するのが大部分である現在においては、スルー
ホール部において、金属配線が断線するという欠
点がある。
回で行なえば良いのであるが、前記のような高濃
度P.S.G.チツ化膜−酸化シリコン膜よりなる層間
の絶縁層を１回のエツチングで開孔する場合、現
在のエツチング技術では、開孔部の断面が垂直か
又は上より見た時オーバーハング部ができるかに
なる。このため、その後の金属配線形成時に、蒸
着あるいはスパツター等により前記金属配線を形
成するのが大部分である現在においては、スルー
ホール部において、金属配線が断線するという欠
点がある。
前記の欠点をなくす一方法として第１図乃至第
５図に示す様な従来の一方法がある。
５図に示す様な従来の一方法がある。
第１図は３種類の絶縁膜２，３，４を層間絶縁
層として用いた多層配線構造を有する半導体装置
の断面図である。第２図は第１図の半導体上面の
スルホールを形成しようとする位置を除いた部分
にホトレジスト５を形成した断面図である。第３
図は膜３をストツパーとして膜４のみをややオー
バーにエツチングを行つた後の断面図である。第
４図はその後ホトレジスト５の軟化点以上の高温
で熱処理を行い、ホトレジスト５を軟化させた状
態の断面図である。ホトレジストの端５ａはホト
レジスト５が軟化し、絶縁膜３に密着した部分で
ある。第５図は前記の工程の後に絶縁膜３と２を
共にエツチングした後の断面図である。
層として用いた多層配線構造を有する半導体装置
の断面図である。第２図は第１図の半導体上面の
スルホールを形成しようとする位置を除いた部分
にホトレジスト５を形成した断面図である。第３
図は膜３をストツパーとして膜４のみをややオー
バーにエツチングを行つた後の断面図である。第
４図はその後ホトレジスト５の軟化点以上の高温
で熱処理を行い、ホトレジスト５を軟化させた状
態の断面図である。ホトレジストの端５ａはホト
レジスト５が軟化し、絶縁膜３に密着した部分で
ある。第５図は前記の工程の後に絶縁膜３と２を
共にエツチングした後の断面図である。
前述したような従来の方法を用いた場合、第４
図のホトレジストの端５ａの部分を旨く密着させ
ないといけないわけであるが、スルホールの面積
が小になつてくると、内部のフオトレジスト５に
引張られる部分が多くなり、旨く密着しなくなつ
てくる。特にスルーホール面積が２×3μ2程度の
ものを多く使用したL.S.I.においては全てのスル
ーホールを均一性よく密着させる事は不可能と言
える。
図のホトレジストの端５ａの部分を旨く密着させ
ないといけないわけであるが、スルホールの面積
が小になつてくると、内部のフオトレジスト５に
引張られる部分が多くなり、旨く密着しなくなつ
てくる。特にスルーホール面積が２×3μ2程度の
ものを多く使用したL.S.I.においては全てのスル
ーホールを均一性よく密着させる事は不可能と言
える。
本発明は従来のこのような欠点を解決するため
になされたもので、その目的とするところは、多
種の絶縁膜より構成された層間絶縁層を有する多
層配線構造において、各層配線間の接続が完全に
なされるような半導体装置の製造方法を提供する
ことにある。
になされたもので、その目的とするところは、多
種の絶縁膜より構成された層間絶縁層を有する多
層配線構造において、各層配線間の接続が完全に
なされるような半導体装置の製造方法を提供する
ことにある。
この様な目的を達成するために本発明は最外面
にある第３の絶縁膜を、第２の膜をストツパーと
してややオーバーエツチングした後に、現在市販
され始めたリアクテイブイオンエツチ（上方より
見てホトレジストに隠れた部分はほとんどエツチ
ングしないという特性を有する）と呼ばれる装置
を用いて、第２の膜及び第１の絶縁膜を共にエツ
チングするようにしたものである。
にある第３の絶縁膜を、第２の膜をストツパーと
してややオーバーエツチングした後に、現在市販
され始めたリアクテイブイオンエツチ（上方より
見てホトレジストに隠れた部分はほとんどエツチ
ングしないという特性を有する）と呼ばれる装置
を用いて、第２の膜及び第１の絶縁膜を共にエツ
チングするようにしたものである。
すなわち本発明は、半導体基板上に高濃度
PSG膜、チツ化シリコン膜及び低濃度PSG膜を
この順序で順次積層した層間絶縁層を形成する工
程と、 前記層間絶縁層の所定領域を除く部分にホトレ
ジストを形成する工程と、前記ホトレジストで覆
われていない前記所定領域下の低濃度PSG膜を
エツチング除去すると共に、前記チツ化シリコン
膜をエツチングストツパーとして前記所定領域下
近傍の前記ホトレジストで覆われている前記低濃
度PSG膜を所定量だけオーバーにエツチング除
去する工程と、 前記ホトレジストをマスクとしてリアクテイブ
イオンエツチング法により前記チツ化シリコン膜
及び前記高濃度PSG膜を共に異方性エツチング
除去する工程と、 前記ホトレジストを除去した後高温熱処理を行
ない、前記異方性エツチング除去で形成された前
記高濃度PSG膜の上端の段部を滑らかにする工
程とを含むことを特徴とする。
PSG膜、チツ化シリコン膜及び低濃度PSG膜を
この順序で順次積層した層間絶縁層を形成する工
程と、 前記層間絶縁層の所定領域を除く部分にホトレ
ジストを形成する工程と、前記ホトレジストで覆
われていない前記所定領域下の低濃度PSG膜を
エツチング除去すると共に、前記チツ化シリコン
膜をエツチングストツパーとして前記所定領域下
近傍の前記ホトレジストで覆われている前記低濃
度PSG膜を所定量だけオーバーにエツチング除
去する工程と、 前記ホトレジストをマスクとしてリアクテイブ
イオンエツチング法により前記チツ化シリコン膜
及び前記高濃度PSG膜を共に異方性エツチング
除去する工程と、 前記ホトレジストを除去した後高温熱処理を行
ない、前記異方性エツチング除去で形成された前
記高濃度PSG膜の上端の段部を滑らかにする工
程とを含むことを特徴とする。
又、本発明は、第３の絶縁膜のオーバーエツチ
ングは、第１の絶縁膜の0.1〜3.0倍になしたこと
を特徴とする半導体装置の製造方法である。
ングは、第１の絶縁膜の0.1〜3.0倍になしたこと
を特徴とする半導体装置の製造方法である。
以下、本発明を実施例に基づいて、第１図乃至
第３図、第６図および第７図で詳細に説明する。
第３図、第６図および第７図で詳細に説明する。
第１図乃至第３図は従来の方法に同じく、３種
の絶縁膜、すなわち高濃度P.S.G.2チツ化シリコ
ン膜３、抵濃度P.S.G.膜４よりなる層間絶縁層を
有する半導体装置（第１図）上にスルホールを形
成する位置を除いた部分にホトレジストを形成し
た後（第２図）、チツ化シリコン膜３をストツパ
ーして、低濃度P.S.G.膜４をバツフア−ドフツ酸
にてややオーバーにエツチングした（第３図）
し、その後第６図に示すようにリアクテイブイオ
ンエツチ装置を用い、チツ化シリコン膜３及び高
濃度P.S.G.膜２を共にエツチング除去し、次にフ
オトレジストを剥離除去する。そして、第７図に
示すように適度の高温度処理を行い、スルホール
段部を滑らかにする。
の絶縁膜、すなわち高濃度P.S.G.2チツ化シリコ
ン膜３、抵濃度P.S.G.膜４よりなる層間絶縁層を
有する半導体装置（第１図）上にスルホールを形
成する位置を除いた部分にホトレジストを形成し
た後（第２図）、チツ化シリコン膜３をストツパ
ーして、低濃度P.S.G.膜４をバツフア−ドフツ酸
にてややオーバーにエツチングした（第３図）
し、その後第６図に示すようにリアクテイブイオ
ンエツチ装置を用い、チツ化シリコン膜３及び高
濃度P.S.G.膜２を共にエツチング除去し、次にフ
オトレジストを剥離除去する。そして、第７図に
示すように適度の高温度処理を行い、スルホール
段部を滑らかにする。
本発明に用いたリアクテイブイオンエツチは、
CF4＋H2ガスを使用真空度200〜300パスカル、パ
ワー100Wであつた。又、高濃度P.S.G.２の厚さ
は1.0μ濃度８〜10モル％、チツ化シリコン膜３の
厚さは500Å低濃度P.S.G.４は厚さ0.5μ、濃度１
モル％である。又、オーバーエツチの量は約
1.2μ、高温熱処理は1000℃、N2雰囲気中20分で
行つた。
CF4＋H2ガスを使用真空度200〜300パスカル、パ
ワー100Wであつた。又、高濃度P.S.G.２の厚さ
は1.0μ濃度８〜10モル％、チツ化シリコン膜３の
厚さは500Å低濃度P.S.G.４は厚さ0.5μ、濃度１
モル％である。又、オーバーエツチの量は約
1.2μ、高温熱処理は1000℃、N2雰囲気中20分で
行つた。
以上の様な本発明を用いると、高濃度P.S.G.２
及びチツ化シリコン膜３をエツチングした時の形
状は、フオトレジストの形状で決まることにな
る。このため、低濃度P.S.G.膜４のオーバーエツ
チ量さえコントロールできれば、本発明を用いた
スルホールの形状は常に均一な安定したものとな
る。低濃度P.S.G.膜４のエツチングはバツフア−
フツ酸で行う、従来よりの安定した技術であり、
オーバーエツチ量のコントロールも極めて容易な
ものである。又高温熱処理後のスルーホールの形
状も高濃度P.S.G.の膜厚濃度をコントロールする
ことにより再現性の良いものが得られ、スルホー
ルの形状は必ずすりばち状となり、その後の金属
配線形成が滑らかに行なわれることになる。
及びチツ化シリコン膜３をエツチングした時の形
状は、フオトレジストの形状で決まることにな
る。このため、低濃度P.S.G.膜４のオーバーエツ
チ量さえコントロールできれば、本発明を用いた
スルホールの形状は常に均一な安定したものとな
る。低濃度P.S.G.膜４のエツチングはバツフア−
フツ酸で行う、従来よりの安定した技術であり、
オーバーエツチ量のコントロールも極めて容易な
ものである。又高温熱処理後のスルーホールの形
状も高濃度P.S.G.の膜厚濃度をコントロールする
ことにより再現性の良いものが得られ、スルホー
ルの形状は必ずすりばち状となり、その後の金属
配線形成が滑らかに行なわれることになる。
以上の実施例においては１層配線構造のものに
ついて説明したが、さらに多層配線構造でも同様
に実施できる。
ついて説明したが、さらに多層配線構造でも同様
に実施できる。
このように本発明に係る半導体装置の製造方法
によると１回のスルホール形成でスルーホール部
分の断面形状をなだらかに形成できるため多層配
線の各接続を確実になすことが可能となり、スル
ホール面積も小さくてすみ、信頼性も向上すると
いう効果がある。
によると１回のスルホール形成でスルーホール部
分の断面形状をなだらかに形成できるため多層配
線の各接続を確実になすことが可能となり、スル
ホール面積も小さくてすみ、信頼性も向上すると
いう効果がある。
第１図乃至第５図は従来の製造方法による半導
体装置の各工程を示す断面図であり、第１図乃至
第３図、第６図および第７図は本発明に係る半導
体装置の製造方法の一実施例の各工程を示す断面
図である。 尚、図において、１……半導体基体、２……高
濃度P.S.G.膜、３……チツ化シリコン膜、４……
低濃度P.S.G.膜、５……ホトレジスト、５ａ……
ホトレジスト内端部である。
体装置の各工程を示す断面図であり、第１図乃至
第３図、第６図および第７図は本発明に係る半導
体装置の製造方法の一実施例の各工程を示す断面
図である。 尚、図において、１……半導体基体、２……高
濃度P.S.G.膜、３……チツ化シリコン膜、４……
低濃度P.S.G.膜、５……ホトレジスト、５ａ……
ホトレジスト内端部である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に高濃度PSG膜、チツ化シリ
コン膜及び低濃度PSG膜をこの順序で順次積層
した層間絶縁層を形成する工程と、 前記層間絶縁層の所定領域を除く部分にホトレ
ジストを形成する工程と、前記ホトレジストで覆
われていない前記所定領域下の低濃度PSG膜を
エツチング除去すると共に、前記チツ化シリコン
膜をエツチングストツパーとして前記所定領域下
近傍の前記ホトレジストで覆われている前記低濃
度PSG膜を所定量だけオーバーにエツチング除
去する工程と、 前記ホトレジストをマスクとしてリアクテイブ
イオンエツチング法により前記チツ化シリコン膜
及び前記高濃度PSG膜を共に異方性エツチング
除去する工程と、 前記ホトレジストを除去した後高温熱処理を行
ない、前記異方性エツチング除去で形成された前
記高濃度PSG膜の上端の段部を滑らかにする工
程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11386880A JPS5737835A (en) | 1980-08-19 | 1980-08-19 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11386880A JPS5737835A (en) | 1980-08-19 | 1980-08-19 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5737835A JPS5737835A (en) | 1982-03-02 |
| JPH0133932B2 true JPH0133932B2 (ja) | 1989-07-17 |
Family
ID=14623110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11386880A Granted JPS5737835A (en) | 1980-08-19 | 1980-08-19 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5737835A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58147122A (ja) * | 1982-02-26 | 1983-09-01 | Fujitsu Ltd | 化合物半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117554A (en) * | 1976-03-30 | 1977-10-03 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPS54583A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Production of mis semiconductor device |
-
1980
- 1980-08-19 JP JP11386880A patent/JPS5737835A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117554A (en) * | 1976-03-30 | 1977-10-03 | Toshiba Corp | Manufacturing method of semiconductor device |
| JPS54583A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Production of mis semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5737835A (en) | 1982-03-02 |
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