JPS58147122A - 化合物半導体装置の製造方法 - Google Patents

化合物半導体装置の製造方法

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JPS58147122A
JPS58147122A JP3029282A JP3029282A JPS58147122A JP S58147122 A JPS58147122 A JP S58147122A JP 3029282 A JP3029282 A JP 3029282A JP 3029282 A JP3029282 A JP 3029282A JP S58147122 A JPS58147122 A JP S58147122A
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compound semiconductor
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Yasumi Hikosaka
康己 彦坂
Takashi Mimura
高志 三村
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Fujitsu Ltd
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)  発明の技術分野 本発明はドライエツチング法を用いた化合物半導体の微
細加工方法に関する。
(2)技術の背景 半導体素子の尚集積化及び高子特性の向上を計る為に半
導体の微細加工(f#が必要不OT欠となっている。化
合物半導体の加工法として従来よリウェツト化学エツチ
ング法が用いられているが、ウェット化学エツチング法
でハ寺方的にエツチングが進行する為、例えばリセス構
造を有する化合物半導体FETを製作する場合には、ゲ
ート直下のリセス形成工程の際、マスク下部までエツチ
ングが進む為、マスクパターン鴨より広い加工が施され
、′!′II!fの良い微細パターンが得られない。従
って、このウェット化学エツチング法による横方向への
くい込みが、前記リセス構造のFET#子では、ソース
抵抗R8の増大を導き、相互コンダクタンスtmの低下
を招く。
一方、ウェット化学エツチング法に換わる技術としてド
ライエツチング法が検討されているが。
ドライエツチング技術の一つであるプラズマエツチング
法では選択性等は良好であるが、ウェット化学エツチン
グと同様、化学的反応のみt利用する為、等方的にエツ
チングが進み、前記と同様なサイドエツチングが生じる
また、不活性ガスを用いるイオンエツチング法では、物
理的スパッタリング効果を利用する為、イオン衝撃によ
る化合物半導体表面のダメージが大きいばかりでなく、
エツチング速度の選択性が非常に少なく且つエツチング
レートも遅い。また、レジストの硬化による変性が生じ
る等の原因から加工性及び素子特性に大きく影響企及ぼ
す。
そこで、峻近化学的反応性に富み且つイオン性の**t
−有する反応性イオンエツチング法がガリウム・ヒ索(
GaAs)等の化合物牛導体に対しても有力な微細刀ロ
エ技術として注目されつつある。
(3)従来技術と問題点 次に、従来技術の問題点を図1を用いて説明する。第1
図はリセス形成工程を施す前のIFKTの概略断面であ
る。同図に於いて、1は半絶縁性GaAs基板、2はn
型GaA、能動ノー、3は絶縁−14はレジスト、5.
6はソース・ドVイン電極金それぞれ示している。第2
図は従来のウェット化学エツチング法を用いて能動層2
にパターンt′エツチングした時の前記第1図に示され
たFffiTの一部拡大図でめる。
能動層2上には、パターニングされ次間口部7の幅がd
、を有する絶縁膜31r更に開口部フに5几る領域にパ
ターニングされ次間口部の幅(1mがd、より小さい(
dt<dt)開口部81に有するレジスト4が前記絶縁
膜3上に配置されている。ここで、絶縁[3及びレジス
ト番によって形成される層の断面形状はオーバーハング
状になっているが、これは後の工程でゲート電極を形成
する際のリフトオフ@に利用する。
従来よシ上記構成から成る能動層2にレジスト番に設け
られ次開口s8のパターンtエツチングする際、水酸化
カリウム(KOH)と過酸化水嵩(も0.)の混合溶液
等を用いてウェット化学エツチングを施していた。しか
しながらウェット化学エツチング法では、パターンユン
グマスクとしてレジスト番よりも絶縁膜3が働き、且つ
等方的にエツチングが進行する為、能動層2でのエツチ
ングの濃さtに対するパターンの@dはd::d、+2
tとなる。従って能動層2に形成されるパターン幅dは
レジスト番の開゛口部80幅(L、によりて決定するこ
とはできないという問題点が6つm0←)発明の目的 本発明の目的は、化合物半導体基板、若しくは化合物半
導体層(この後、化合物半導体基体と略す)上に、開口
部金有する第1の膜が配置され該第1の膜上の前記開口
部に当たる領域に前記開口部の幅より小さい開口部を有
する第2の膜が配設された構造から成る半導体層に、前
記第2の膜をマスクとして前記第2の膜に設けられ良問
口部のパターンを前記化合物半導体基体にエツチングす
る際、前記第2の膜の開口部が前記化合物半導体基体で
のパターン幅を精度良く規定することができるエツチン
グ方法を提供することにおる。
(5)発明の構成 本発明は、化合物半導体基体表面に該基体とは異なる材
料から成る第1の膜が配設され、該第1の膜上に開口部
を有するJIE2の膜が配設され、該第2の膜上の前記
開口部に当几る領域に前記、開口部の幅より小さい開口
Sを有する第3の膜が配設され九構造から成る半導体層
に、前記第1の膜よジ前記基体のエツチング速度が速い
エツチングガスを用いて反応性イオンエツチングにより
前記第3の膜の開口部のパターンを前記基体にパターニ
ングしたものである。
同、本;=環化合物半導体基体とは化合物半導体基板及
び化合物半導体層を含む。
(6)発明の実施例 本発明を本発明の一実施例音用いて詳述する。
第2図は前記第1図のPETを本発明の一実施例の方法
を用いてエツチングした時の一部拡大図である。第1図
で説明した部分と同部分は同記号で指示してTo−る。
本発明によれば、tず能動層2表面を酸素を含む雰凹気
中に一定時間さらすか或いは自然酸化してd卓20〜3
o(i)の酸化膜9t−形成し、該酸化m9上にOVD
法によシ膜厚α6〔μm〕の二酸化シリコン(810鵞
)膜3を堆積し、更に810.膜3上に7オトレジスト
、例えばムZ1350J(商品名)4を膜厚α60m)
塗布する。しかる後、フォトレジスト4をパターニング
して開口部の1pindsが15〔−〕となるような〕
開ロ部8f:形する。次に該フォトレジスト4t−wス
クとして810.膜3のみをフッ化水素(HP) #液
でウェット化学エツチングして前記レジスト番に形成し
た開口部8下に開口部7t−形成する。このとき、開口
部フの幅改、はd、より大きい5〔−〕となるようにす
る。
この後、平行平板電極型ドライエツチング装置t−用い
て、フロン12 (00t、 ?、)とヘリウム(He
)との混合ガス(分圧比P OOA、 y、 /PH6
”’025〜2)を導入し、ガス圧1〜5(Pa)、ノ
くワー密度α2〜α5 (W/cd )の条件で810
.膜3及びレジスト番が設けられ曳能動層21を反応性
イオンエツチングにぶって3分間エツチング処理する。
このエツチング処理の際、化学的に活性なフッ素(7)
及び塩*(OL)イオン10はプラズマと試料側電極と
の間に発生する自己バイアス電圧に加速される為、試料
表面に対して垂直方向の運動が生じ、これより着しい異
方性のエツチングが進行するO 一方、活性化されなかっ次中性のy、 at@の反応性
中性粒子11は自己バイアスの影4を受けず、等方的運
IIkを行なう為、横方向への拡がシをもち日10鵞膜
3に設けられた開口部ツの幅d1の領域まで進入する。
しかし能動層2表面は酸化膜9に被覆され且つエツチン
グガスによる11!!動層2と酸化膜9の選択エツチン
グ比が着しく異なる為、中性粒子11によるd1領域で
の能動1−2のエツチング進行は遮蔽される。
このような上記の効果から、能動層2での工。
チング幅dは、レジスト番の開口部8の幅a8で規定さ
れる領域のみのエツチングが進み、該幅dはd=6!即
ちdはほぼL5(、am)と72.66同、幅d冨に対
応し皮酸化11[9のエツチングは翠イオン若しくはC
Zイオン等による物理的スバ、タリング幼釆により除去
されたものである。
本実施例ではエツチングガスとしてooz、y、ガスを
用い友が、塩素<at>若しくは臭素(Br)を含んだ
ガスを使用して奄同様な効果が得られる。
また、前記ガスと反応性イオンエツチング法と組み合わ
せることにより自然酸化膜及びプラズマグロウン酸化膜
に対する選択エツチング比は50〜100倍程厩と大き
いことが実験下り確認されており、中性粒子による選択
エツチング比は前記の1直に比べより着しくなると考え
られる。同1本実施伺ではエツチングマスクとして酸化
膜9を用い几が窒化膜を用いても同様な効果が得られる
また9反応性イオンによる異方性エツチングは比較的低
い自己バイアス電圧でろる80〜90V程度で且つ〜い
ガス圧4〜5Paの実験下に於いてもGaム−の垂直な
エツチング特性が得られていることにより、反応性イオ
ンによるサイドエツチングが非常に少ないことが確−さ
れた。G、ム−の表面ダメージも後方敗乱測定により、
イオンエツチング法に比べ着しく少ないことが示され友
。更にフォトレジスト及びS10.膜などの絶縁膜に対
するGaAsの選択比は各々約15倍、約40后と良好
であり、且つレジストの変性もほとんどないことが確認
され、本発明の反応性イオンエッチノブに対するマスク
材としてM効であることが示さnた。
次にfei記実施例の応用金量率に述べることにする。
AtxGa、−xAs(x−α1〜α5)+−上にGa
As1ilを形成し、前記4!、施例と同様な方法でG
VAθl−をエツチングすると、Cot、F、ft含ん
だガスではA4GaAsはF)aAθと比較して強い選
択性を待っている為、AtxGa、−xAs層の狭面で
ほぼエツチングが停止するプロファイルが得られ友。A
4xGa、−XAIII(X−α1以上)に対す6G&
AI3の選択比は30倍以上である。従ってムLxGa
1−xAa層はOCA、?、1Xt含んだガスを用いて
”&AB)fjt工yチングする際のストッパーの役目
を果すことができる。
(6)発明の効果 本発明によれば化合物半導体基体上に開口部をMする第
1o膜が配設され、該第1の膜上の前記開口部に1友る
領域に前記開口部の幅より小さい開口部會有する第2の
膜が配設された構造から成る半導体層を前記第2の膜を
マスクとして前記第2の膜に設けられ次曲口部のパター
ンを前記化合物半導体基体にエツチングする際、前記第
2の膜の開口部が前記化合物半導体基体でのパターン1
11iit−精度良く規定できるという効果がある。
同、本祐明はリセス構造を有するIFKTi製造する時
の与(@定するものではない。
【図面の簡単な説明】
第1図はリセス形成工程を施す前の?ETの概4d!l
?tt1図、第2図は従来のウェット化学エツチングi
t−用いて能動層にパターン全エツチングし友時の前記
第1図に示さt′L友FJCTの一部拡大図、第3図は
前記第1図のIFffTを本発明の一実施例の方法を用
いてエツチングした時の一部拡大図である。 2  nfiGaAa能動4   3  絶縁膜4 レ
ジスト        9 酸化膜第2図 第3図

Claims (2)

    【特許請求の範囲】
  1. (1)化合物半導体基体表面に該基体とは異なる材料か
    ら成るrslの膜が配設され、該第1の膜上に開口sr
    有する@2の膜が配設され、該第2の膜上の前記開口部
    に相当し次領域に前記開口部の輸エリ小さい開口部を有
    する第3の膜が配設され九構造から成る半導体層に、前
    記#Xlの膜より前記基体のエツチング速度が速いエツ
    チングガスを用いて反↓5注イオンエ、チングにより前
    記@3の膜の開口部のパターン金前記基体にパターニン
    グすること全特徴とする化合物半導体のドライエツチン
    グ方法。
  2. (2)化合物半導体基体金ガリウム・ヒ素基体とし注つ
    #IJlの膜t−酸化膜或いは窒化膜とし且つエツチン
    グガスを塩素と夷素の内少なくとも一方をさむガスとす
    ることを特徴とする特許請求の範囲−m1JJi<載の
    化合物半導体のドライエツチング方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61502509A (ja) * 1984-06-15 1986-10-30 アメリカン テレフオン アンド テレグラフ カムパニ− 溝付き半導体デバイスの製作
JPH0212817A (ja) * 1988-06-29 1990-01-17 Nec Corp ドライエッチング方法
JPH0878391A (ja) * 1994-09-01 1996-03-22 Nec Corp ドライエッチング方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52117554A (en) * 1976-03-30 1977-10-03 Toshiba Corp Manufacturing method of semiconductor device
JPS5710936A (en) * 1980-06-25 1982-01-20 Sanyo Electric Co Ltd Forming method for contact hole
JPS5737835A (en) * 1980-08-19 1982-03-02 Nec Corp Manufacture of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52117554A (en) * 1976-03-30 1977-10-03 Toshiba Corp Manufacturing method of semiconductor device
JPS5710936A (en) * 1980-06-25 1982-01-20 Sanyo Electric Co Ltd Forming method for contact hole
JPS5737835A (en) * 1980-08-19 1982-03-02 Nec Corp Manufacture of semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61502509A (ja) * 1984-06-15 1986-10-30 アメリカン テレフオン アンド テレグラフ カムパニ− 溝付き半導体デバイスの製作
JPH0212817A (ja) * 1988-06-29 1990-01-17 Nec Corp ドライエッチング方法
JPH0878391A (ja) * 1994-09-01 1996-03-22 Nec Corp ドライエッチング方法

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