JPS61242018A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61242018A JPS61242018A JP8426585A JP8426585A JPS61242018A JP S61242018 A JPS61242018 A JP S61242018A JP 8426585 A JP8426585 A JP 8426585A JP 8426585 A JP8426585 A JP 8426585A JP S61242018 A JPS61242018 A JP S61242018A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- low resistance
- resistance layer
- contact hole
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 98
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 21
- 229910052782 aluminium Inorganic materials 0.000 claims description 21
- 239000011247 coating layer Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims description 2
- 229910052802 copper Inorganic materials 0.000 claims description 2
- 239000010949 copper Substances 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 claims description 2
- 238000004528 spin coating Methods 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 238000004380 ashing Methods 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法、特に微細コンタクトホ
ールにおける信頼度の高い接続方法に関する。
ールにおける信頼度の高い接続方法に関する。
半導体素子において、基板内の導電層と外部の配線層あ
るいは電極層とを電気的に接触させるための方法として
、一般にコンタクトホールによる接続方法が用いられて
いる。第2図に従来の一般的な接続方法を示す。半導体
基板1(例えばP型S1基板)には導電層2(例えばN
+拡散層)が形成されており、この上に絶縁層3(例え
ば5t02Ji2)が形成される。絶縁層3にはコンタ
クトホール4が開口され、更にその上からアルミニウム
115が形成される。アルミニウム層5は配線層または
電極層として用いられ、コンタクトホール4において導
電層2と電気的に接触する。
るいは電極層とを電気的に接触させるための方法として
、一般にコンタクトホールによる接続方法が用いられて
いる。第2図に従来の一般的な接続方法を示す。半導体
基板1(例えばP型S1基板)には導電層2(例えばN
+拡散層)が形成されており、この上に絶縁層3(例え
ば5t02Ji2)が形成される。絶縁層3にはコンタ
クトホール4が開口され、更にその上からアルミニウム
115が形成される。アルミニウム層5は配線層または
電極層として用いられ、コンタクトホール4において導
電層2と電気的に接触する。
アルミニウム層5は一般にスパッタ法により形成される
が、第2図に示すようにコンタクトホール4の壁部のア
ルミニウム層は、絶縁層3上のアルミニウム層より薄く
なる。例えば2μmX2μmの面積を有するコンタクト
ホールの場合、絶縁層3の厚みを1μ雇とすると、その
上に厚み1μmのアルミニウム層5を形成させたとして
も、コンタクトホール4の壁部に形成されるアルミニウ
ム層の厚みは0.2〜0.3μm程度しか得られなくな
る。半導体素子の微細化、高集積化に伴ないコンタクト
ホールの径を益々小さくすることが要求されており、径
が小さくなればコンタクトホール壁部に形成されるアル
ミニウム層の厚みは更に減少する。このようにアルミニ
ウム層の厚みが減少すると配線抵抗が増大する弊害があ
るのは勿論、エレクトロマイグレーションによる断線等
の致命的な欠陥が発生する可能性もでてくる。
が、第2図に示すようにコンタクトホール4の壁部のア
ルミニウム層は、絶縁層3上のアルミニウム層より薄く
なる。例えば2μmX2μmの面積を有するコンタクト
ホールの場合、絶縁層3の厚みを1μ雇とすると、その
上に厚み1μmのアルミニウム層5を形成させたとして
も、コンタクトホール4の壁部に形成されるアルミニウ
ム層の厚みは0.2〜0.3μm程度しか得られなくな
る。半導体素子の微細化、高集積化に伴ないコンタクト
ホールの径を益々小さくすることが要求されており、径
が小さくなればコンタクトホール壁部に形成されるアル
ミニウム層の厚みは更に減少する。このようにアルミニ
ウム層の厚みが減少すると配線抵抗が増大する弊害があ
るのは勿論、エレクトロマイグレーションによる断線等
の致命的な欠陥が発生する可能性もでてくる。
そこで本発明は微細なコンタクトホールにおいても信頼
性の高い良好な電気的接触を確保することのできる半導
体装置の製造方法を提供することを目的とする。
性の高い良好な電気的接触を確保することのできる半導
体装置の製造方法を提供することを目的とする。
本発明の特徴は、半導体装置の製造方法において、導電
層を有する半導体基板上に絶縁層を形成する工程と、こ
の絶縁層の一部に導電層と接触させるためのコンタクト
ホールを形成させる工程と、少なくともこのコンタクト
ホールを含む領域に第1の低抵抗層を形成する工程と、
この第1の低抵抗層上に第1の低抵抗層とはエツチング
特性の異なる被wamを形成する工程と、この被pta
mのうちほぼコンタクトホール形成領域にある部分のみ
を残すようにエツチングを行う工程と、このエツチング
によって残された被膜層をマスクとして第1の低抵抗層
をエツチングする工程と、前記マスクとして用いた被膜
層を除去する工程と、配線として用いる第2の低抵抗層
を、エツチングにより残された第1の低抵抗層と電気的
接触を保つように所定の部分に形成する工程と、を行い
、微細なコンタクトホールにおいても信頼性の高い良好
な電気的接触を確保することができるようにした点にあ
る。
層を有する半導体基板上に絶縁層を形成する工程と、こ
の絶縁層の一部に導電層と接触させるためのコンタクト
ホールを形成させる工程と、少なくともこのコンタクト
ホールを含む領域に第1の低抵抗層を形成する工程と、
この第1の低抵抗層上に第1の低抵抗層とはエツチング
特性の異なる被wamを形成する工程と、この被pta
mのうちほぼコンタクトホール形成領域にある部分のみ
を残すようにエツチングを行う工程と、このエツチング
によって残された被膜層をマスクとして第1の低抵抗層
をエツチングする工程と、前記マスクとして用いた被膜
層を除去する工程と、配線として用いる第2の低抵抗層
を、エツチングにより残された第1の低抵抗層と電気的
接触を保つように所定の部分に形成する工程と、を行い
、微細なコンタクトホールにおいても信頼性の高い良好
な電気的接触を確保することができるようにした点にあ
る。
以下本発明を第1図に示す実施例に基づいて説明する。
この実施例はN+拡散層とアルミニウム配線層とを、微
細コンタクトホールを通して接続する例である。同図(
a>において、Slから成る半導体基板1には導′R層
2としてN 拡散層が0.3μmの深さで形成されてい
る。この上にPS G (Phosphoric 5i
licate Glass )から成る絶縁層3を1μ
mの膜厚で形成する。この後、導電層2上に1.5μm
幅の微細コンタクトホール4を写真蝕刻法によって開口
する。続いてこの上に第1の低抵抗層6を1μmの膜厚
でスパッタ法により形成する。この低抵抗層6はアルミ
ニウム層等導電性の層であれば何でもよいが、A13i
層で形成するのが好ましい。これはアルミニウム層で形
成した場合、アルミニウムがS電層2、即ちN+拡散層
にまで侵入し、更にN+拡散層を突破って半導体基板1
にまで達してしまういわゆるアロイスパイクという好ま
しくない現象が起こるおそれがあるためである。低抵抗
層6をAlSi層で形成しておけば、このような問題を
防ぐことができる。
細コンタクトホールを通して接続する例である。同図(
a>において、Slから成る半導体基板1には導′R層
2としてN 拡散層が0.3μmの深さで形成されてい
る。この上にPS G (Phosphoric 5i
licate Glass )から成る絶縁層3を1μ
mの膜厚で形成する。この後、導電層2上に1.5μm
幅の微細コンタクトホール4を写真蝕刻法によって開口
する。続いてこの上に第1の低抵抗層6を1μmの膜厚
でスパッタ法により形成する。この低抵抗層6はアルミ
ニウム層等導電性の層であれば何でもよいが、A13i
層で形成するのが好ましい。これはアルミニウム層で形
成した場合、アルミニウムがS電層2、即ちN+拡散層
にまで侵入し、更にN+拡散層を突破って半導体基板1
にまで達してしまういわゆるアロイスパイクという好ま
しくない現象が起こるおそれがあるためである。低抵抗
層6をAlSi層で形成しておけば、このような問題を
防ぐことができる。
次にこの低抵抗層6の上に被膜層7を形成する。
この被1111[i7は、低抵抗層6とエツチング特性
の異なる層であればよいが、フォトレジスト剤を材料と
して用いスピンコート法によって前面に被膜形成を行う
のが好ましい。第1図(a)はここまでの段階を示す。
の異なる層であればよいが、フォトレジスト剤を材料と
して用いスピンコート法によって前面に被膜形成を行う
のが好ましい。第1図(a)はここまでの段階を示す。
次に酸素を主成分としたガスを用い、反応性イオンエツ
チングを行い被膜層7をエッチバックし、はぼコンタク
トホール形成領域にある部分のみを残すようにする。こ
れにより第1図(b)に示すように被膜部7′のみが残
ることになる。続いて塩素を主成分としたガスを用い、
反応性イオンエツチングを行い第1の低抵抗16を1μ
卯程度除去する。このとき被膜部7′がマスクとしての
働きをし、第1の低抵抗l!I6は第1図(C)に示す
ように残存部6′のみが残ることになる。更に酸素ガス
を用いたプラズマアッシャ−を行い被膜部7′を除去す
る。第1図(d)はここまでの段階を示す。
チングを行い被膜層7をエッチバックし、はぼコンタク
トホール形成領域にある部分のみを残すようにする。こ
れにより第1図(b)に示すように被膜部7′のみが残
ることになる。続いて塩素を主成分としたガスを用い、
反応性イオンエツチングを行い第1の低抵抗16を1μ
卯程度除去する。このとき被膜部7′がマスクとしての
働きをし、第1の低抵抗l!I6は第1図(C)に示す
ように残存部6′のみが残ることになる。更に酸素ガス
を用いたプラズマアッシャ−を行い被膜部7′を除去す
る。第1図(d)はここまでの段階を示す。
次に第1図(e)に示すように、この上から第2の低抵
抗層8を1μmの膜厚でスパッタ法により形成する。こ
の低抵抗層8はアルミニウム層で形成するのが好ましい
。前述のような70イスバイクの現象を考慮しなくても
よいため、AlSiを用いる必要はない。この後、公知
技術によってこの低抵抗層8をバターニングして配線パ
ターンとして用いる。
抗層8を1μmの膜厚でスパッタ法により形成する。こ
の低抵抗層8はアルミニウム層で形成するのが好ましい
。前述のような70イスバイクの現象を考慮しなくても
よいため、AlSiを用いる必要はない。この後、公知
技術によってこの低抵抗層8をバターニングして配線パ
ターンとして用いる。
第1図(e)に示すように、本発明に係る方法で製造さ
れた半導体装置は、コンタクトホールの壁部において、
従来のものに比べて2倍以上の厚みを有する低抵抗層を
確保することができる。従って微細なコンタクトホール
部における配線抵抗の増大、エレクトロマイグレーショ
ンによる断′線等の弊害を防ぐことができる。また、前
述したように低抵抗層のうち導電層と接する部分をAl
Siによって形成することによりアロイスパイクの問題
を解決ぐき、また、配線層として用いる部分をアルミニ
ウムによって形成することにより配線層の良導性を確保
することができるという利点がある。なおこの配線層と
して用いる部分、即ち第2の低抵抗層8をアルミニウム
層ではなく、銅を含むアルミニウム層で形成すれば、配
線層中におけるエレクト0マイグレーシヨンの問題を解
決することもできる。
れた半導体装置は、コンタクトホールの壁部において、
従来のものに比べて2倍以上の厚みを有する低抵抗層を
確保することができる。従って微細なコンタクトホール
部における配線抵抗の増大、エレクトロマイグレーショ
ンによる断′線等の弊害を防ぐことができる。また、前
述したように低抵抗層のうち導電層と接する部分をAl
Siによって形成することによりアロイスパイクの問題
を解決ぐき、また、配線層として用いる部分をアルミニ
ウムによって形成することにより配線層の良導性を確保
することができるという利点がある。なおこの配線層と
して用いる部分、即ち第2の低抵抗層8をアルミニウム
層ではなく、銅を含むアルミニウム層で形成すれば、配
線層中におけるエレクト0マイグレーシヨンの問題を解
決することもできる。
以上のとおり本発明によれば、半導体装置の製造方法に
おいて、コンタクトホールを介して半導体基板内の導電
層と接触する低抵抗層を二層に分けて形成するようにし
たため、微細なコンタクトホールにおいても信頼性の高
い良好な電気的接触を確保することができる。
おいて、コンタクトホールを介して半導体基板内の導電
層と接触する低抵抗層を二層に分けて形成するようにし
たため、微細なコンタクトホールにおいても信頼性の高
い良好な電気的接触を確保することができる。
第1図(a)〜(e)は本発明に係る半導体装置の製造
方法を示す工程図、第2図は従来の方法で製造された半
導体装置の構造図である。 1・・・半導体基板、2・・・導電層、3・・・絶R1
!li、4・・・コンタクトホール、5・・・低抵抗層
、6・・・第1の低抵抗層、6′・・・残存部、7・・
・被膜層、7′・・・被膜部、8・・・第2の低抵抗層
。 出願人代理人 猪 股 清 11団 第 2 図
方法を示す工程図、第2図は従来の方法で製造された半
導体装置の構造図である。 1・・・半導体基板、2・・・導電層、3・・・絶R1
!li、4・・・コンタクトホール、5・・・低抵抗層
、6・・・第1の低抵抗層、6′・・・残存部、7・・
・被膜層、7′・・・被膜部、8・・・第2の低抵抗層
。 出願人代理人 猪 股 清 11団 第 2 図
Claims (1)
- 【特許請求の範囲】 1、導電層を有する半導体基板上に絶縁層を形成する工
程と、前記絶縁層の一部に前記導電層と接触させるため
のコンタクトホールを形成させる工程と、少なくとも前
記コンタクトホールを含む領域に第1の低抵抗層を形成
する工程と、前記第1の低抵抗層上に前記第1の低抵抗
層とはエッチング特性の異なる被膜層を形成する工程と
、前記被膜層のうちほぼ前記コンタクトホール形成領域
にある部分のみを残すようにエッチングを行う工程と、
このエッチングによつて残された被膜層をマスクとして
前記第1の低抵抗層をエッチングする工程と、前記マス
クとして用いた被膜層を除去する工程と、配線として用
いる第2の低抵抗層を、エッチングにより残された前記
第1の低抵抗層と電気的接触を保つように所定の部分に
形成する工程と、を有することを特徴とする半導体装置
の製造方法。 2、被膜層をスピンコート法によつて形成することを特
徴とする特許請求の範囲第1項記載の半導体装置の製造
方法。 3、被膜層としてフォトレジスト剤を用いることを特徴
とする特許請求の範囲第2項記載の半導体装置の製造方
法。 4、第1の低抵抗層としてシリコンを含むアルミニウム
層を用い、第2の低抵抗層としてアルミニウム層を用い
ることを特徴とする特許請求の範囲第1項乃至第3項の
いずれかに記載の半導体装置の製造方法。 5、第1の低抵抗層としてシリコンを含むアルミニウム
層を用い、第2の低抵抗層として銅を含むアルミニウム
層を用いることを特徴とする特許請求の範囲第1項乃至
第3項のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8426585A JPS61242018A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8426585A JPS61242018A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61242018A true JPS61242018A (ja) | 1986-10-28 |
Family
ID=13825618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8426585A Pending JPS61242018A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61242018A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4822753A (en) * | 1988-05-09 | 1989-04-18 | Motorola, Inc. | Method for making a w/tin contact |
JPH02216822A (ja) * | 1988-07-12 | 1990-08-29 | Philips Gloeilampenfab:Nv | 半導体集積回路装置の製造方法 |
JP2019040975A (ja) * | 2017-08-24 | 2019-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1985
- 1985-04-19 JP JP8426585A patent/JPS61242018A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4822753A (en) * | 1988-05-09 | 1989-04-18 | Motorola, Inc. | Method for making a w/tin contact |
JPH02216822A (ja) * | 1988-07-12 | 1990-08-29 | Philips Gloeilampenfab:Nv | 半導体集積回路装置の製造方法 |
JP2019040975A (ja) * | 2017-08-24 | 2019-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4172004A (en) | Method for forming dense dry etched multi-level metallurgy with non-overlapped vias | |
JPS6276653A (ja) | 半導体集積回路 | |
JPS61242018A (ja) | 半導体装置の製造方法 | |
JPS6286715A (ja) | 半導体装置の製造方法 | |
KR20000004332A (ko) | 반도체 소자의 금속 배선 형성방법 | |
JPH0485829A (ja) | 半導体装置及びその製造方法 | |
JPH0766178A (ja) | 半導体装置の製造方法 | |
JP2699498B2 (ja) | 半導体装置の製造方法 | |
JPH0653326A (ja) | 半導体装置の製造方法 | |
JPS63272050A (ja) | 半導体装置の製造方法 | |
JPS5815249A (ja) | コンタクトホ−ル形成法 | |
JPH036045A (ja) | 半導体装置の製造方法 | |
JPH05243222A (ja) | 半導体装置の製造方法 | |
JPS6260241A (ja) | 多層配線構造の製造方法 | |
JPS6119132A (ja) | 半導体装置の製造方法 | |
JPH10256234A (ja) | 多層配線の製作方法 | |
JPH0391243A (ja) | 半導体装置の製造方法 | |
JPS61288445A (ja) | 半導体装置の製造方法 | |
JPS63237547A (ja) | 半導体装置の製造方法 | |
JPH04196429A (ja) | 半導体集積回路装置の製造方法 | |
JPH10209521A (ja) | 磁気抵抗素子を有する半導体装置 | |
JPS59184532A (ja) | 半導体装置の製造方法 | |
JPH02152255A (ja) | 多層配線の形成方法 | |
JPS60227440A (ja) | 半導体装置の製造方法 | |
JPS6395649A (ja) | 半導体装置の製造方法 |