JPS63272050A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63272050A JPS63272050A JP10472987A JP10472987A JPS63272050A JP S63272050 A JPS63272050 A JP S63272050A JP 10472987 A JP10472987 A JP 10472987A JP 10472987 A JP10472987 A JP 10472987A JP S63272050 A JPS63272050 A JP S63272050A
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- film
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- Pending
Links
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に高信幀性の
配線構造を有する半導体装置の製造方法に関する。
配線構造を有する半導体装置の製造方法に関する。
近年における半導体装置の高集積化に伴って、基板上に
形成される配線構造の信頼性が益々重要とされている。
形成される配線構造の信頼性が益々重要とされている。
一般に半導体装置の配線材料としてはアルミニウムが用
いられるが、配線が微細化するにつれてアルミニウム配
線のエレクトロマイグレーションが問題となり、このた
めアルミニウムに数％の銅を添加する対策が施されてい
る。
いられるが、配線が微細化するにつれてアルミニウム配
線のエレクトロマイグレーションが問題となり、このた
めアルミニウムに数％の銅を添加する対策が施されてい
る。
例えば、第２図に従来のアルミニウム配線の製造方法を
示しているが、このアルミニウム配線に銅を添加したア
ルミニウムが使用されている。
示しているが、このアルミニウム配線に銅を添加したア
ルミニウムが使用されている。
即ち、第２図（ａ）のように、半導体基板１１表面の絶
縁Ｉ！１２上に、銅が添加されたアルミニウム配線膜（
アルミニウムー銅配線膜）１３を形成する６次いで、同
図（ｂ）のようにアルミニウム配線膜１３上にフォトレ
ジスト１４を配線パターン形状に形成した後、同図（Ｃ
）のようにアルミニウム配線膜１３を反応性イオンエツ
チングにより選択エツチングしてパターン加工する。し
かる上で、同図（ｄ）のようにフォトレジストを剥離し
てアルミニウム配線１３ａを完成する。
縁Ｉ！１２上に、銅が添加されたアルミニウム配線膜（
アルミニウムー銅配線膜）１３を形成する６次いで、同
図（ｂ）のようにアルミニウム配線膜１３上にフォトレ
ジスト１４を配線パターン形状に形成した後、同図（Ｃ
）のようにアルミニウム配線膜１３を反応性イオンエツ
チングにより選択エツチングしてパターン加工する。し
かる上で、同図（ｄ）のようにフォトレジストを剥離し
てアルミニウム配線１３ａを完成する。
上述した従来の製造方法では、第２図（Ｃ）に示したよ
うに、銅が添加されたアルミニウム配線膜１３の反応性
イオンエツチングの際に、フォトレジスト１４が反応性
イオンエツチングの際の大きなエネルギのために変形さ
れ、そのパターン形状が崩されてアルミニウム配線を所
要のパターン形状できないという問題がある。また、こ
の変形により同図（ｄ）のようにフォトレジスト１４を
完全に除去できなくなることもある。
うに、銅が添加されたアルミニウム配線膜１３の反応性
イオンエツチングの際に、フォトレジスト１４が反応性
イオンエツチングの際の大きなエネルギのために変形さ
れ、そのパターン形状が崩されてアルミニウム配線を所
要のパターン形状できないという問題がある。また、こ
の変形により同図（ｄ）のようにフォトレジスト１４を
完全に除去できなくなることもある。
また、銅が添加されたアルミニウム配線Ｍ１３を反応性
イオンエツチングした際に、銅が揮発性の塩化物または
弗化物を形成しないことから、同図（ｄ）に示すように
銅の残渣１５が生じる。このような残渣は、配線を短絡
する原因となり、半導体装置の信頼性を低下させること
になる。
イオンエツチングした際に、銅が揮発性の塩化物または
弗化物を形成しないことから、同図（ｄ）に示すように
銅の残渣１５が生じる。このような残渣は、配線を短絡
する原因となり、半導体装置の信頼性を低下させること
になる。
これに対しては、アルミニウム配線１ｆｊｌ１３をエツ
チング形成した後に、ウェットエツチングを追加して銅
の残渣１５を除去する方法が提案されているが、この方
法ではウェットエツチング時にアルミニウム配線膜１３
にアンダーカットが生じ、所要の配線パターンが得られ
ないどころか、微細配線の場合には断線を生じさせるお
それがある。
チング形成した後に、ウェットエツチングを追加して銅
の残渣１５を除去する方法が提案されているが、この方
法ではウェットエツチング時にアルミニウム配線膜１３
にアンダーカットが生じ、所要の配線パターンが得られ
ないどころか、微細配線の場合には断線を生じさせるお
それがある。
本発明は、銅が添加されたアルミニウム配線を所要パタ
ーンに正確に形成して信頼性の高い配線構造の半導体装
置を製造する方法を提供することを目的としている。
ーンに正確に形成して信頼性の高い配線構造の半導体装
置を製造する方法を提供することを目的としている。
〔問題点を解決するための手段］
本発明の半導体装置の製造方法は、基板上に形成した導
電膜上に絶縁膜を形成する工程と、この絶縁膜をフォト
レジストを用いて所要の配線パターン形状にエツチング
形成する工程と、所要パターンに形成された前記絶縁膜
をマスクにして前記導電膜をエツチング形成する工程と
、前記絶縁膜を残したままエツチング形成された導電膜
上に層間絶縁膜を形成する工程とを含み、導電膜で構成
される配線を高精度にパターン形成してその信頼性を向
上することを可能としている。
電膜上に絶縁膜を形成する工程と、この絶縁膜をフォト
レジストを用いて所要の配線パターン形状にエツチング
形成する工程と、所要パターンに形成された前記絶縁膜
をマスクにして前記導電膜をエツチング形成する工程と
、前記絶縁膜を残したままエツチング形成された導電膜
上に層間絶縁膜を形成する工程とを含み、導電膜で構成
される配線を高精度にパターン形成してその信頼性を向
上することを可能としている。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜第１図（ｅ）は本発明の一実施例をその
製造工程順に示した断面図である。
製造工程順に示した断面図である。
先ず、第１図（ａ）のように、シリコン等の半導体基板
１表面の絶縁膜２上に銅が数％添加されたアルミニウム
配線（アルミニウムー銅配線）膜３を成長させ、続いて
マスク用絶縁膜として例えばＣＶＤ酸化膜６を形成する
。
１表面の絶縁膜２上に銅が数％添加されたアルミニウム
配線（アルミニウムー銅配線）膜３を成長させ、続いて
マスク用絶縁膜として例えばＣＶＤ酸化膜６を形成する
。
次に、同図（ｂ）のように、所要の配線パターンに形成
したフォトレジスト４をマスクとして、ＣＶＤ酸化膜６
を反応性イオンエツチングによりフォトレジストパター
ンに忠実にエツチングする。
したフォトレジスト４をマスクとして、ＣＶＤ酸化膜６
を反応性イオンエツチングによりフォトレジストパター
ンに忠実にエツチングする。
続いて、同図（Ｃ）に示すように、前記フォトレジスト
４を酸素プラズマを利用して剥離し、ＣＶＤ酸化膜のみ
からなるのマスク６ａを形成する。
４を酸素プラズマを利用して剥離し、ＣＶＤ酸化膜のみ
からなるのマスク６ａを形成する。
しかる後、同図（ｄ）に示すように、ＣＶＤ酸化膜のマ
スク６ａを用いて、前記アルミニウム配線膜３を反応性
イオンエツチングによりエツチングし、アルミニウム配
線３ａを形成する。この場合、マスク６ａはフォトレジ
ストと異なってＣＶＤ酸化膜で形成されていることから
、反応性イオンエツチングの大きなエネルギによっても
マスク６ａが変形されることはなく、マスクパターンに
忠実にアルミニウム配線膜３がエツチングされることに
なる。
スク６ａを用いて、前記アルミニウム配線膜３を反応性
イオンエツチングによりエツチングし、アルミニウム配
線３ａを形成する。この場合、マスク６ａはフォトレジ
ストと異なってＣＶＤ酸化膜で形成されていることから
、反応性イオンエツチングの大きなエネルギによっても
マスク６ａが変形されることはなく、マスクパターンに
忠実にアルミニウム配線膜３がエツチングされることに
なる。
また、ＣＶＤ酸化膜は耐熱性が高いことがら、フォトレ
ジストの場合よりも高エネルギでの反応性イオンエツチ
ングを行うことが可能となり、これにより反応性イオン
のスパッタリング効果も利用でき、銅の残渣を生じるこ
となくアルミニウム配線膜３のエツチングが実現できる
。
ジストの場合よりも高エネルギでの反応性イオンエツチ
ングを行うことが可能となり、これにより反応性イオン
のスパッタリング効果も利用でき、銅の残渣を生じるこ
となくアルミニウム配線膜３のエツチングが実現できる
。
この場合、アルミニウム配線膜３を高エネルギの反応性
イオンでエツチングすると、ＣＶＤ酸化膜のマスク６ａ
もエツチングされるが、アルミニウム配線膜３の膜厚に
応してマスク６ａの厚さを調節することにより、これに
対応できる。
イオンでエツチングすると、ＣＶＤ酸化膜のマスク６ａ
もエツチングされるが、アルミニウム配線膜３の膜厚に
応してマスク６ａの厚さを調節することにより、これに
対応できる。
最後に同図（ｅ）に示すように、層間絶縁膜７を形成す
る。この場合、マスクとしてのＣＶＤ酸化膜６ａは除去
しないで層間絶縁膜７の一部として残し、この部分の絶
縁性を向上させる。
る。この場合、マスクとしてのＣＶＤ酸化膜６ａは除去
しないで層間絶縁膜７の一部として残し、この部分の絶
縁性を向上させる。
ここで、前記実施例では銅が添加されたアルミニウム配
線膜のエツチング用マスクとしてＣＶＤ酸化膜を用いた
が、プラズマ窒化膜、プラズマオキシナイトライド膜と
いった層間絶縁膜として使用可能な耐熱性のある絶縁膜
を用いることも可能である。また、前記実施例では導電
膜として銅が添加されたアルミニウムを用いたが、この
他通常の反応性イオンエツチングが困難な銅、金、白金
といった金属を用いることも可能である。この場合、導
電膜のエツチングはアルゴンガスを用いたスパッタエツ
チング法によって行うことも可能である。
線膜のエツチング用マスクとしてＣＶＤ酸化膜を用いた
が、プラズマ窒化膜、プラズマオキシナイトライド膜と
いった層間絶縁膜として使用可能な耐熱性のある絶縁膜
を用いることも可能である。また、前記実施例では導電
膜として銅が添加されたアルミニウムを用いたが、この
他通常の反応性イオンエツチングが困難な銅、金、白金
といった金属を用いることも可能である。この場合、導
電膜のエツチングはアルゴンガスを用いたスパッタエツ
チング法によって行うことも可能である。
以上説明したように本発明は、導電膜上に所要配線パタ
ーンに形成した絶縁膜をマスクにして導電膜をエツチン
グ形成し、この絶縁膜を残したままエツチング形成され
た導電膜上に層間絶縁膜を形成して配線構造を形成して
いるので、導電膜のエツチングを容易にして配線を所要
のパターンに忠実に形成でき、また、高エネルギでのエ
ツチングによりエツチング残渣の発生を防止して短絡を
防止できる等、高信鯨性の配線構造を得ることができる
。
ーンに形成した絶縁膜をマスクにして導電膜をエツチン
グ形成し、この絶縁膜を残したままエツチング形成され
た導電膜上に層間絶縁膜を形成して配線構造を形成して
いるので、導電膜のエツチングを容易にして配線を所要
のパターンに忠実に形成でき、また、高エネルギでのエ
ツチングによりエツチング残渣の発生を防止して短絡を
防止できる等、高信鯨性の配線構造を得ることができる
。
第１図（ａ）乃至第１図（ｅ）は本発明の一実施例を製
造工程順に示す断面図、第２図（ａ）乃至第２図（ｄ）
は従来の製造方法を工程順に示す断面図である。 １．１１・・・半導体基板、２．１２・・・絶縁膜、３
゜１３・・・銅が添加されたアルミニウム配線膜、３ａ
・・・パターン形成されたアルミニウム配線、４．１４
・・・フォトレジスト、６・・・ＣＶＤ酸化膜、６ａ・
・・マスク、１５・・・銅残渣。 第１図 第１図 第２図
造工程順に示す断面図、第２図（ａ）乃至第２図（ｄ）
は従来の製造方法を工程順に示す断面図である。 １．１１・・・半導体基板、２．１２・・・絶縁膜、３
゜１３・・・銅が添加されたアルミニウム配線膜、３ａ
・・・パターン形成されたアルミニウム配線、４．１４
・・・フォトレジスト、６・・・ＣＶＤ酸化膜、６ａ・
・・マスク、１５・・・銅残渣。 第１図 第１図 第２図
Claims (1)
- （１）基板上に形成した導電膜上に絶縁膜を形成する工
程と、この絶縁膜をフォトレジストを用いて所要の配線
パターン形状にエッチング形成する工程と、所要パター
ンに形成された前記絶縁膜をマスクにして前記導電膜を
エッチング形成する工程と、前記絶縁膜を残したままエ
ッチング形成された前記導電膜上に層間絶縁膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10472987A JPS63272050A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10472987A JPS63272050A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63272050A true JPS63272050A (ja) | 1988-11-09 |
Family
ID=14388586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10472987A Pending JPS63272050A (ja) | 1987-04-30 | 1987-04-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63272050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330428A (ja) * | 1989-06-28 | 1991-02-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2007165663A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
-
1987
- 1987-04-30 JP JP10472987A patent/JPS63272050A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0330428A (ja) * | 1989-06-28 | 1991-02-08 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2007165663A (ja) * | 2005-12-15 | 2007-06-28 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
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