JPH0653326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0653326A JPH0653326A JP5136960A JP13696093A JPH0653326A JP H0653326 A JPH0653326 A JP H0653326A JP 5136960 A JP5136960 A JP 5136960A JP 13696093 A JP13696093 A JP 13696093A JP H0653326 A JPH0653326 A JP H0653326A
- Authority
- JP
- Japan
- Prior art keywords
- insulator
- conductor
- semiconductor device
- wiring
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000012212 insulator Substances 0.000 claims abstract description 93
- 239000004020 conductor Substances 0.000 claims abstract description 64
- 238000000059 patterning Methods 0.000 claims abstract description 17
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910000838 Al alloy Inorganic materials 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 33
- 238000002844 melting Methods 0.000 claims description 11
- 230000008018 melting Effects 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- 239000011261 inert gas Substances 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 2
- 239000000463 material Substances 0.000 abstract description 6
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000004544 sputter deposition Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5221—Crossover interconnections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 製造工程を単純化すると共に、配線間の連結
を信頼性が高く実現できる半導体装置の製造方法を提供
する。 【構成】 選択された第１配線および残存する第２絶縁
体の表面に高融点を有する第２導電体を均一の厚さで形
成し、この第２導電体をパターンニングすることによ
り、コンタクト孔上に接続配線を形成する。接続配線お
よび残存する第２絶縁体の表面に均一の厚さの第３絶縁
体を形成し、この第３絶縁体上に平坦な表面を有する第
４絶縁体を形成する。第３絶縁体および第４絶縁体を接
続配線の表面まで均一にエッチングバックすることによ
り、接続配線の表面を露出させる。接続配線および残存
する第３絶縁体、第４絶縁体の表面に第３導電体を均一
の厚さで形成し、この第３導電体をパターンニングする
ことにより、接続配線を介して選択された第１配線と連
結されるための第２配線を形成する。
を信頼性が高く実現できる半導体装置の製造方法を提供
する。 【構成】 選択された第１配線および残存する第２絶縁
体の表面に高融点を有する第２導電体を均一の厚さで形
成し、この第２導電体をパターンニングすることによ
り、コンタクト孔上に接続配線を形成する。接続配線お
よび残存する第２絶縁体の表面に均一の厚さの第３絶縁
体を形成し、この第３絶縁体上に平坦な表面を有する第
４絶縁体を形成する。第３絶縁体および第４絶縁体を接
続配線の表面まで均一にエッチングバックすることによ
り、接続配線の表面を露出させる。接続配線および残存
する第３絶縁体、第４絶縁体の表面に第３導電体を均一
の厚さで形成し、この第３導電体をパターンニングする
ことにより、接続配線を介して選択された第１配線と連
結されるための第２配線を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に配線間の接続を効率的に行うことができる
方法に関する。
に関し、特に配線間の接続を効率的に行うことができる
方法に関する。
【０００２】
【従来の技術】従来の一般の半導体装置の構造およびそ
の製造工程を図１乃至図４を参照して説明する。図１は
従来の半導体装置の構造を示す断面図である。図１によ
れば、単結晶シリコン基板１の表面に素子領域と配線と
の間の電気的な分離のための第１絶縁体２がＣＶＤ法に
より形成され、第１絶縁体２の上にはアルミニウムのよ
うな導電体が形成される。
の製造工程を図１乃至図４を参照して説明する。図１は
従来の半導体装置の構造を示す断面図である。図１によ
れば、単結晶シリコン基板１の表面に素子領域と配線と
の間の電気的な分離のための第１絶縁体２がＣＶＤ法に
より形成され、第１絶縁体２の上にはアルミニウムのよ
うな導電体が形成される。
【０００３】通常、単結晶シリコン基板１内には、複数
の素子領域が形成される。ホトリソグラフィ工程および
エッチング工程によりこの導電体をパターンニングする
ことにより、第１絶縁体２上に複数の第１配線３が形成
される。ついで、露出された第１配線３および第１絶縁
体２の表面上に配線間の電気的な隔離のための第２絶縁
体４がＣＶＤ法により形成される。その第２絶縁体４の
選択された第１配線３の表面上に位置した部分を除去す
ることにより、第２絶縁体４にコンタクト孔５が形成さ
れる。コンタクト孔５を介して露出された第１配線３の
表面および第２絶縁体４の表面上にアルミニウムのよう
な導電体をスパッタリング法により形成する。この導電
体をホトリソグラフィ工程およびエッチング工程により
パターンニングすることによりコンタクト孔を介して選
択された第１配線３と連結される第２配線６が形成す
る。図２は図１に相応する半導体装置のレイアウト図で
ある。
の素子領域が形成される。ホトリソグラフィ工程および
エッチング工程によりこの導電体をパターンニングする
ことにより、第１絶縁体２上に複数の第１配線３が形成
される。ついで、露出された第１配線３および第１絶縁
体２の表面上に配線間の電気的な隔離のための第２絶縁
体４がＣＶＤ法により形成される。その第２絶縁体４の
選択された第１配線３の表面上に位置した部分を除去す
ることにより、第２絶縁体４にコンタクト孔５が形成さ
れる。コンタクト孔５を介して露出された第１配線３の
表面および第２絶縁体４の表面上にアルミニウムのよう
な導電体をスパッタリング法により形成する。この導電
体をホトリソグラフィ工程およびエッチング工程により
パターンニングすることによりコンタクト孔を介して選
択された第１配線３と連結される第２配線６が形成す
る。図２は図１に相応する半導体装置のレイアウト図で
ある。
【０００４】しかしながら、このような従来技術によれ
ば次のような問題点が発生する。 i)コンタクト孔５の形成に因り、領域（ｋ）においてス
パッタリング法で形成される第２配線６のステップカバ
リッチ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が不良となる。
すなわち、領域（ｋ）における第２配線６の厚さは、他
の部分より薄くなるので電源印加の時電流密度が高くな
る。したがって領域（ｋ）において断線の発生率が高
い。結局、半導体装置の信頼度が低下される。 ii) 図２に示すように、第１配線３および第２配線６の
確実な接続のために、第２配線６の形成時、フリンジ領
域（ｋ2） を形成しなければならない。したがって第２
配線６間の間隔がさらに狭くなる問題点があった。
ば次のような問題点が発生する。 i)コンタクト孔５の形成に因り、領域（ｋ）においてス
パッタリング法で形成される第２配線６のステップカバ
リッチ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が不良となる。
すなわち、領域（ｋ）における第２配線６の厚さは、他
の部分より薄くなるので電源印加の時電流密度が高くな
る。したがって領域（ｋ）において断線の発生率が高
い。結局、半導体装置の信頼度が低下される。 ii) 図２に示すように、第１配線３および第２配線６の
確実な接続のために、第２配線６の形成時、フリンジ領
域（ｋ2） を形成しなければならない。したがって第２
配線６間の間隔がさらに狭くなる問題点があった。
【０００５】このような問題点を解消するために、他の
半導体装置の製造工程が提案された。この半導体装置の
製造工程を図３ないし図８を参照して説明する。まず、
図３に示すように、単結晶シリコン基板３１上に素子領
域と配線との間の電気的な隔離のための第１絶縁体３２
がＣＶＤ法により形成され、第１絶縁体３２の露出され
た全ての表面上に第１導電体（アルミニウム）３３、第
２導電体（タングステン）３４が順次スパッタリング法
により形成される。図４に示すように、ホトリソグラフ
ィ工程および反応性イオンエッチング工程のような異方
性乾式エッチング法により第１導電体３３および第２導
電体３４をパターンニングすることにより、複数のパタ
ーン３５を形成する。この複数のパターン３５は各々第
１導電体成分３３ａ（アルミニウム）と第２導電体成分
３４ａとで形成される。
半導体装置の製造工程が提案された。この半導体装置の
製造工程を図３ないし図８を参照して説明する。まず、
図３に示すように、単結晶シリコン基板３１上に素子領
域と配線との間の電気的な隔離のための第１絶縁体３２
がＣＶＤ法により形成され、第１絶縁体３２の露出され
た全ての表面上に第１導電体（アルミニウム）３３、第
２導電体（タングステン）３４が順次スパッタリング法
により形成される。図４に示すように、ホトリソグラフ
ィ工程および反応性イオンエッチング工程のような異方
性乾式エッチング法により第１導電体３３および第２導
電体３４をパターンニングすることにより、複数のパタ
ーン３５を形成する。この複数のパターン３５は各々第
１導電体成分３３ａ（アルミニウム）と第２導電体成分
３４ａとで形成される。
【０００６】図５に示すように、選択されたパターン３
５をホトレジスト３６で覆い、図６に示すように、選択
されないパターン３５の第２導電体成分３４ａを異方性
乾式エッチング法により除去する。この時、選択された
パターン３５の第２導電体成分３４ａは接続配線として
用いられ、全てのパターン３５の第１導電体成分３３ａ
は第１配線として用いられる。
５をホトレジスト３６で覆い、図６に示すように、選択
されないパターン３５の第２導電体成分３４ａを異方性
乾式エッチング法により除去する。この時、選択された
パターン３５の第２導電体成分３４ａは接続配線として
用いられ、全てのパターン３５の第１導電体成分３３ａ
は第１配線として用いられる。
【０００７】図７に示すように、第１絶縁体３２の表面
から選択されたパターン３５の第２導電体成分３４ａま
で配線間の電気的な隔離のための第２絶縁体３７がアル
ゴン（Ａｒ）ガス雰囲気下で石英ターゲットを利用した
バイアススパッタリング法により形成される。この時、
アルゴンガスのスパッタリングが同時発生されるので、
接続配線（選択されたパターン３５の第２導電体成分３
４ａ）の表面には薄い酸化膜が形成される。また、接続
配線は、その表面の両側部分がそのアルゴンスパッタリ
ングにより一部が除去されて傾斜状になる。
から選択されたパターン３５の第２導電体成分３４ａま
で配線間の電気的な隔離のための第２絶縁体３７がアル
ゴン（Ａｒ）ガス雰囲気下で石英ターゲットを利用した
バイアススパッタリング法により形成される。この時、
アルゴンガスのスパッタリングが同時発生されるので、
接続配線（選択されたパターン３５の第２導電体成分３
４ａ）の表面には薄い酸化膜が形成される。また、接続
配線は、その表面の両側部分がそのアルゴンスパッタリ
ングにより一部が除去されて傾斜状になる。
【０００８】接続配線の表面に形成された酸化膜を除去
した後、図８に示すように、第２絶縁体３７および接続
配線の全表面に第３導電体（アルミニウム）を形成す
る。ホトリソグラフィ工程およびエッチング工程を用い
てこの第３導電体をパターンニングすることにより、前
記接続配線（選択されたパターン３５の第２導電体成分
３４ａ）を介して選択された第１配線（選択されたパタ
ーン３５の第１導電体成分３３ａと連結されるための第
２配線３８）が形成される。図９は図６に対応する半導
体装置の斜視図である。
した後、図８に示すように、第２絶縁体３７および接続
配線の全表面に第３導電体（アルミニウム）を形成す
る。ホトリソグラフィ工程およびエッチング工程を用い
てこの第３導電体をパターンニングすることにより、前
記接続配線（選択されたパターン３５の第２導電体成分
３４ａ）を介して選択された第１配線（選択されたパタ
ーン３５の第１導電体成分３３ａと連結されるための第
２配線３８）が形成される。図９は図６に対応する半導
体装置の斜視図である。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな他の従来技術においても、次のような問題点が発生
する。 i)図４に示すように、第１導電体３３（アルミニウム）
および第２導電体３４を異方性乾式エッチング法でパタ
ーンニングするために、第１導電体３３をエッチングす
る場合、エッチングガスとして（Ｆ4またはＳＦ6）を使
用しなければならないし、第２導電体３４をエッチング
する場合、Ｃｌ2 を使用しなければならない。換言すれ
ば、第１導電体３３と第２導電体３４の物質が異なるの
で、エッチングガスを切り換えなければならない不都合
があった。また切り換えの時機が正確でないと、第１配
線の形状が不規則に形成される不都合もあった。 ii) 図６の斜視図を示す図９において、選択されたパタ
ーン３５の第１導電体成分３３ａは２回のエッチング工
程により形成されるので、その表面が損傷し易い。パタ
ーン３５の第２導電体成分３４ａも２回のエッチング工
程により形成されるのでエッチング残有物が生成し易
い。したがって、完成された半導体装置の信頼度が低下
する。本発明は、上述のような従来の問題点を解消する
ためのもので、製造工程を単純化すると共に、配線間の
連結を信頼性が高く実現できる半導体装置の製造方法を
提供することを課題とするものである。
うな他の従来技術においても、次のような問題点が発生
する。 i)図４に示すように、第１導電体３３（アルミニウム）
および第２導電体３４を異方性乾式エッチング法でパタ
ーンニングするために、第１導電体３３をエッチングす
る場合、エッチングガスとして（Ｆ4またはＳＦ6）を使
用しなければならないし、第２導電体３４をエッチング
する場合、Ｃｌ2 を使用しなければならない。換言すれ
ば、第１導電体３３と第２導電体３４の物質が異なるの
で、エッチングガスを切り換えなければならない不都合
があった。また切り換えの時機が正確でないと、第１配
線の形状が不規則に形成される不都合もあった。 ii) 図６の斜視図を示す図９において、選択されたパタ
ーン３５の第１導電体成分３３ａは２回のエッチング工
程により形成されるので、その表面が損傷し易い。パタ
ーン３５の第２導電体成分３４ａも２回のエッチング工
程により形成されるのでエッチング残有物が生成し易
い。したがって、完成された半導体装置の信頼度が低下
する。本発明は、上述のような従来の問題点を解消する
ためのもので、製造工程を単純化すると共に、配線間の
連結を信頼性が高く実現できる半導体装置の製造方法を
提供することを課題とするものである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、第１絶縁体上に均一の厚さを有
する第１導電体を形成し、この第１導電体をパターンニ
ングして第１絶縁体上に複数の第１配線を形成する。第
１配線および第１絶縁体の露出された全ての表面上に均
一の厚さを有する第２絶縁体を形成し、この第２絶縁体
中の選択された第１配線の表面に形成された一部分を除
去して、第２絶縁体内にコンタクト孔を形成する。選択
された第１配線および残存する第２絶縁体の露出された
全ての表面に高融点を有する第２導電体を均一の厚さで
形成し、この第２導電体をパターンニングすることによ
り、コンタクト孔に接続配線を形成する。接続配線およ
び残存する第２絶縁体の露出された全ての表面上に均一
の厚さの第３絶縁体を形成し、この第３絶縁体上に平坦
な表面を有する第４絶縁体を形成する。第３絶縁体およ
び第４絶縁体を接続配線の表面まで均一にエッチングす
ることにより、接続配線の表面を露出する。接続配線お
よび残存する第３絶縁体、第４絶縁体の露出された全て
の表面上に第３導電体を均一の厚さで形成し、この第３
導電体をパターンニングすることにより、接続配線を介
して選択された第１配線と連結する第２配線を形成す
る。
めに、本発明によれば、第１絶縁体上に均一の厚さを有
する第１導電体を形成し、この第１導電体をパターンニ
ングして第１絶縁体上に複数の第１配線を形成する。第
１配線および第１絶縁体の露出された全ての表面上に均
一の厚さを有する第２絶縁体を形成し、この第２絶縁体
中の選択された第１配線の表面に形成された一部分を除
去して、第２絶縁体内にコンタクト孔を形成する。選択
された第１配線および残存する第２絶縁体の露出された
全ての表面に高融点を有する第２導電体を均一の厚さで
形成し、この第２導電体をパターンニングすることによ
り、コンタクト孔に接続配線を形成する。接続配線およ
び残存する第２絶縁体の露出された全ての表面上に均一
の厚さの第３絶縁体を形成し、この第３絶縁体上に平坦
な表面を有する第４絶縁体を形成する。第３絶縁体およ
び第４絶縁体を接続配線の表面まで均一にエッチングす
ることにより、接続配線の表面を露出する。接続配線お
よび残存する第３絶縁体、第４絶縁体の露出された全て
の表面上に第３導電体を均一の厚さで形成し、この第３
導電体をパターンニングすることにより、接続配線を介
して選択された第１配線と連結する第２配線を形成す
る。
【００１１】
【実施例】第１の実施例 本発明の第１の実施例による半導体装置の製造工程を図
１０〜図１７に基づいて説明する。まず、図１０に示す
ように、単結晶シリコン基板５１上に単結晶シリコン基
板５１と配線とを電気的に絶縁するための第１絶縁体５
２をＣＶＤ法により均一の厚さで形成し、その第１絶縁
体５２の全ての表面上に第１配線を形成するために、第
１導電体５３をスパッタリング法により０．４μｍ乃至
０．８μｍの均一の厚さで形成する。図示されないが、
そのシリコン基板５１内には通常複数の活性領域が形成
される。この実施例において、第１絶縁体５２の物質と
しては酸化膜が使用されており、第１導電体５３の物質
としてはアルミニウム（Ａｌ）合金が使用された。
１０〜図１７に基づいて説明する。まず、図１０に示す
ように、単結晶シリコン基板５１上に単結晶シリコン基
板５１と配線とを電気的に絶縁するための第１絶縁体５
２をＣＶＤ法により均一の厚さで形成し、その第１絶縁
体５２の全ての表面上に第１配線を形成するために、第
１導電体５３をスパッタリング法により０．４μｍ乃至
０．８μｍの均一の厚さで形成する。図示されないが、
そのシリコン基板５１内には通常複数の活性領域が形成
される。この実施例において、第１絶縁体５２の物質と
しては酸化膜が使用されており、第１導電体５３の物質
としてはアルミニウム（Ａｌ）合金が使用された。
【００１２】図１１に示すように、ＲＩＥ（Ｒｅａｃｔ
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のようなホトリソグ
ラフィ工程および異方性乾式エッチング法により第１導
電体５３をパターンニングすることにより、複数の第１
配線５３ａを形成する。図１２に示すように、第１配線
５３ａおよび第１絶縁体５２の全ての表面上に０．５μ
ｍ以下の均一の厚さを有する第２絶縁体５４（例えば、
酸化膜）を形成する。図１３に示すように、第１配線５
３ａの表面上に位置した第２絶縁体５４の中、選択され
た第１配線層５３ａの表面に形成された一部分を除去す
ることにより、第２絶縁体５４内にコンタクト孔５５を
形成する。コンタクト孔５５を介して露出された第１配
線５３ａの表面および第２絶縁体５４の表面上に高融点
を有する第２導電体５６（例えば、シリサイドまたはア
ルミニウム合金）をスパッタリング法により形成する。
ｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）のようなホトリソグ
ラフィ工程および異方性乾式エッチング法により第１導
電体５３をパターンニングすることにより、複数の第１
配線５３ａを形成する。図１２に示すように、第１配線
５３ａおよび第１絶縁体５２の全ての表面上に０．５μ
ｍ以下の均一の厚さを有する第２絶縁体５４（例えば、
酸化膜）を形成する。図１３に示すように、第１配線５
３ａの表面上に位置した第２絶縁体５４の中、選択され
た第１配線層５３ａの表面に形成された一部分を除去す
ることにより、第２絶縁体５４内にコンタクト孔５５を
形成する。コンタクト孔５５を介して露出された第１配
線５３ａの表面および第２絶縁体５４の表面上に高融点
を有する第２導電体５６（例えば、シリサイドまたはア
ルミニウム合金）をスパッタリング法により形成する。
【００１３】図１４に示すように、高融点を有する第２
導電体５６をホトリソグラフィ工程および異方性乾式エ
ッチング法により、パターンニングすることにより、接
続配線５６ａを形成する。すなわち、パターンニングす
ることにより、この接続配線５６ａはコンタクト孔５５
上のみ存在する。この時、接続配線５６ａの幅は、それ
がコンタクト孔５５を介して露出された第１配線５３ａ
の表面と充分に接触するようにコンタクト孔５５の幅よ
り大きく決定される。図１５に示すように、接続配線５
６ａおよび第２絶縁体５４の表面上にＣＶＤ法により第
３絶縁体５７（例えば、酸化膜）を均一の厚さで形成
し、第３絶縁体５７上にはＴＥＯＳ法により平坦化され
た表面を有する第４絶縁体５８（例えば、酸化膜または
ポリイミッド）を形成する。図１６に示すように、接続
配線５６ａの表面が露出されるように、第３絶縁体５７
および第４絶縁体５８が均一の厚さとなるようにエッチ
ングバックされる。このエッチングバックのガスとして
は、Ｆ4 またはＣＨＦ3 が使用される。
導電体５６をホトリソグラフィ工程および異方性乾式エ
ッチング法により、パターンニングすることにより、接
続配線５６ａを形成する。すなわち、パターンニングす
ることにより、この接続配線５６ａはコンタクト孔５５
上のみ存在する。この時、接続配線５６ａの幅は、それ
がコンタクト孔５５を介して露出された第１配線５３ａ
の表面と充分に接触するようにコンタクト孔５５の幅よ
り大きく決定される。図１５に示すように、接続配線５
６ａおよび第２絶縁体５４の表面上にＣＶＤ法により第
３絶縁体５７（例えば、酸化膜）を均一の厚さで形成
し、第３絶縁体５７上にはＴＥＯＳ法により平坦化され
た表面を有する第４絶縁体５８（例えば、酸化膜または
ポリイミッド）を形成する。図１６に示すように、接続
配線５６ａの表面が露出されるように、第３絶縁体５７
および第４絶縁体５８が均一の厚さとなるようにエッチ
ングバックされる。このエッチングバックのガスとして
は、Ｆ4 またはＣＨＦ3 が使用される。
【００１４】ついで、図１７に示すように、残存する第
３絶縁体５７および第４絶縁体５８の表面および露出さ
れた接続配線５６ａの表面上に、第３導電体（例えば、
アルミニウム合金）をスパッタリング法により形成した
後、ホトリソグラフィ工程および異方性乾式エッチング
工程により、この第３導電体をパターンニングして第２
配線５９を形成する。結局、この第２配線５９は接続配
線５６ａを介して第１配線５３ａと連結される。図１８
は図１７に対応する半導体装置の要部を示す斜視図であ
る。図１８によれば、第２配線５９は接続配線５６ａを
介して第１配線５３ａと連結され、かつ第１配線５３ａ
とは直交する方向に位置される。
３絶縁体５７および第４絶縁体５８の表面および露出さ
れた接続配線５６ａの表面上に、第３導電体（例えば、
アルミニウム合金）をスパッタリング法により形成した
後、ホトリソグラフィ工程および異方性乾式エッチング
工程により、この第３導電体をパターンニングして第２
配線５９を形成する。結局、この第２配線５９は接続配
線５６ａを介して第１配線５３ａと連結される。図１８
は図１７に対応する半導体装置の要部を示す斜視図であ
る。図１８によれば、第２配線５９は接続配線５６ａを
介して第１配線５３ａと連結され、かつ第１配線５３ａ
とは直交する方向に位置される。
【００１５】第２の実施例 図１３および図１９に基づいて第２実施例を説明する。
第２の実施例は第１の実施例を示す図１０ないし図１７
と大略同一であり、但し、図１３の工程のみが相異す
る。図１３に示すように、第２絶縁体５４およびコンタ
クト孔５５を介して露出された第１配線５３ａの表面上
に高融点を有する第２導電体５６が形成され、この第２
導電体５６の融点より低い温度で不活性ガスまたはＨ2
を含むガス雰囲気下で、この第２導電体５６を熱処理す
ることにより、第２導電体５６の表面は図１９に示すよ
うに平坦化される。以後進行される工程は、図１４ない
し図１７と同一である。
第２の実施例は第１の実施例を示す図１０ないし図１７
と大略同一であり、但し、図１３の工程のみが相異す
る。図１３に示すように、第２絶縁体５４およびコンタ
クト孔５５を介して露出された第１配線５３ａの表面上
に高融点を有する第２導電体５６が形成され、この第２
導電体５６の融点より低い温度で不活性ガスまたはＨ2
を含むガス雰囲気下で、この第２導電体５６を熱処理す
ることにより、第２導電体５６の表面は図１９に示すよ
うに平坦化される。以後進行される工程は、図１４ない
し図１７と同一である。
【００１６】第３の実施例 図１５および図２０に基づいて第３実施例を説明する。
第３実施例は第１実施例を示す図１０ないし図１７と大
略同一であり、但し、図１５の工程のみが相異する。図
１５に示すように、第１配線５３ａの表面上に形成され
た接続配線５６ａにより、表面に大きい段差が生じる。
これらの段差により第２絶縁体５４および接続配線５６
ａの表面上に形成された第３絶縁体５７の表面には空隙
が発生し易い。この空隙により、平坦な表面を有する第
４絶縁体５８の形成が難しいこととなる。
第３実施例は第１実施例を示す図１０ないし図１７と大
略同一であり、但し、図１５の工程のみが相異する。図
１５に示すように、第１配線５３ａの表面上に形成され
た接続配線５６ａにより、表面に大きい段差が生じる。
これらの段差により第２絶縁体５４および接続配線５６
ａの表面上に形成された第３絶縁体５７の表面には空隙
が発生し易い。この空隙により、平坦な表面を有する第
４絶縁体５８の形成が難しいこととなる。
【００１７】したがって、第３実施例によれば、図２０
に示すように、ＣＶＤ法により、第５絶縁体が第３絶縁
体５７上に形成され、この第５絶縁体を異方性乾式エッ
チングすることにより、第３絶縁体５７の空隙部分と側
壁部分とに側壁絶縁体６０を形成する。この側壁絶縁体
６０は空隙を詰め、大きい段差を減少させるのに大きい
役割をする。ついで、露出された第３絶縁体５７および
側壁絶縁体６０ａの表面上に平坦な表面を有する第４絶
縁体５８を普通の圧力下のＯ3 雰囲気下でＴＥＯＳ法に
より形成する。したがって、段差が大きく減少するの
で、平坦な表面を有する第４絶縁体５８の形成が有利で
ある。
に示すように、ＣＶＤ法により、第５絶縁体が第３絶縁
体５７上に形成され、この第５絶縁体を異方性乾式エッ
チングすることにより、第３絶縁体５７の空隙部分と側
壁部分とに側壁絶縁体６０を形成する。この側壁絶縁体
６０は空隙を詰め、大きい段差を減少させるのに大きい
役割をする。ついで、露出された第３絶縁体５７および
側壁絶縁体６０ａの表面上に平坦な表面を有する第４絶
縁体５８を普通の圧力下のＯ3 雰囲気下でＴＥＯＳ法に
より形成する。したがって、段差が大きく減少するの
で、平坦な表面を有する第４絶縁体５８の形成が有利で
ある。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。 i)第１実施例で説明したように、Ａｌ合金を高融点を有
する第２絶縁体５６の物質として使用すれば、第１配線
５３ａ、接続配線５６ａおよび第２配線５９が全てのＡ
ｌ合金で形成される。したがって、単一の装備としてこ
れらを形成するための工程を遂行することができるの
で、工程の単純化が可能し、かつ従来技術のように第１
配線５３ａ、接続配線５６ａおよび第２配線５９の物質
を各々異なって使用しなければならない不都合がない
し、また切り換えの時機が正確になるので配線の形状が
規則的に形成された。 ii) 本発明による接続配線は平坦な表面を有するので、
第２配線５９を接続配線を介して第１配線５３ａに確実
に接続することができる。 iii)第２絶縁体５６を０．５μｍ以下の厚さで形成すれ
ば、高融点を有する導電体の形成の時、コンタクト孔５
５におけるステップカバリッチ（ｓｔｅｐ ｃｏｖｅｒ
ａｇｅ）が良くなる。
次のような効果が得られる。 i)第１実施例で説明したように、Ａｌ合金を高融点を有
する第２絶縁体５６の物質として使用すれば、第１配線
５３ａ、接続配線５６ａおよび第２配線５９が全てのＡ
ｌ合金で形成される。したがって、単一の装備としてこ
れらを形成するための工程を遂行することができるの
で、工程の単純化が可能し、かつ従来技術のように第１
配線５３ａ、接続配線５６ａおよび第２配線５９の物質
を各々異なって使用しなければならない不都合がない
し、また切り換えの時機が正確になるので配線の形状が
規則的に形成された。 ii) 本発明による接続配線は平坦な表面を有するので、
第２配線５９を接続配線を介して第１配線５３ａに確実
に接続することができる。 iii)第２絶縁体５６を０．５μｍ以下の厚さで形成すれ
ば、高融点を有する導電体の形成の時、コンタクト孔５
５におけるステップカバリッチ（ｓｔｅｐ ｃｏｖｅｒ
ａｇｅ）が良くなる。
【図１】従来の半導体装置の構造を示す断面図である。
【図２】図１のレイアウト図である。
【図３】従来の他の半導体装置の製造工程を示す断面図
である。
である。
【図４】従来の他の半導体装置の製造工程を示す断面図
である。
である。
【図５】従来の他の半導体装置の製造工程を示す断面図
である。
である。
【図６】従来の他の半導体装置の製造工程を示す断面図
である。
である。
【図７】従来の他の半導体装置の製造工程を示す断面図
である。
である。
【図８】従来の他の半導体装置の製造工程を示す断面図
である。
である。
【図９】図６の斜視図である。
【図１０】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１１】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１２】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１３】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１４】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１５】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１６】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１７】本発明の第１実施例による半導体装置の製造
工程を示す断面図である。
工程を示す断面図である。
【図１８】図１７に対応する半導体装置の要部を示す斜
視図である。
視図である。
【図１９】本発明の第２実施例による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図２０】本発明の第３実施例による半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
５１ 単結晶シリコン基板 ５２ 第１絶縁体 ５３ 第１導電体 ５３ａ 第１配線 ５４ 第２絶縁体 ５５ コンタクト孔 ５６ 第２導電体 ５６ａ 接続配線 ５７ 第３絶縁体 ５８ 第４絶縁体 ５９ 第２配線 ６０ 第５絶縁体 ６０ａ 側壁絶縁体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン・ゼ・リ 大韓民國・ソウル−シ・ソンパ−グ・オグ ム−ドン・55−８・ヨンシンヨンリプ ナ −ドン 206
Claims (14)
- 【請求項１】 （ａ）半導体基板上に均一の厚さを有す
る第１絶縁体を形成するステップ； （ｂ）前記第１絶縁体上に均一の厚さを有する第１導電
体を形成し、この第１導電体をパターンニングすること
により、複数の第１配線を形成するステップ； （ｃ）露出された全ての表面上に均一の厚さを有する第
２絶縁体を形成し、選択された第１配線の表面上の前記
第２導電体の一部分を除去してコンタクト孔を形成する
ステップ； （ｄ）露出された全ての表面上に高融点を有する第２導
電体を均一の厚さで形成し、この第２導電体をパターン
ニングして前記コンタクト孔上に接続配線を形成するス
テップ； （ｅ）露出された全ての表面上に均一の厚さの第３絶縁
体を形成したのち、この第３絶縁体上に平坦な表面を有
する第４絶縁体を形成するステップ； （ｆ）前記第３絶縁体および第４絶縁体を前記接続配線
の表面まで均一の厚さでエッチングバックして接続配線
の表面を露出させるステップ； （ｇ）露出された全ての表面上に第３導電体を均一の厚
さで形成し、この第３導電体をパターンニングして前記
接続配線を介して選択された第１配線と連結するための
第２配線を形成するステップ； を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 接続配線の幅は、コンタクト孔の幅より
広く、選択された第１配線の幅より狭いことを特徴とす
る前記第１項記載の半導体装置の製造方法。 - 【請求項３】 第１導電体ないし第３導電体は、いずれ
かがスパッタリングされたアルミニウム合金であること
を特徴とする前記第１項記載の半導体装置の製造方法。 - 【請求項４】 第２導電体は、高融点を有するスパッタ
リングされたシリサイドであることを特徴とする前記第
１項記載の半導体装置の製造方法。 - 【請求項５】 第２絶縁体の厚さは、０．５μｍ以下で
あることを特徴とする前記第１項記載の半導体装置の製
造方法。 - 【請求項６】 第１絶縁体ないし第３絶縁体は、ＣＶＤ
酸化膜であることを特徴とする前記第１項記載の半導体
装置の製造方法。 - 【請求項７】 平坦な表面を有する第４絶縁体は、酸化
膜またはポリイミッドのいずれかであることを特徴とす
る前記第１項記載の半導体装置の製造方法。 - 【請求項８】 酸化膜またはポリイミッドは、普通圧力
のＯ3 雰囲気下でＴＥＯＳ法により形成されることを特
徴とする前記第７項記載の半導体装置の製造方法。 - 【請求項９】 第２導電体をパターンニングする前に、
第２導電体を熱処理することにより、第２導電体の表面
を平坦化させるステップがさらに含まれることを特徴と
する前記第１項記載の半導体装置の製造方法。 - 【請求項１０】 前記熱処理工程は、第２導電体の融点
より低い温度を有し、不活性ガス雰囲気下で行われるこ
とを特徴とする前記第９項記載の半導体装置の製造方
法。 - 【請求項１１】 前記熱処理工程は、第２導電体の融点
より低い温度を有し、Ｈ2 を含むガス雰囲気下で行われ
ることを特徴とする前記第９項記載の半導体装置の製造
方法。 - 【請求項１２】 第４絶縁体を形成する前に、第３絶縁
体の空隙を詰め、側壁の段差を減らすために、第３絶縁
体の表面上に第５絶縁体を形成し、この第５絶縁体を異
方性乾式エッチングすることにより第３絶縁体の側壁に
側壁絶縁体を形成するステップがさらに含まれることを
特徴とする前記第１項記載の半導体装置の製造方法。 - 【請求項１３】 第５絶縁体は、ＣＶＤ酸化膜であるこ
とを特徴とする前記第１２項記載の半導体装置の製造方
法。 - 【請求項１４】 半導体基板は、単結晶シリコンである
ことを特徴とする前記第１項記載の半導体装置の製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920008292A KR950006343B1 (ko) | 1992-05-16 | 1992-05-16 | 반도체 장치의 제조방법 |
| KR8292/1992 | 1992-05-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653326A true JPH0653326A (ja) | 1994-02-25 |
Family
ID=19333176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5136960A Pending JPH0653326A (ja) | 1992-05-16 | 1993-05-17 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5397743A (ja) |
| JP (1) | JPH0653326A (ja) |
| KR (1) | KR950006343B1 (ja) |
| DE (1) | DE4311509C2 (ja) |
| TW (1) | TW331018B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140646B1 (ko) * | 1994-01-12 | 1998-07-15 | 문정환 | 반도체장치의 제조방법 |
| US5597764A (en) * | 1996-07-15 | 1997-01-28 | Vanguard International Semiconductor Corporation | Method of contact formation and planarization for semiconductor processes |
| US6054340A (en) * | 1997-06-06 | 2000-04-25 | Motorola, Inc. | Method for forming a cavity capable of accessing deep fuse structures and device containing the same |
| KR100602131B1 (ko) * | 2004-12-30 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 그의 제조방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3345040A1 (de) * | 1983-12-13 | 1985-06-13 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur herstellung einer eingeebneten, die zwei metallisierungen trennenden anorganischen isolationsschicht unter verwendung von polyimid |
| US4523372A (en) * | 1984-05-07 | 1985-06-18 | Motorola, Inc. | Process for fabricating semiconductor device |
| JPS61258453A (ja) * | 1985-05-13 | 1986-11-15 | Toshiba Corp | 半導体装置の製造方法 |
| JPS61280638A (ja) * | 1985-06-06 | 1986-12-11 | Toshiba Corp | 半導体装置の製造方法 |
| US4767724A (en) * | 1986-03-27 | 1988-08-30 | General Electric Company | Unframed via interconnection with dielectric etch stop |
| US4839311A (en) * | 1987-08-14 | 1989-06-13 | National Semiconductor Corporation | Etch back detection |
| US4879257A (en) * | 1987-11-18 | 1989-11-07 | Lsi Logic Corporation | Planarization process |
| DE3801976A1 (de) * | 1988-01-23 | 1989-08-03 | Telefunken Electronic Gmbh | Verfahren zum planarisieren von halbleiteroberflaechen |
| US4894351A (en) * | 1988-02-16 | 1990-01-16 | Sprague Electric Company | Method for making a silicon IC with planar double layer metal conductors system |
| US4926237A (en) * | 1988-04-04 | 1990-05-15 | Motorola, Inc. | Device metallization, device and method |
| US5006485A (en) * | 1988-12-09 | 1991-04-09 | U.S. Philips Corporation | Method of manufacturing an intergrated circuit including steps for forming interconnections between patterns formed at different levels |
| JPH02237135A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH04127452A (ja) * | 1989-06-30 | 1992-04-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2518435B2 (ja) * | 1990-01-29 | 1996-07-24 | ヤマハ株式会社 | 多層配線形成法 |
| JPH04123458A (ja) * | 1990-09-14 | 1992-04-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| DE4135810C2 (de) * | 1990-10-30 | 2000-04-13 | Mitsubishi Electric Corp | Halbleitereinrichtung mit einem Zwischenschichtisolierfilm und Verfahren zu deren Herstellung |
| US5106779A (en) * | 1990-12-06 | 1992-04-21 | Micron Technology, Inc. | Method for widening the laser planarization process window for metalized films on semiconductor wafers |
| JPH05243223A (ja) * | 1992-02-28 | 1993-09-21 | Fujitsu Ltd | 集積回路装置の製造方法 |
-
1992
- 1992-05-16 KR KR1019920008292A patent/KR950006343B1/ko not_active IP Right Cessation
-
1993
- 1993-02-17 TW TW082101112A patent/TW331018B/zh not_active IP Right Cessation
- 1993-03-18 US US08/033,043 patent/US5397743A/en not_active Expired - Lifetime
- 1993-04-07 DE DE4311509A patent/DE4311509C2/de not_active Expired - Lifetime
- 1993-05-17 JP JP5136960A patent/JPH0653326A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR930024103A (ko) | 1993-12-21 |
| DE4311509C2 (de) | 1996-04-04 |
| US5397743A (en) | 1995-03-14 |
| TW331018B (en) | 1998-05-01 |
| KR950006343B1 (ko) | 1995-06-14 |
| DE4311509A1 (de) | 1993-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4035276A (en) | Making coplanar layers of thin films | |
| JPH05114587A (ja) | コンタクト包囲条件のない集積回路メタリゼーシヨン及びその製造方法 | |
| US6001719A (en) | Methods of forming metal silicide layers having insulator-filled recesses therein | |
| JP2964230B2 (ja) | 半導体装置の自己整合的金属配線形成方法 | |
| JP2787571B2 (ja) | 半導体素子の配線構造及びその形成方法 | |
| JP2537467B2 (ja) | 半導体装置の製造方法 | |
| JPH0653326A (ja) | 半導体装置の製造方法 | |
| JPS6146081A (ja) | ジヨセフソン接合素子の製造方法 | |
| JPH10229086A (ja) | 半導体装置およびその製造方法 | |
| JPH09330928A (ja) | 配線層の形成方法 | |
| KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
| JP3208608B2 (ja) | 配線形成方法 | |
| KR100396687B1 (ko) | 반도채장치의금속배선형성방법 | |
| JP2937675B2 (ja) | 半導体装置の製造方法 | |
| JPH0629409A (ja) | 半導体装置の製造方法 | |
| JPS61242018A (ja) | 半導体装置の製造方法 | |
| KR100260817B1 (ko) | 반도체장치의플러그형성방법 | |
| JPH07161720A (ja) | 半導体装置及びその製造方法 | |
| JPH1056022A (ja) | 半導体装置の製造方法 | |
| JPS63272050A (ja) | 半導体装置の製造方法 | |
| JPH1065005A (ja) | 半導体素子のプラグ形成方法 | |
| KR20000027707A (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
| JPH11204639A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH0569294B2 (ja) | ||
| JPH0513599A (ja) | 半導体装置の配線形成方法 |