JP2787571B2 - 半導体素子の配線構造及びその形成方法 - Google Patents
半導体素子の配線構造及びその形成方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
構造及びその形成方法に係るもので、詳しくは、上下両
方側電導層間に接続溝を形成し、該接続溝の形状を工夫
して、接触抵抗を減らし得る半導体素子の配線構造及び
その形成方法に関するものである。
構造及びその形成方法に係るもので、詳しくは、上下両
方側電導層間に接続溝を形成し、該接続溝の形状を工夫
して、接触抵抗を減らし得る半導体素子の配線構造及び
その形成方法に関するものである。
【０００２】
【従来の技術】半導体回路の集積度が向上するに従い素
子及び回路の線幅が漸次微細化され、電導線領域間を電
気的連結する金属配線（metallization ）においても、
電導線の線幅が漸次縮小されると共に、各電導線を接続
するのための接続溝（contacthole）の大きさも段々縮
小されつつある。
子及び回路の線幅が漸次微細化され、電導線領域間を電
気的連結する金属配線（metallization ）においても、
電導線の線幅が漸次縮小されると共に、各電導線を接続
するのための接続溝（contacthole）の大きさも段々縮
小されつつある。
【０００３】そして、米国特許第 4,556,987号に、アル
ミニウムの金属配線を適用する時、下部配線層（lower
wiring layer）と上部配線層とをコンタクトホールによ
り直接接触させ、アルミニウムの電気的連結性を維持し
得るようにした半導体素子が開示されているが、該半導
体素子は、電導線と接続溝間にマスクのミスアラインメ
ント（misalignment）が発生する場合、該電導線と接続
溝との接触面積が減少するが、該接触面積の縮小に対す
る対策と解決方法とは提示されておらず、自己整合性に
よる接続溝（self-aligned contact）の形成方法に関し
ても提示されていない。
ミニウムの金属配線を適用する時、下部配線層（lower
wiring layer）と上部配線層とをコンタクトホールによ
り直接接触させ、アルミニウムの電気的連結性を維持し
得るようにした半導体素子が開示されているが、該半導
体素子は、電導線と接続溝間にマスクのミスアラインメ
ント（misalignment）が発生する場合、該電導線と接続
溝との接触面積が減少するが、該接触面積の縮小に対す
る対策と解決方法とは提示されておらず、自己整合性に
よる接続溝（self-aligned contact）の形成方法に関し
ても提示されていない。
【０００４】且つ、従来、半導体素子の配線構造におい
ては、図９に示すように、半導体基板１と、該半導体基
板１上に形成された下部電導線２と、該下部電導線２上
面が露出されるように接続溝４を有して半導体基板１上
に形成された絶縁膜８と、から構成されていた。図９
に、前記下部電導線２に対し接続溝４が誤り整列して形
成された状態が表示され、この状態では下部電導線２の
表面が部分的に露出されるため、接触面積が減少するよ
うになっている。
ては、図９に示すように、半導体基板１と、該半導体基
板１上に形成された下部電導線２と、該下部電導線２上
面が露出されるように接続溝４を有して半導体基板１上
に形成された絶縁膜８と、から構成されていた。図９
に、前記下部電導線２に対し接続溝４が誤り整列して形
成された状態が表示され、この状態では下部電導線２の
表面が部分的に露出されるため、接触面積が減少するよ
うになっている。
【０００５】
【発明が解決しようとする課題】しかるに、このような
従来の半導体素子の配線構造においては、電導線と接続
溝間にマスクの誤り整列が発生する場合、電導線と接続
溝との接触面積が減少し接触抵抗が増加するため、回路
の信号伝達速度が遅くなるという不都合な点があった。
又、抵抗の増加する部位から電流集中（current crowdi
ng）現象が現れ、エレクトロマイグレーション（electr
omigration）現象が発生するため、半導体素子の信頼性
が低下されるという不都合な点があった。
従来の半導体素子の配線構造においては、電導線と接続
溝間にマスクの誤り整列が発生する場合、電導線と接続
溝との接触面積が減少し接触抵抗が増加するため、回路
の信号伝達速度が遅くなるという不都合な点があった。
又、抵抗の増加する部位から電流集中（current crowdi
ng）現象が現れ、エレクトロマイグレーション（electr
omigration）現象が発生するため、半導体素子の信頼性
が低下されるという不都合な点があった。
【０００６】本発明の目的は、電導線をなす電導層と接
続溝との間にマスクの誤り整列が発生したときに、これ
らの接触面積が減少されることを補償し得る半導体素子
の配線構造及びその形成方法を提供しようとするもので
ある。
続溝との間にマスクの誤り整列が発生したときに、これ
らの接触面積が減少されることを補償し得る半導体素子
の配線構造及びその形成方法を提供しようとするもので
ある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明に係る半導体素子の配線構造（請求項１）
は、半導体基板と、該半導体基板上に形成された下部電
導層と、該下部電導層を包含した半導体基板上に形成さ
れ、該下部電導層の上面が露出されるように接続溝を有
し、かつ該接続溝の該下部電導層側の幅を大きくした絶
縁層と、該絶縁層上に前記接続溝が充填されるように形
成され、前記下部電導層に電気的連結された上部電導層
と、から構成されている。そして、前記接続溝は、上部
接続溝と、該上部接続溝の下方に該上部接続溝よりも大
きくアンダーカット（undercut）して形成された下部接
続溝と、からなり、前記下部接続溝は、該下部接続溝の
側面が前記下部電導層側に向かって幅が大きくなるよう
に前記半導体基板に対し傾斜して形成されることを特徴
とする。
め、本発明に係る半導体素子の配線構造（請求項１）
は、半導体基板と、該半導体基板上に形成された下部電
導層と、該下部電導層を包含した半導体基板上に形成さ
れ、該下部電導層の上面が露出されるように接続溝を有
し、かつ該接続溝の該下部電導層側の幅を大きくした絶
縁層と、該絶縁層上に前記接続溝が充填されるように形
成され、前記下部電導層に電気的連結された上部電導層
と、から構成されている。そして、前記接続溝は、上部
接続溝と、該上部接続溝の下方に該上部接続溝よりも大
きくアンダーカット（undercut）して形成された下部接
続溝と、からなり、前記下部接続溝は、該下部接続溝の
側面が前記下部電導層側に向かって幅が大きくなるよう
に前記半導体基板に対し傾斜して形成されることを特徴
とする。
【０００８】このように、上下両方の電導層間の接続溝
の下部電導層側の幅を大きくし、しかも、接続溝の下方
側部位をアンダーカットした形状に形成すると共に、下
部接続溝をその側面が下部電導層側に向かって幅が大き
くなるように傾斜させることにより、効果的に接触抵抗
を減らすのである。 請求項２に係る発明では、前記絶縁
層は、プラズマ化学気相蒸着法により形成されたシリコ
ン酸化膜であることを特徴とする。
の下部電導層側の幅を大きくし、しかも、接続溝の下方
側部位をアンダーカットした形状に形成すると共に、下
部接続溝をその側面が下部電導層側に向かって幅が大き
くなるように傾斜させることにより、効果的に接触抵抗
を減らすのである。 請求項２に係る発明では、前記絶縁
層は、プラズマ化学気相蒸着法により形成されたシリコ
ン酸化膜であることを特徴とする。
【０００９】請求項３に係る発明では、前記絶縁層は、
スピンオングラス（Spin On Glass；以下「ＳＯＧ」と
いう）及びプラズマ化学気相蒸着法により形成されたシ
リコン酸化膜の積層構造であることを特徴とする。そし
て、本発明に係る半導体素子の配線構造形成方法（請求
項４）においては、半導体基板上に下部電導層及び犠牲
層を順次形成する工程と、該犠牲層と該下部電導層を同
一パターンにパターニングした後、該犠牲層の幅が該下
部電導層側に向かって大きくなるように、その側面を前
記半導体基板に対して傾斜させる工程と、該犠牲層及び
該下部電導層の包含された前記半導体基板上に絶縁層を
形成する工程と、前記犠牲層上面の一部が露出されるよ
うに該絶縁層の所定領域を食刻して上部接続溝を形成す
る工程と、前記下部電導層が露出されるように前記犠牲
層を食刻して前記上部接続溝よりも幅が大きく且つ下部
電導層側に向かって幅が大きくなるように側面を前記半
導体基板に対し傾斜させた下部接続溝を形成する工程
と、前記上部接続溝及び下部接続溝が充填されるように
前記絶縁層上に上部電導層を形成する工程と、該上部電
導層をパターニングする工程と、を順次行うようになっ
ている。
スピンオングラス（Spin On Glass；以下「ＳＯＧ」と
いう）及びプラズマ化学気相蒸着法により形成されたシ
リコン酸化膜の積層構造であることを特徴とする。そし
て、本発明に係る半導体素子の配線構造形成方法（請求
項４）においては、半導体基板上に下部電導層及び犠牲
層を順次形成する工程と、該犠牲層と該下部電導層を同
一パターンにパターニングした後、該犠牲層の幅が該下
部電導層側に向かって大きくなるように、その側面を前
記半導体基板に対して傾斜させる工程と、該犠牲層及び
該下部電導層の包含された前記半導体基板上に絶縁層を
形成する工程と、前記犠牲層上面の一部が露出されるよ
うに該絶縁層の所定領域を食刻して上部接続溝を形成す
る工程と、前記下部電導層が露出されるように前記犠牲
層を食刻して前記上部接続溝よりも幅が大きく且つ下部
電導層側に向かって幅が大きくなるように側面を前記半
導体基板に対し傾斜させた下部接続溝を形成する工程
と、前記上部接続溝及び下部接続溝が充填されるように
前記絶縁層上に上部電導層を形成する工程と、該上部電
導層をパターニングする工程と、を順次行うようになっ
ている。
【００１０】このように、犠牲層上面の一部（所定部
位）が露出されるように絶縁層の所定領域を除去するこ
とで、後に、犠牲層を除去した際に、上部接続溝より幅
が大きく且つ傾斜した下部接続溝を形成することによ
り、効果的に接触抵抗を減らすのである。請求項５に係
る発明では、前記絶縁層の側面を傾斜させる工程では、
前記犠牲層をパターニングした後、該犠牲層を不活性ガ
スのプラズマを用いてスパッター（sputter ）エッチン
グさせることを特徴とする。
位）が露出されるように絶縁層の所定領域を除去するこ
とで、後に、犠牲層を除去した際に、上部接続溝より幅
が大きく且つ傾斜した下部接続溝を形成することによ
り、効果的に接触抵抗を減らすのである。請求項５に係
る発明では、前記絶縁層の側面を傾斜させる工程では、
前記犠牲層をパターニングした後、該犠牲層を不活性ガ
スのプラズマを用いてスパッター（sputter ）エッチン
グさせることを特徴とする。
【００１１】請求項６に係る発明では、前記絶縁層は、
プラズマ化学気相蒸着法を用いてシリコン酸化膜に形成
することを特徴とする。請求項７に係る発明では、前記
絶縁層は、ＳＯＧ及びプラズマ化学気相蒸着法を用いて
シリコン酸化膜の積層構造に形成することを特徴とす
る。請求項８に係る発明では、前記犠牲層は、前記絶縁
層に対してエッチ選択性を有した絶縁性物質のシリコン
窒化膜であることを特徴とする。
プラズマ化学気相蒸着法を用いてシリコン酸化膜に形成
することを特徴とする。請求項７に係る発明では、前記
絶縁層は、ＳＯＧ及びプラズマ化学気相蒸着法を用いて
シリコン酸化膜の積層構造に形成することを特徴とす
る。請求項８に係る発明では、前記犠牲層は、前記絶縁
層に対してエッチ選択性を有した絶縁性物質のシリコン
窒化膜であることを特徴とする。
【００１２】請求項９に係る発明では、前記犠牲層は、
前記絶縁層に対してエッチ選択性を有した導電性物質の
ＴｉＷ、又はＷであることを特徴とする。請求項１０に
係る発明では、前記犠牲層は、湿式食刻法を用いて前記
絶縁層に対して選択的食刻することを特徴とする。請求
項１１に係る発明では、前記犠牲層は、等方性乾式食刻
法により前記絶縁層に対して選択的食刻することを特徴
とする。
前記絶縁層に対してエッチ選択性を有した導電性物質の
ＴｉＷ、又はＷであることを特徴とする。請求項１０に
係る発明では、前記犠牲層は、湿式食刻法を用いて前記
絶縁層に対して選択的食刻することを特徴とする。請求
項１１に係る発明では、前記犠牲層は、等方性乾式食刻
法により前記絶縁層に対して選択的食刻することを特徴
とする。
【００１３】請求項１２に係る発明では、前記絶縁層
は、ＣＦ 4 及びＣＨＦ 3 のガスを用いた異方性乾式食刻
法により食刻することを特徴とする。
は、ＣＦ 4 及びＣＨＦ 3 のガスを用いた異方性乾式食刻
法により食刻することを特徴とする。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明に係る半導体素子の配線構造の一実施形態
においては、図１及び図２〜図７に示すように、半導体
基板１１と、該半導体基板１１上に形成された下部電導
層１２と、該下部電導層１２を包含した半導体基板１１
上に形成され該下部電導層１２の上面が露出されるよう
に上部接続溝１４と傾斜された下部接続溝１６ｂとを有
した絶縁層１８と、前記上部接続溝１４及び下部接続溝
１６ｂが充填されるように該絶縁層１８上に形成され前
記下部電導層１２に電気的連結される上部電導層２０
（図７）と、から構成されている。
する。本発明に係る半導体素子の配線構造の一実施形態
においては、図１及び図２〜図７に示すように、半導体
基板１１と、該半導体基板１１上に形成された下部電導
層１２と、該下部電導層１２を包含した半導体基板１１
上に形成され該下部電導層１２の上面が露出されるよう
に上部接続溝１４と傾斜された下部接続溝１６ｂとを有
した絶縁層１８と、前記上部接続溝１４及び下部接続溝
１６ｂが充填されるように該絶縁層１８上に形成され前
記下部電導層１２に電気的連結される上部電導層２０
（図７）と、から構成されている。
【００１５】ここで、図１に示したように、前記下部電
導層１２の上面が露出されるように前記下部接続溝１６
ｂが前記上部接続溝１４より幅が大きく、また下部接続
溝１６ｂの側面が前記下部電導層１２側に向かって幅が
大きくなるように傾斜して形成されているため、若し、
前記下部電導層１２と上部接続溝１４間に誤り整列が発
生した場合においても、前記下部接続溝１６ｂにより下
部電導層１２が露出され、従来のように、下部電導層１
２と上部接続溝１４との接触面積が減少されることが該
下部接続溝１６ｂにより補償される。
導層１２の上面が露出されるように前記下部接続溝１６
ｂが前記上部接続溝１４より幅が大きく、また下部接続
溝１６ｂの側面が前記下部電導層１２側に向かって幅が
大きくなるように傾斜して形成されているため、若し、
前記下部電導層１２と上部接続溝１４間に誤り整列が発
生した場合においても、前記下部接続溝１６ｂにより下
部電導層１２が露出され、従来のように、下部電導層１
２と上部接続溝１４との接触面積が減少されることが該
下部接続溝１６ｂにより補償される。
【００１６】そして、このように構成された半導体素子
の配線構造の形成方法は、先ず、図２に示すように、半
導体基板１１上に下部配線層の下部電導層１２及び犠牲
層１３ａが積層された構造のパターンを形成する。 次い
で、図３に示すように、アルゴン（Ａｒ）のような不活
性ガス２１のプラズマを用いて前記犠牲層１３ａの縁部
をスパッター（sputter ）食刻して、傾斜面を有した犠
牲層１３ｂを形成する。この場合、このように食刻工程
を施すと、以後形成される下部接続溝１６ｂ上の導電性
物質の被覆性が改善され、化学気相蒸着法ＣＶＤ及びス
パッタリングのような物理的蒸着法の適用が可能にな
る。
の配線構造の形成方法は、先ず、図２に示すように、半
導体基板１１上に下部配線層の下部電導層１２及び犠牲
層１３ａが積層された構造のパターンを形成する。 次い
で、図３に示すように、アルゴン（Ａｒ）のような不活
性ガス２１のプラズマを用いて前記犠牲層１３ａの縁部
をスパッター（sputter ）食刻して、傾斜面を有した犠
牲層１３ｂを形成する。この場合、このように食刻工程
を施すと、以後形成される下部接続溝１６ｂ上の導電性
物質の被覆性が改善され、化学気相蒸着法ＣＶＤ及びス
パッタリングのような物理的蒸着法の適用が可能にな
る。
【００１７】次いで、図４に示すように、それら下部電
導層１２及び犠牲層１３ｂの包含された半導体基板１１
上に電導層間を絶縁するための絶縁層１８を形成する。
この場合、該絶縁層１８は、プラズマ化学気相蒸着法Ｃ
ＶＤを用いてシリコン酸化膜の単一層に形成するか、又
は、ＳＯＧのような塗布性シリコン酸化膜及びプラズマ
化学気相蒸着法によるシリコン酸化膜を用いて単一層若
しくは積層型に形成する。且つ、前記犠牲層１３ａは、
シリコン酸化膜に形成するか、又は、前記下部電導層１
２のアルミニウムに対し食刻選択性を有する絶縁性物質
のシリコン窒化膜、若しくは、ＴｉＷ、Ｗのような導電
性物質を用いて形成する。
導層１２及び犠牲層１３ｂの包含された半導体基板１１
上に電導層間を絶縁するための絶縁層１８を形成する。
この場合、該絶縁層１８は、プラズマ化学気相蒸着法Ｃ
ＶＤを用いてシリコン酸化膜の単一層に形成するか、又
は、ＳＯＧのような塗布性シリコン酸化膜及びプラズマ
化学気相蒸着法によるシリコン酸化膜を用いて単一層若
しくは積層型に形成する。且つ、前記犠牲層１３ａは、
シリコン酸化膜に形成するか、又は、前記下部電導層１
２のアルミニウムに対し食刻選択性を有する絶縁性物質
のシリコン窒化膜、若しくは、ＴｉＷ、Ｗのような導電
性物質を用いて形成する。
【００１８】次いで、図５に示すように、前記絶縁層１
８上に感光膜１９を形成し、該感光膜１９をマスクとし
て前記犠牲層１３ｂ上面の所定部位が露出されるように
前記絶縁層１８を食刻して上部接続溝１４を形成する。
この場合、前記犠牲層１３ｂは、絶縁層１８の食刻時に
エッチングストッパー（Etching stopper ）として作用
し、該絶縁層１８を食刻する方法としては、ＣＦ4 及び
ＣＨＦ 3 のようなガスを用いた異方性乾式食刻法が用い
られる。
８上に感光膜１９を形成し、該感光膜１９をマスクとし
て前記犠牲層１３ｂ上面の所定部位が露出されるように
前記絶縁層１８を食刻して上部接続溝１４を形成する。
この場合、前記犠牲層１３ｂは、絶縁層１８の食刻時に
エッチングストッパー（Etching stopper ）として作用
し、該絶縁層１８を食刻する方法としては、ＣＦ4 及び
ＣＨＦ 3 のようなガスを用いた異方性乾式食刻法が用い
られる。
【００１９】次いで、図６に示すように、前記犠牲層１
３ｂを選択的に食刻して、前記上部接続溝１４より幅が
大きく且つ傾斜した下部接続溝１６ｂを形成する。該犠
牲層１３ｂの除去方法は、Ｈ3 ＰＯ4 の溶液を用いた湿
式食刻法又はＳＦ6 のガスを用いた等方性乾式食刻法が
用いられる。次いで、図７に示すように、前記感光膜１
９を除去し、全ての構造物上に化学気相蒸着法ＣＶＤを
用いて上部電導線をなす上部電導層２０を形成した後、
パターニングを施して、本発明の工程を終了する。この
時、前記化学気相蒸着法ＣＶＤを用いると、熱分解によ
り導電性物質が蒸着して前記下部接続溝１６ｂに導電性
物質が充分に充填される。
３ｂを選択的に食刻して、前記上部接続溝１４より幅が
大きく且つ傾斜した下部接続溝１６ｂを形成する。該犠
牲層１３ｂの除去方法は、Ｈ3 ＰＯ4 の溶液を用いた湿
式食刻法又はＳＦ6 のガスを用いた等方性乾式食刻法が
用いられる。次いで、図７に示すように、前記感光膜１
９を除去し、全ての構造物上に化学気相蒸着法ＣＶＤを
用いて上部電導線をなす上部電導層２０を形成した後、
パターニングを施して、本発明の工程を終了する。この
時、前記化学気相蒸着法ＣＶＤを用いると、熱分解によ
り導電性物質が蒸着して前記下部接続溝１６ｂに導電性
物質が充分に充填される。
【００２０】図８は、本発明に係る半導体素子の配線構
造における接続溝の形成状態を立体的に示した斜視図で
あって、点線で示した部分は上部接続溝１４を示し、斜
線で示した部分は下部接続溝１６ｂの突出形成された下
部電導層１２の上面を示す。図示されたように、下部電
導層１２と下部接続溝１６ｂとの接触面積を極大化させ
るために、下部電導層１２の幅方向部位１２ａが露出さ
れるように形成されている。
造における接続溝の形成状態を立体的に示した斜視図で
あって、点線で示した部分は上部接続溝１４を示し、斜
線で示した部分は下部接続溝１６ｂの突出形成された下
部電導層１２の上面を示す。図示されたように、下部電
導層１２と下部接続溝１６ｂとの接触面積を極大化させ
るために、下部電導層１２の幅方向部位１２ａが露出さ
れるように形成されている。
【００２１】そして、本発明の一実施形態において、下
部及び上部電導層の物質は通常のアルミニウム又はアル
ミニウム合金、若しくは銅、金のような導電性の優秀な
金属又はその金属合金を適用することができる。
部及び上部電導層の物質は通常のアルミニウム又はアル
ミニウム合金、若しくは銅、金のような導電性の優秀な
金属又はその金属合金を適用することができる。
【００２２】
【発明の効果】以上説明したように本発明に係る半導体
素子の配線構造及びその形成方法によれば、上下両方の
電導層間の接続溝の下部電導層側の幅を大きくし、しか
も、接続溝の下方側部位をアンダーカットした形状に形
成すると共に、下部接続溝をその側面が下部電導層側に
向かって幅が大きくなるように傾斜させることにより、
上下両方の電導層の接触面積を極大化しているため、マ
スクの誤り整列により電導層と接続溝との誤り整列が発
生しても、自己整合的に接触面積を確保でき、半導体素
子の接触抵抗が減少して高信頼性の半導体素子を提供し
得るという効果が得られる。
素子の配線構造及びその形成方法によれば、上下両方の
電導層間の接続溝の下部電導層側の幅を大きくし、しか
も、接続溝の下方側部位をアンダーカットした形状に形
成すると共に、下部接続溝をその側面が下部電導層側に
向かって幅が大きくなるように傾斜させることにより、
上下両方の電導層の接触面積を極大化しているため、マ
スクの誤り整列により電導層と接続溝との誤り整列が発
生しても、自己整合的に接触面積を確保でき、半導体素
子の接触抵抗が減少して高信頼性の半導体素子を提供し
得るという効果が得られる。
【００２３】そして特に、本発明に係る半導体素子の配
線構造形成方法によれば、犠牲層を用い、その形成を工
夫するなどして、目的とする配線構造を実現することが
できる。
線構造形成方法によれば、犠牲層を用い、その形成を工
夫するなどして、目的とする配線構造を実現することが
できる。
【図１】本発明に係る半導体素子配線構造の一実施形
態、及び、マスクの誤り整列の発生された状態を示した
縦断面図である。
態、及び、マスクの誤り整列の発生された状態を示した
縦断面図である。
【図２】本発明に係る半導体素子配線構造形成方法の一
実施形態の第１工程を示した工程図である。
実施形態の第１工程を示した工程図である。
【図３】同上一実施形態の第２工程を示した工程図であ
る。
る。
【図４】同上一実施形態の第３工程を示した工程図であ
る。
る。
【図５】同上一実施形態の第４工程を示した工程図であ
る。
る。
【図６】同上一実施形態の第５工程を示した工程図であ
る。
る。
【図７】同上一実施形態の第６工程を示した工程図であ
る。
る。
【図８】本発明に係る半導体素子の配線構造を立体的に
示した斜視図である。
示した斜視図である。
【図９】従来の半導体素子の配線構造を示した縦断面図
である。
である。
１１：半導体基板 １２：下部電導層 １３ａ、１３ｂ：犠牲層 １４：上部接続溝１６ｂ ：下部接続溝 １８：絶縁層 １９：感光膜 ２０：上部電導層
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/3205 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288
Claims (12)
- 【請求項１】半導体基板（１１）と、 該半導体基板（１１）上に形成された下部電導層（１
２）と、 該下部電導層（１２）を包含した半導体基板（１１）上
に形成され、該下部電導層（１２）の上面が露出される
ように接続溝を有し、かつ該接続溝の該下部電導層（１
２）側の幅を大きくした絶縁層（１８）と、 該絶縁層（１８）上に前記接続溝が充填されるように形
成され、前記下部電導層（１２）に電気的連結された上
部電導層（２０）と、から構成され、 前記接続溝は、上部接続溝（１４）と、該上部接続溝
（１４）の下方に該上部接続溝（１４）よりも大きくア
ンダーカットして形成された下部接続溝（１６ｂ）と、
からなり、 前記下部接続溝（１６ｂ）は、該下部接続溝（１６ｂ）
の側面が前記下部電導層（１２）側に向かって幅が大き
くなるように前記半導体基板（１１）に対し傾斜して形
成されることを特徴とする半導体素子の配線構造。 - 【請求項２】前記絶縁層（１８）は、プラズマ化学気相
蒸着法により形成されたシリコン酸化膜である請求項１
記載の半導体素子の配線構造。 - 【請求項３】前記絶縁層（１８）は、スピンオングラス
及びプラズマ化学気相蒸着法により形成されたシリコン
酸化膜の積層構造である請求項１記載の半導体素子の配
線構造。 - 【請求項４】半導体基板（１１）上に下部電導層（１
２）及び犠牲層（１３ａ）を順次形成する工程と、 該犠牲層（１３ａ）と該下部電導層（１２）を同一パタ
ーンにパターニングした後、該犠牲層（１３ａ）の幅が
該下部電導層（１２）側に向かって大きくなるように、
その側面を前記半導体基板（１１）に対して傾斜させる
工程と、 該犠牲層（１３ａ）及び該下部電導層（１２） の包含さ
れた前記半導体基板（１１）上に絶縁層（１８）を形成
する工程と、 前記犠牲層（１３ａ）上面の一部が露出されるように該
絶縁層（１８）の所定領域を食刻して上部接続溝（１
４）を形成する工程と、 前記下部電導層（１２）が露出されるように前記犠牲層
（１３ａ）を食刻して前記上部接続溝（１４）よりも幅
が大きく且つ下部電導層（１２）側に向かって幅が大き
くなるように側面を前記半導体基板（１１）に対し傾斜
させた下部接続溝（１６ｂ）を形成する工程と、 前記上部接続溝（１４）及び下部接続溝（１６ｂ）が充
填されるように前記絶縁層（１８）上に上部電導層（２
０）を形成する工程と、 該上部電導層（２０）をパターニングする工程と、 を順次行う半導体素子の配線構造形成方法。 - 【請求項５】前記犠牲層（１３ａ）の側面を傾斜させる
工程では、前記犠牲層（１３ａ）をパターニングした
後、該犠牲層（１３ａ）を不活性ガスのプラズマを用い
てスパッターエッチングさせる請求項４記載の半導体素
子の配線構造形成方法。 - 【請求項６】前記絶縁層（１８）は、プラズマ化学気相
蒸着法を用いてシリコン酸化膜に形成する請求項４記載
の半導体素子の配線構造形成方法。 - 【請求項７】前記絶縁層（１８）は、スピンオングラス
及びプラズマ化学気相蒸着法を用いてシリコン酸化膜の
積層構造に形成する請求項４記載の半導体素子の配線構
造形成方法。 - 【請求項８】前記犠牲層（１３ａ）は、前記絶縁層（１
８）に対してエッチ選択性を有した絶縁性物質のシリコ
ン窒化膜である請求項４記載の半導体素子の配線構造形
成方法。 - 【請求項９】前記犠牲層（１３ａ）は、前記絶縁層（１
８）に対してエッチ選択性を有した導電性物質のＴｉ
Ｗ、又はＷである請求項４記載の半導体素子の配線構造
形成方法。 - 【請求項１０】前記犠牲層（１３ａ）は、湿式食刻法を
用いて前記絶縁層（１８）に対して選択的食刻する請求
項４記載の半導体素子の配線構造形成方法。 - 【請求項１１】前記犠牲層（１３ａ）は、等方性乾式食
刻法により前記絶縁層（１８）に対して選択的食刻する
請求項４記載の半導体素子の配線構造形成方法。 - 【請求項１２】前記絶縁層（１８）は、ＣＦ 4 及びＣＨ
Ｆ 3 のガスを用いた異方性乾式食刻法により食刻する請
求項４記載の半導体素子の配線構造形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR67324/1995 | 1995-12-29 | ||
| KR1019950067324A KR100214467B1 (ko) | 1995-12-29 | 1995-12-29 | 반도체소자의 배선구조 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09191051A JPH09191051A (ja) | 1997-07-22 |
| JP2787571B2 true JP2787571B2 (ja) | 1998-08-20 |
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| Application Number | Title | Priority Date | Filing Date |
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| US6566759B1 (en) * | 1999-08-23 | 2003-05-20 | International Business Machines Corporation | Self-aligned contact areas for sidewall image transfer formed conductors |
| US6195873B1 (en) * | 1999-09-08 | 2001-03-06 | Advanced Micro Devices, Inc. | Method for decreasing contact resistance |
| JP2001127151A (ja) * | 1999-10-26 | 2001-05-11 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR100365642B1 (ko) * | 2000-10-30 | 2002-12-26 | 삼성전자 주식회사 | 접촉창을 갖는 반도체 장치의 제조 방법 |
| KR100366635B1 (ko) * | 2000-11-01 | 2003-01-09 | 삼성전자 주식회사 | 반도체 소자의 금속 배선 및 그 제조방법 |
| DE10257681B4 (de) * | 2002-12-10 | 2008-11-13 | Infineon Technologies Ag | Verfahren zum Herstellen einer integrierten Schaltungsanordnung, die eine Metallnitridschicht enthält, und integrierte Schaltungsanordnung |
| DE10305365B4 (de) * | 2003-02-10 | 2005-02-10 | Infineon Technologies Ag | Verfahren und Anordnung zum Kontaktieren von Anschlüssen eines Bipolartransistors |
| DE102004029519A1 (de) * | 2004-06-18 | 2006-01-12 | Infineon Technologies Ag | Verfahren zum Herstellen einer Schicht-Anordnung |
| DE102006035645B4 (de) * | 2006-07-31 | 2012-03-08 | Advanced Micro Devices, Inc. | Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis |
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| KR102070097B1 (ko) * | 2013-08-13 | 2020-01-29 | 삼성전자주식회사 | 다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치 |
| CN113658995B (zh) * | 2021-10-20 | 2022-04-15 | 北京京东方技术开发有限公司 | 显示基板、触控显示面板及显示装置 |
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|---|---|---|---|---|
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| IT1190294B (it) * | 1986-02-13 | 1988-02-16 | Selenia Ind Elettroniche | Una struttura di fotopolimero a multistrati (mlr) per la fabbricazione di dispositivi mesfet con gate submicrometrico e con canale incassato (recesse) di lunghezza variabile |
| JPH0226020A (ja) * | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 半導体装置及び半導体装置の製造方法 |
| US4943539A (en) * | 1989-05-09 | 1990-07-24 | Motorola, Inc. | Process for making a multilayer metallization structure |
| JP3128811B2 (ja) * | 1990-08-07 | 2001-01-29 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
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