KR100223872B1 - 금속 배선 구조 및 그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 배선 구조 및 형성방법에 관한 것으로서 특히, 전기적 특성 개선과 신뢰성 향상을 도모한 금속배선 구조 및 형성방법에 관한 것이다.
이와 같은 본 발명에 따른 금속배선 구조는 반도체 기판상에 형성된 절연막과 식각저지막, 상기 식각저지막과 절연막을 통과하는 접속 구멍을 통하여 상기 반도체 기판 상의 소정영역과 접속되는 콘택 플러그, 상기 콘택 플러그 및 식각저지막 상에 형성된 전도층으로 형성됨을 특징으로 한다.
Description
본 발명은 금속배선에 관한 것으로서, 특히 전기적 특성 개선과 신뢰성 향상을 도모하기 위한 금속배선 구조 및 그 형성방법에 관한 것이다.
고집적화에 따른 반도체 공정의 미세화는 수평 및 수직 치수를 모두 쉬링크(shrink)하고 있다. 또한 배선공정에 있어서는 콘택 치수의 감소로 인한 콘택홀의 종횡비(aspect ratio) 증가로 인하여 콘택 부위만을 특별히 금속으로 채우는 콘택플러그(plug) 공정이 보편적으로 사용되고 있다.
이하 첨부한 도면을 참조하여 종래 기술에 의한 금속배선 구조 및 형성방법을 알아보기로 한다.
도1은 종래 기술에 의한 금속배선 구조를 나타낸 단면도이고, 도2a 내지 도2e는 종래 기술에 의한 금속배선 형성방법을 나타낸 공정 단면도이다.
우선, 도1에 도시된 바와 같이, 실리콘 기판(10)이 소정영역에 접속되어 콘택홀을 통과하는 콘택 플러그(12)가 형성되고 잇고 상기 콘택 플러그(12) 및 실리콘 질화막(11)상부에는 전도층(13)이 형성되어 있다.
다음에 종래 기술에 의한 금속배선 형성방법은 도2a에 나타난 바와 같이 실리콘 기판(20) 상에 절연막 예컨대 실리콘 질화막(21)을 증착한다.
이어 도2b에 도시된 바와 같이 상기 실리콘 질화막(21)에 이방성 식각공정을 실시하여 상기 실리콘 기판(20)이 소정영역이 노출되도록 콘택홀을 형성한다.
그 다음 도2c와 같이 상기 노출된 실리콘 기판(20) 및 실리콘 질화막(21) 전면에 도전물질을 증착하여 제 1 전도층(22)을 형성한다.
이어 도2d에 도시된 바와 같이 상기 제 1 전도층에 에치백(etch-back) 공정을 실시하여 콘택 플러그(22a)를 형성한다.
그 다음 도2e에 나타난 바와 같이 상기 콘택 플러그(22a) 및 실리콘 질화막(21) 전면에 도전물질을 증착하여 제2 전도층(23)을 형성한다.
종래 기술에 의한 금속 배선 형성방법에 있어서, 도2d에서와 같이 에치백(etch-back)이 진행된 후에는 콘택홀 높이에 대하여 실제로 콘택 내에 채워진 콘택플러그(contact plug)의 높이는 조금 낮으며, 이후 공정시 도2e에서와 같이 콘택홀 부근에 단차피복성(step-coverage)의 문제가 발생하여 전기적인 콘택 저항 증가와 콘택 마이그레이션(contact migration) 또는 일렉트로 마이그레이션(electromigration)과 같이 신뢰성 저하의 원인이 된다.
본 발명은 상기한 종래의 문제점을 해결하기 위하여 제안된 것으로서, 전기적 특성개선과 신뢰성 향상을 도모할 수 있는 금속배선 구조 및 그 형성방법을 제공하는데 그 목적이 있다.
도1은 종래기술에 의한 금속배선 구조를 나타낸 단면도
도2a 내지 도2e는 종래 기술에 의한 금속배선 형성방법을 도시한 공정 단면도
도3은 본 발명의 실시예에 따른 금속배선 구조를 나타낸 단면도
도4a 내지 도4f는 본 발명의 실시예에 따른 금속배선 형성방법을 도시한 공정 단면도
* 도면의 주요부분에 대한 부호의 설명
40 : 실리콘 기판 41 : 제 1 절연막
42 : 식각저지막 43 : 제2 절연막
44 : 제 1 전도층 44a : 큰택 플러그
45 : 제2 전도층
본 발명의 실시예에 따른 금속배선 구조는 반도체 기판 상에 형성된 절연막과 식각저지막, 상기 식각저지막과 절연막을 통과하는 접속 구멍을 통하여 상기 반도체 기판상의 소정영역과 접속되는 콘택 플러그, 상기 콘택 플러그와 식각저지막상에 형성된 전도층을 포함하여 구성된다.
상기한 목적을 달성하기 위한 본 발명에 따른 금속배선 형성방법은 반도체기판 상에 제1절연막, 식각저지막 및 제2절연막을 차례로 형성하는 단계, 상기반도체 기판의 소정영역이 노출되도록 접속구멍을 형성하는 단계, 상기 접속 구멍 및 반도체 기판 전면에 도전물질을 증착하여 제1전도층을 형성한 후 에치백 하는 단계, 상기 제2절연막을 제거하는 단계 및 상기 제1전도층 및 식각저지막 상에 제2전도층을 형성하는 단계를 포함한다.
이하 첨부한 도면을 참조하여 본 발명을 더욱 상세하게 설명하면 다음과 같다.
도3은 본 발명의 실시예에 따른 금속배선 구조를 나타낸 단면도이고, 도4a 내지 4f는 본 발명의 실시예에 따른 금속 배선 형성방법을 도시한 공정 단면도이다.
우선, 본 발명의 실시예에 따른 금속배선 구조는 도3에 도시된 바와 같이 실리콘 기판(30)이 소정영역에 접속되어 콘택홀을 통과하는 제1도전물질로 이루어진 콘택 플러그(44a)가 형성되어 있고 상기 콘택 플러그 상부에는 전도층(45)이 형성되어 있다. 상기 실리콘 기판(40) 상에는 제1절연막(41) 및 식각저지막(42)이 차례로 형성되어 상기 콘택홀에 의해 분리되어 있다.
상기 제1절연막(41)은 예컨대, 실리콘 산화막(SiO2)을 이용하는 것이 바람직하다.
또한, 상기 식각저지막(42)은 실리콘 산화막(Si3N4)을 이용하는 것이 바람직하다.
다음에 본 발명의 실시예에 따른 금속 배선 형성방법은 도4a에 도시된 바와 같이 실리콘 기판(40) 상에 제 1 절연막(41), 식각저지막(42) 및 제2 절연막(43)을 차례로 증착한다. 이때 상기 제1, 제2절연막(41, 43)은 실리콘 산화막(SiO2)을 이용하는 바람직하다.
이어 도4b에 나타난 바와 같이 상기 제2절연막(43)과 식각저지막(42) 및 제 1 절연막(41)에 차례로 이방성 식각공정을 실시하여 상기 실리콘 기판(40)의 소정영역이 노출되도록 콘택홀을 형성한다.
다음에 도4c에 도시된 바와 같이 상기 노출된 실리콘 기판(40) 및 제2절연막(43) 전면에 도전물질로 이루어진 제1전도층(44)을 증착한다.
이어 도4d에 도시된 바와 같이 상기 제1전도층(44)에 에치백(etch back) 공정을 실시하여 콘택 플러그(44a)를 형성한다.
그 다음 도4e에 나타난 것과 같이 상기 제2절연막(43)을 식각공정으로 제거한다. 이때, 상기 식각저지막(42)은 제2절연막(43)을 제거할 때 에치 스탑층(etch stop layer)으로서의 역할을 한다. 또한, 상기 제2절연막(43)은 습식식각공정 또는 플라즈마에 의한 건식식각 공정을 이용하여 제거할 수 있다.
이어 도4f와 같이 상기 콘택 플러그(44a) 및 식각저지막(42) 상부에 도전물질로 이루어진 제2전도층(45)을 증착한다.
본 발명에 따른 금속 배선 구조에 의하면, 콘택홀 내에 플러그된 전도층의 매몰비를 증가시킴으로써 콘택홀의 단차피복성(stepcoverag)을 향상시키고 콘택 저항 특성을 개선하고 또한, 실리콘 질화막에 의한 열전도도 증가로 실제 회로 동작시 국부적으로 발생하는 열의 용이한 발산으로 회로의 신뢰성을 크게 증가시키는 효과가 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (10)
- (정정) (1) 반도체 기판상에 형성된 절연막과 식각저지막, (2) 상기 식각저지막과 절연막을 통과하는 접속 구멍을 통하여 상기 반도체기판 상의 소정영역과 접속되는 콘택 플러그, (3) 상기 콘택 플러그 및 식각저지막 상에 형성된 전도층으로 형성된 것을 특징으로 하는 금속 배선 구조.
- 제1항에 있어서, 제 (2) 단계에서 상기 절연막은 실리콘 산화막(SiO2)인 것을 특징으로 하는 금속 배선 구조.
- 제1항에 있어서, 제 (2) 단계에서 상기 식각저지막은 실리콘 산화막(Si3N4)인 것을 특징으로 하는 금속 배선 구조.
- 제3항에 있어서, 상기 식각저지막의 두께는 50∼2000Å인 것을 특징으로 하는 금속 배선 구조.
- (정정) (1) 반도체 기판 상에 제1절연막, 식각저지막 및 제2절연막을 차례로 형성하는 단계; (2) 상기 반도체 기판의 소정영역이 노출되도록 접속구멍을 형성하는 단계; (3) 상기 접속 구멍 및 반도체 기판 전면에 도전 물질을 증착하여 제1전도층을 형성한 후, 에치백하여 콘택 플러그를 형성하는 단계; (4) 상기 제2절연막을 제거하는 단계; (5) 상기 콘택 플러그 및 식각저지막 상에 제2전도층을 형성하는 단계로 이루어지는 것을 특징으로 하는 금속 배선 형성방법.
- 제5항에 있어서, 제 (1) 단계에서 상기 제1및 제2절연막을 실리콘 산화막(SiO2)인 것을 특징으로 하는 금속 배선 형성방법.
- 제5항에 있어서, 제 (1) 단계에서 상기 식각저지막은 실리콘 산화막(Si3N4)인 것을 특징으로 하는 금속 배선 형성방법.
- 제7항에 있어서, 상기 식각저지막의 두께는 50∼2000Å인 것을 특징으로 하는 금속 배선 형성방법.
- 제5항에 있어서, 제 (4) 단계에서 상기 제2절연막을 HF을 용액에 의한 습식식각 공정으로 제거하는 것을 특징으로 하는 금속 배선 형성방법.
- 제5항에 있어서, 제 (4) 단계에서 상기 제2절연막을 플라즈마에 의한 건식식각 공정으로 제거하는 것을 특징으로 하는 금속 배선 형성방법.
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| KR1019960029220A KR100223872B1 (ko) | 1996-07-19 | 1996-07-19 | 금속 배선 구조 및 그 형성방법 |
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| KR1019960029220A KR100223872B1 (ko) | 1996-07-19 | 1996-07-19 | 금속 배선 구조 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR980011859A KR980011859A (ko) | 1998-04-30 |
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1996
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| KR980011859A (ko) | 1998-04-30 |
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