JP3618974B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、導電領域上に形成された絶縁膜を貫通し、その導電領域に電気的に接続するコンタクトを含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの高集積化に伴い素子の微細化が進み、ＬＳＩの製造工程も複雑化が進んでいる。それに伴い、上層−下層配線（活性領域）間を接続するコンタクトホールのアスペクト比（アスペクト比＝（コンタクトホールの深さ）／（コンタクトホールの直径））は増大し続けている。現在のようなＬＳＩでは、このような高アスペクト比のコンタクトホール内に形成されるコンタクトに関しても、十分な信頼性を確保するため、コンタクトホール内を導電性物質で埋設する技術（プラグ技術）が広く使用されてきている。
【０００３】
一般にコンタクトホールの埋設に用いる物質としての導電性物質は、ドープトポリシリコン、タングステンなどが用いられているが、ドープトポシリシリコンは比抵抗値が比較的大きく、使用箇所が限定されるなどの制約がある。またタングステンについては、ブランケットＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってタングステンプラグを形成したい場合に、下地として密着層、バリア層が必須となり、構造、製造工程が複雑で、コストが高いという問題を有している。
【０００４】
これに対し、チタンナイトライドをコンタクトホールの埋設に用いる研究、開発が進んでいる。チタンナイトライドは高耐熱性物質で比抵抗値が比較的低く、成膜の際に密着層を必要としないため、構造、製造工程が簡単になるという利点がある。
チタンナイトライドによってコンタクトを形成する技術（ＴｉＮプラグ技術）に関して、Ｋ．Ｏｈｔｏ ｅｔ ａｌ．，１９９６ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ＳａｎＦｒａｎｃｉｓｃｏ，ＣＡ，ｐｐ．３６１−３６４，Ｋ．Ｍｏｒｉ ｅｔ ａｌ．，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ １９９１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｙｏｋｏｈａｍａ，ｐｐ．２１０−２１２ 等がある。
【０００５】
次に、一般的なチタンナイトライドプラグの形成方法を説明する。図４は従来の技術によって形成されたコンタクトの断面投影図を示すものであり、図において、１０１は半導体基板、１０２は半導体基板の非活性領域に形成された素子分離膜、１０３は半導体基板１０１の活性領域の表面領域に形成された不純物領域、１０４は半導体基板１０１上に積層された絶縁膜、１０５は絶縁膜１０４内に埋設されたコンタクトであり、コンタクト１０５は絶縁膜１０４に開口されたコンタクトホールの内壁に成膜されたチタン膜１０６とコンタクトホールを埋設するチタンナイトライド膜１０７によって構成されているとする。このコンタクト１０５の底面はチタンシリサイド膜１０８を介して不純物領域１０３に接している。
【０００６】
また、絶縁膜１０４の表面には、コンタクト１０５の上部に接する状態の上層配線１０９がパターニングされている。
なお、コンタクト１０５を構成するチタンナイトライド膜１０７の膜内には成膜時に生じたクラック１１０が残った状態となる。
【０００７】
次に、図４の半導体装置の製造方法について説明する。
まず、図５（ａ）に示すように、半導体基板１０１の表面に素子分離膜１０２を形成し、さらに活性領域に不純物領域１０３を形成する。その後、絶縁膜１０４を積層し、絶縁膜１０４内に不純物領域１０３の表面を一部露出させるコンタクトホール１０４ａを開口する。
【０００８】
その後、図５（ｂ）に示すように、チタン膜１０６をスパッタリング若しくはＣＶＤ法によって積層し、熱処理を加えることでコンタクトホール１０４ａの底面にチタンシリサイド膜１０８を形成する。
次に、図５（ｃ）に示すように、ＣＶＤ法によってチタンナイトライド膜１０７を積層し、コンタクトホール１０４ａ内を埋設し、コンタクト１０５を形成する。このとき、成膜したチタンナイトライド膜１０７にはクラック１１０が形成される。
【０００９】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によってエッチバックを行い、絶縁膜１０４の表面上のチタンナイトライド膜１０７及びチタン膜１０６を除去する。
その後、コンタクトホール１０５の上部に電気的に接する上層配線１０９をパターニングすることで図４に相当する半導体装置を得ることが可能である。
【００１０】
このように形成した半導体装置にあっては、コンタクト１０５を構成するチタンシリサイド膜１０７の成膜時に、チタンシリサイド膜１０７の膜厚が７００Å（一般的なＣＶＤ法による場合）よりも大きな膜厚とすると膜ストレスによってクラック１１０が生じていた。このクラック１１０のために完成後の半導体装置の信頼性は劣化していた。
【００１１】
よって、信頼性良くチタンナイトライド膜１０７を含むコンタクト１０５（ＴｉＮプラグ）を形成するためにはチタンナイトライド膜１０７の最大膜厚がクラックを形成しない程度の膜厚で制限されてしまい、コンタクト１０５の開口径が大きなコンタクトホール１０４ａには上記の従来の技術による半導体装置及びその製造方法を適用することは困難であった。
【００１２】
また、別の従来の技術として、特開平８−３０６６６４号公報に記載された技術がある。この技術はコンタクトホール内を導電物質で埋設する際、一度のスパッタリング工程で埋設を行うと、コンタクトホール内部が完全に埋設される前に開口部上部に局部的に厚い導電物質が積層され埋め込み特性が悪化すること（ボイドの形成）を抑制するための技術でり、コンタクトホールを開口後、最初にスパッタリング法によって完全にコンタクトホール内を埋設しない程度にチタンナイトライド膜を積層し、次に絶縁膜表面に積層されたチタンナイトライド膜をエッチバックし、さらにスパッタリング法によってチタンナイトライド膜を積層してコンタクトホールを埋設することで、埋め込み特性を向上させるという技術である。
【００１３】
【発明が解決しようとする課題】
この発明は上記のような問題を解決するためになされたものであり、チタンナイトライド膜１０７によるコンタクトホール１０４ａによる埋め込みを、コンタクトホール１０４ａの開口径に応じて、複数回のチタンナイトライド膜の成膜によって行い、１回の成膜によって形成されるチタンナイトライド膜の膜厚を、クラックが形成されない程度の大きさに抑制し、コンタクト１０５の信頼性を得るものである。
【００１４】
【課題を解決するための手段】
この発明の請求項１の半導体装置の製造方法は、導電領域上に絶縁膜を成膜し、上記絶縁膜の表面から上記導電領域に当接するコンタクトホールを開口する工程、上記コンタクトホールの内壁及び底面に沿ってＣＶＤ法により第一のチタンナイトライド膜を積層する工程、製造過程にある半導体装置を常温に戻す工程、上記第一のチタンナイトライド膜が積層された上記コンタクトホール内にＣＶＤ法により第二のチタンナイトライド膜を積層して上記コンタクトホールを埋設し、コンタクトを得る工程を含んでおり、コンタクトホールの内壁及び底面に沿ってＣＶＤ法により第一のチタンナイトライド膜を積層する工程と、製造過程にある半導体装置を常温に戻す工程を複数回繰り返すことで上記コンタクトホール内に複数層からなる上記第一のチタンナイトライド膜を形成し、第一のチタンナイトライド膜に生じたクラックを第二のチタンナイトライド膜によって充填するものである。
【００１５】
また、この発明の請求項２の半導体装置の製造方法は、請求項１に対応する半導体装置の製造方法において、第二のチタンナイトライド膜は７００Å以下の膜厚となるように成膜され、コンタクトホールの内壁及び底面に積層された第一のチタンナイトライド膜によって構成される開口径１０００Å以下の開口部内部を埋め込むものである。
【００１６】
さらに、この発明の請求項３の半導体装置の製造方法は、請求項１に対応する半導体装置の製造方法において、コンタクトホールを開口後、少なくとも上記コンタクトホールの底面に密着するチタン、ニッケル、コバルトのいずれかからなる膜を形成する工程を含むものである。
【００２３】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１について説明する。
図１は、この発明によって形成された半導体装置を示すものであり、図において符号１は半導体基板、２は半導体基板１の表面の非活性領域に形成された素子分離膜、３は半導体基板１の表面領域の活性領域に形成された不純物領域、４は半導体基板１の表面に積層された絶縁膜、５は絶縁膜４の内部に埋設して形成されたコンタクトであり、このコンタクト５は絶縁膜４に開口されたコンタクトホールの内壁にチタン膜６が密着しており、チタンナイトライド膜７によって埋設された構造であり、コンタクト５の底面はチタンシリサイド膜８を介して不純物領域３に接している。さらに、絶縁膜４の表面にはコンタクト５の上面に接して上層配線９が形成され、コンタクト５を介して上層配線９と不純物領域３とが電気的に接続されている。
【００２４】
なお、この図１の半導体装置のコンタクト５の水平方向の直径は３０００Å程度であり、コンタクト５を構成するチタンナイトライド膜７は複数回のＣＶＤ法によるチタンナイトライド膜の成膜によって形成されたものであり、コンタクトホールを埋め込む際の最終回のＣＶＤ法によるチタンナイトライド膜の成膜工程において成膜されるチタンナイトライド膜の厚さは、膜内にクラックが形成されない程度の膜厚とすることを特徴とするものである。
【００２５】
次に、この発明による実施の形態１の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように半導体基板１の非活性領域となる領域に素子分離膜２を形成する。その後、活性領域となる半導体基板１の表面領域に不純物注入若しくは拡散によって不純物領域３を形成する。さらに絶縁膜４を半導体基板１の表面に積層し、次にこの絶縁膜４に対して選択的に異方性エッチングを行い開口径３０００Å程度のコンタクトホール４ａを開口し、不純物領域３の表面を一部表出させる。なお、この図２においてはコンタクトホール４ａの形状は円筒である例を示しているが、適応するデバイスに応じて、異なる形状のコンタクトホールとすることも可能である。
【００２６】
その後、図２（ｂ）に示すように、ＣＶＤ法若しくはスパッタリング法によって少なくともコンタクトホール４ａの底面にチタン膜６を積層する。その後、熱処理を加えて、コンタクトホール４ａの底面に位置する半導体基板１とチタン膜６とを互いに反応させ、チタンシリサイド膜８を形成する。この熱処理は必要に応じて行えば良い。下層配線に相当する物質がどのような物質であるかによって熱処理等の処理を行うことが適当である。
【００２７】
なお、半導体基板１の表面領域とコンタクト５との接続の場合には、上述のようにチタン膜６をコンタクトホール４ａの底面部分に成膜することでコンタクト抵抗低減層とできるが、チタン膜６をコバルト膜、ニッケル膜に代えることも可能であり、これらの膜によってもコンタクト抵抗低減を図ることができ良好な電気的接続が可能となる。また、下層配線を構成する物質によってはチタン膜６に相当する膜の形成を省略することも可能である。
【００２８】
次に、図２（ｃ）に示すように、チタンナイトライド膜７ａをＣＶＤ法によって５００Å程度の膜厚となるように成膜し、この製造過程にあるウェハを常温に戻す。このとき、コンタクトホール４ａの内部は完全には埋め込まれず、開口径の小さなコンタクトホール４ａが形成された状態となる。
なお、チタンナイトライド膜７ａは、その膜厚が５００Åと小さいため、成膜時に生じるストレスが小さく、膜内にクラックが形成されることがない。
【００２９】
その後、チタンナイトライド膜の成膜工程と、ウェハを常温まで戻す工程を繰り返し、（開口径が３０００Åであれば、３回、若しくはそれ以上の回数を繰り返す。）コンタクトホール４ａの開口部を徐々に埋め込んで行き、複数層からなるチタンナイトライド膜７ｂを得る。このときのコンタクトホール４ａの開口径は１０００Å以下の寸法となる。
図２（ｄ）に、チタンナイトライド膜７ｂが形成された段階で、一回のＣＶＤ法によって積層するチタンナイトライド膜の膜厚が大きく、成膜時の膜ストレスが大きくなることでクラック１０が生じた場合の図を示す。
クラック１０は、チタンナイトライド膜７ｂの露出した表面部分から膜内に向かって形成されている。
【００３０】
次に、図２（ｅ）に示すように、クラック１０が形成されない程度の小さな膜厚（一般的なＣＶＤ法では、７００Åより大きな膜厚の場合クラックが生じるため、７００Å以下の膜厚とする。）、例えば５００Å程度のチタンナイトライド膜７をＣＶＤ法によって成膜することでコンタクトホール４ａの開口部を完全に埋め込む。このとき同時にクラック１０の間隙部分にも同様にチタンナイトライドを充填することができ、結果的にクラック１０をチタンナイトライド膜で塞ぐことが可能となる。
【００３１】
その後、図２（ｆ）に示すように、絶縁膜４の表面に積層されたチタン膜６及びチタンナイトライド膜７をＣＭＰ法によって除去する。ＣＶＤ法でなはく、化学反応を用いたドライエッチングによって不要となるチタン膜６及びチタンナイトライド膜７を除去することも可能であり、さらに絶縁膜４上に一部を残した状態にパターニングし、上層配線等として用いることも可能である。
さらに、絶縁膜４の表面に、コンタクト５の上面に接する状態に上層配線９をパターニングすることで、図１に示すような半導体装置を得ることが可能となる。
【００３２】
このように、チタンナイトライド膜７を含むコンタクト５を形成する場合に、ＣＶＤ法によるチタンナイトライド膜の成膜と、ウェハを常温とする工程とを、それぞれ複数回繰り返してコンタクトホール４ａの埋設を行い、コンタクトホール４ａを完全に埋め込む際のチタンナイトライド膜の成膜条件をクラックが形成されないような小さな膜厚とすることで、それまでの工程で成膜していたチタンナイトライド膜７ｂにクラック１０が形成されていたとしても、そのクラック１０の間隙内を次工程で成膜するチタンナイトライド膜によって充填でき、間隙を塞ぐことができる。従って、信頼性の高いコンタクト５（ＴｉＮプラグ）を得ることが可能となる。
【００３３】
上記のような構造のコンタクト５は、絶縁膜を介して上部及び下部に形成された導電領域を電気的に接続する部分に広く適用することが可能であり、特に開口径が比較的大きく、一度のＣＶＤ法によるチタンナイトライド膜の埋め込みではクラックが形成されてしまうコンタクトに適応することが望ましい。
【００３４】
なお、この製造工程の図２（ｄ）に示したクラック１０は、発明に必須の構成ではなく、コンタクト５の製造過程においてクラック１０生じたか生じないかにかかわらず、この発明を用いることで、最終的に信頼性の高いコンタクト５が得られるということを示すためのものである。
この発明の複数回のチタンナイトライド膜の成膜工程において、クラックが生じない場合は、より信頼性の高いコンタクト５（ＴｉＮプラグ）が得られることは言うまでもない。
【００３５】
なお、チタンナイトライド膜を所定の膜厚以上の厚さに成膜した場合にクラックが生じるという主原因は、ＣＶＤ法によるチタンナイトライド膜の成膜時の熱ストレスによるものと考えられている。
また、コンタクトホール径、一度の成膜によるチタンナイトライド膜の膜厚などの例を示したが、形成しようとするコンタクトホール径に応じて、内部に埋め込むチタンナイトライド膜の膜厚が変化することは言うまでもない。
【００３６】
実施の形態２．
次に、この発明の実施の形態２について説明する。
この実施の形態２は、実施の形態１の製造方法とは異なる製造方法を示すものである。
実施の形態１では、コンタクトホール４ａを埋め込む際に、ＣＶＤ法による複数回のチタンナイトライド膜の埋め込みを繰り返し、最後にクラックを形成しない膜厚のチタンナイトライド膜を成膜することでコンタクトホール４ａ内を完全に埋め込み、コンタクト５を形成していた。この実施の形態２では、２回のチタンナイトライド膜の成膜でコンタクトホール４ａ内の埋め込みを完全に行うことを特徴としている。
【００３７】
この実施の形態２の半導体装置の製造方法を説明する。なお、実施の形態１の説明に用いた図面に付した符号とこの実施の形態２の説明に用いる符号とで同一符号は同一若しくは相当部分を示すものである。
まず、図３（ａ）に示すように、半導体基板１上の絶縁膜４に開口径３０００Å程度のコンタクトホール４ａを開口する。その後、図３（ｂ）に示すように、チタン膜６をＣＶＤ法若しくはスパッタリング法によって積層し、必要に応じて、熱処理を加え、コンタクトホール４ａの底面部分をシリサイド化し、チタンシリサイド膜８を形成する。
【００３８】
次に、図３（ｃ）に示すように、ＣＶＤ法によってチタンナイトライド膜７ｃを成膜する。このときのチタンナイトライド膜７ｃの膜厚は、コンタクトホール４ａを完全には埋設しない程度の膜厚、例えば１０００Å程度の膜厚となるように積層する。このとき、開口径が１０００Å程度の小さなコンタクトホール４ａが形成された状態となる。
チタンナイトライド膜７ｃの積層後、この製造過程にある半導体装置が形成されているウェハを常温に戻す。
ＣＶＤ法によって積層するチタンナイトライド膜７ｃの膜厚が大きいため、成膜時の膜ストレスが大きく、膜内にはクラック１０が形成される。
【００３９】
その後、図３（ｄ）に示すように、二度目のチタンナイトライド膜の成膜をＣＶＤ法によって行い、コンタクトホール４ａの内部を完全に埋設してコンタクト５を得る。
この２度目のチタンシリサイド成膜の際のチタンシリサイド膜の膜厚は、５００Å程度とし、成膜時に生じる膜ストレスが小さく、クラックが形成されない程度であり、さらに１度目に成膜されるチタンナイトライド膜７ｃの膜厚と２度目に成膜されるチタンナイトライド膜の膜厚との合計が、コンタクトホール４ａの埋設に必要な膜厚とする。なおコンタクトホール４ａの内壁に付着形成するチタン膜６の膜厚はコンタクトホール４ａの開口径と比較して非常に小さいため、近似的にコンタクトホール４ａの開口径はチタンナイトライド膜７の径と考える。
【００４０】
次に、図３（ｅ）に示すように、絶縁膜４上のチタン膜６及びチタンナイトライド膜７を必要に応じて除去する。（図面の場合は絶縁膜４上のチタン膜６及びチタンナイトライド膜７をＣＭＰ法によって全て除去している。）
その後、上層配線９をコンタクト５の上部に接するように形成することで図１に示すような半導体装置を得ることが可能となる。
【００４１】
上記のように、コンタクトホール４ａを完全に埋め込む際にクラックを形成しないチタンナイトライド膜を成膜することで、１度目のコンタクトホール４ａの埋め込み時に成膜したチタンナイトライド膜７ｃにクラック１０が生じていても、このクラック１０の間隙に次工程でチタンナイトライドを充填して塞ぐことが可能であり、結果的にクラック１０の悪影響のない信頼性の高いコンタクト５（ＴｉＮプラグ）を得ることができる。
【００４２】
なお、実施の形態１と同様に、チタンシリサイド膜８の形成は任意であり、またチタン膜６は、下層配線に相当する物質に応じてコバルト、ニッケル等の物質に代えて形成することも可能であり、この物質はコンタクト５の抵抗低減が可能となる膜であればチタン、ニッケル、コバルトに限らず、用いることができる。さらに図３（ｄ）に示した絶縁膜４上のチタンナイトライド膜７及びチタン膜６は必要に応じて除去しても良いし、また上層配線等として必要な部分のみ選択的に残すことも可能であることは言うまでもない。
【００４３】
【発明の効果】
以下に、この発明の各請求項の効果について記載する。
この発明の請求項１に係る半導体装置の製造方法は、コンタクトホール内を第一、第二のチタンナイトライド膜で埋設し、チタンナイトライド膜の成膜毎に常温に戻すことで熱によるストレスを解消することが可能となる。さらに第一のチタンナイトライド膜にクラックが生じた場合においても、次工程の第二のチタンナイトライド膜の成膜と同時にクラック内を充填することが可能であり、良好な電気特性の半導体装置を得ることが可能となる。
また、第一のチタンナイトライド膜を複数の層とし、ＣＶＤ法による成膜毎に常温とすることで膜ストレスを解消し、クラックの形成を抑制し、良好な電気特性の半導体装置を得ることが可能となる。
さらに、第一のチタンナイトライド膜に生じたクラックを第二のチタンナイトライド膜によって充填することで、クラックが形成されなかった場合に相当する良好な電気特性を得ることが可能となる。
【００４４】
また、この発明の請求項２に係る半導体装置の製造方法は、請求項１に対応する効果に加え、第二のチタンナイトライド膜を７００Å以下の膜厚とすることでクラックの形成を抑制することが可能であり、第一のチタンナイトライド膜に生じたクラックを抑制できるとともに、コンタクトホール内を確実に充填することが可能となり、最終的に、第一のチタンナイトライド膜にクラックが生じなかった場合と同様の良好な電気特性の半導体装置を得ることが可能となる。
【００４５】
さらに、この発明の請求項３に係る半導体装置の製造方法は、請求項１の効果に加え、コンタクトの底面にチタン、コバルト、ニッケルのいずれかからなる膜を形成するため、コンタクト抵抗を低減することが可能となり、良好な電気特性の半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置を示す図である。
【図２】この発明の実施の形態１の半導体装置の製造方法を示す図である。
【図３】この発明の実施の形態２の半導体装置の製造方法を示す図である。
【図４】従来の技術を示す図である。
【図５】従来の技術を示す図である。
【符号の説明】
１．半導体基板
２．素子分離膜
３．不純物領域
４．絶縁膜
４ａ．コンタクトホール
５．コンタクト
６．チタン膜
７、７ａ、７ｂ、７ｃ．チタンナイトライド膜
８．チタンシリサイド膜
９．上層配線
１０．クラック
【発明の属する技術分野】
この発明は、導電領域上に形成された絶縁膜を貫通し、その導電領域に電気的に接続するコンタクトを含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの高集積化に伴い素子の微細化が進み、ＬＳＩの製造工程も複雑化が進んでいる。それに伴い、上層−下層配線（活性領域）間を接続するコンタクトホールのアスペクト比（アスペクト比＝（コンタクトホールの深さ）／（コンタクトホールの直径））は増大し続けている。現在のようなＬＳＩでは、このような高アスペクト比のコンタクトホール内に形成されるコンタクトに関しても、十分な信頼性を確保するため、コンタクトホール内を導電性物質で埋設する技術（プラグ技術）が広く使用されてきている。
【０００３】
一般にコンタクトホールの埋設に用いる物質としての導電性物質は、ドープトポリシリコン、タングステンなどが用いられているが、ドープトポシリシリコンは比抵抗値が比較的大きく、使用箇所が限定されるなどの制約がある。またタングステンについては、ブランケットＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってタングステンプラグを形成したい場合に、下地として密着層、バリア層が必須となり、構造、製造工程が複雑で、コストが高いという問題を有している。
【０００４】
これに対し、チタンナイトライドをコンタクトホールの埋設に用いる研究、開発が進んでいる。チタンナイトライドは高耐熱性物質で比抵抗値が比較的低く、成膜の際に密着層を必要としないため、構造、製造工程が簡単になるという利点がある。
チタンナイトライドによってコンタクトを形成する技術（ＴｉＮプラグ技術）に関して、Ｋ．Ｏｈｔｏ ｅｔ ａｌ．，１９９６ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，ＳａｎＦｒａｎｃｉｓｃｏ，ＣＡ，ｐｐ．３６１−３６４，Ｋ．Ｍｏｒｉ ｅｔ ａｌ．，Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔ ｏｆ ｔｈｅ １９９１ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｙｏｋｏｈａｍａ，ｐｐ．２１０−２１２ 等がある。
【０００５】
次に、一般的なチタンナイトライドプラグの形成方法を説明する。図４は従来の技術によって形成されたコンタクトの断面投影図を示すものであり、図において、１０１は半導体基板、１０２は半導体基板の非活性領域に形成された素子分離膜、１０３は半導体基板１０１の活性領域の表面領域に形成された不純物領域、１０４は半導体基板１０１上に積層された絶縁膜、１０５は絶縁膜１０４内に埋設されたコンタクトであり、コンタクト１０５は絶縁膜１０４に開口されたコンタクトホールの内壁に成膜されたチタン膜１０６とコンタクトホールを埋設するチタンナイトライド膜１０７によって構成されているとする。このコンタクト１０５の底面はチタンシリサイド膜１０８を介して不純物領域１０３に接している。
【０００６】
また、絶縁膜１０４の表面には、コンタクト１０５の上部に接する状態の上層配線１０９がパターニングされている。
なお、コンタクト１０５を構成するチタンナイトライド膜１０７の膜内には成膜時に生じたクラック１１０が残った状態となる。
【０００７】
次に、図４の半導体装置の製造方法について説明する。
まず、図５（ａ）に示すように、半導体基板１０１の表面に素子分離膜１０２を形成し、さらに活性領域に不純物領域１０３を形成する。その後、絶縁膜１０４を積層し、絶縁膜１０４内に不純物領域１０３の表面を一部露出させるコンタクトホール１０４ａを開口する。
【０００８】
その後、図５（ｂ）に示すように、チタン膜１０６をスパッタリング若しくはＣＶＤ法によって積層し、熱処理を加えることでコンタクトホール１０４ａの底面にチタンシリサイド膜１０８を形成する。
次に、図５（ｃ）に示すように、ＣＶＤ法によってチタンナイトライド膜１０７を積層し、コンタクトホール１０４ａ内を埋設し、コンタクト１０５を形成する。このとき、成膜したチタンナイトライド膜１０７にはクラック１１０が形成される。
【０００９】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法によってエッチバックを行い、絶縁膜１０４の表面上のチタンナイトライド膜１０７及びチタン膜１０６を除去する。
その後、コンタクトホール１０５の上部に電気的に接する上層配線１０９をパターニングすることで図４に相当する半導体装置を得ることが可能である。
【００１０】
このように形成した半導体装置にあっては、コンタクト１０５を構成するチタンシリサイド膜１０７の成膜時に、チタンシリサイド膜１０７の膜厚が７００Å（一般的なＣＶＤ法による場合）よりも大きな膜厚とすると膜ストレスによってクラック１１０が生じていた。このクラック１１０のために完成後の半導体装置の信頼性は劣化していた。
【００１１】
よって、信頼性良くチタンナイトライド膜１０７を含むコンタクト１０５（ＴｉＮプラグ）を形成するためにはチタンナイトライド膜１０７の最大膜厚がクラックを形成しない程度の膜厚で制限されてしまい、コンタクト１０５の開口径が大きなコンタクトホール１０４ａには上記の従来の技術による半導体装置及びその製造方法を適用することは困難であった。
【００１２】
また、別の従来の技術として、特開平８−３０６６６４号公報に記載された技術がある。この技術はコンタクトホール内を導電物質で埋設する際、一度のスパッタリング工程で埋設を行うと、コンタクトホール内部が完全に埋設される前に開口部上部に局部的に厚い導電物質が積層され埋め込み特性が悪化すること（ボイドの形成）を抑制するための技術でり、コンタクトホールを開口後、最初にスパッタリング法によって完全にコンタクトホール内を埋設しない程度にチタンナイトライド膜を積層し、次に絶縁膜表面に積層されたチタンナイトライド膜をエッチバックし、さらにスパッタリング法によってチタンナイトライド膜を積層してコンタクトホールを埋設することで、埋め込み特性を向上させるという技術である。
【００１３】
【発明が解決しようとする課題】
この発明は上記のような問題を解決するためになされたものであり、チタンナイトライド膜１０７によるコンタクトホール１０４ａによる埋め込みを、コンタクトホール１０４ａの開口径に応じて、複数回のチタンナイトライド膜の成膜によって行い、１回の成膜によって形成されるチタンナイトライド膜の膜厚を、クラックが形成されない程度の大きさに抑制し、コンタクト１０５の信頼性を得るものである。
【００１４】
【課題を解決するための手段】
この発明の請求項１の半導体装置の製造方法は、導電領域上に絶縁膜を成膜し、上記絶縁膜の表面から上記導電領域に当接するコンタクトホールを開口する工程、上記コンタクトホールの内壁及び底面に沿ってＣＶＤ法により第一のチタンナイトライド膜を積層する工程、製造過程にある半導体装置を常温に戻す工程、上記第一のチタンナイトライド膜が積層された上記コンタクトホール内にＣＶＤ法により第二のチタンナイトライド膜を積層して上記コンタクトホールを埋設し、コンタクトを得る工程を含んでおり、コンタクトホールの内壁及び底面に沿ってＣＶＤ法により第一のチタンナイトライド膜を積層する工程と、製造過程にある半導体装置を常温に戻す工程を複数回繰り返すことで上記コンタクトホール内に複数層からなる上記第一のチタンナイトライド膜を形成し、第一のチタンナイトライド膜に生じたクラックを第二のチタンナイトライド膜によって充填するものである。
【００１５】
また、この発明の請求項２の半導体装置の製造方法は、請求項１に対応する半導体装置の製造方法において、第二のチタンナイトライド膜は７００Å以下の膜厚となるように成膜され、コンタクトホールの内壁及び底面に積層された第一のチタンナイトライド膜によって構成される開口径１０００Å以下の開口部内部を埋め込むものである。
【００１６】
さらに、この発明の請求項３の半導体装置の製造方法は、請求項１に対応する半導体装置の製造方法において、コンタクトホールを開口後、少なくとも上記コンタクトホールの底面に密着するチタン、ニッケル、コバルトのいずれかからなる膜を形成する工程を含むものである。
【００２３】
【発明の実施の形態】
実施の形態１．
この発明の実施の形態１について説明する。
図１は、この発明によって形成された半導体装置を示すものであり、図において符号１は半導体基板、２は半導体基板１の表面の非活性領域に形成された素子分離膜、３は半導体基板１の表面領域の活性領域に形成された不純物領域、４は半導体基板１の表面に積層された絶縁膜、５は絶縁膜４の内部に埋設して形成されたコンタクトであり、このコンタクト５は絶縁膜４に開口されたコンタクトホールの内壁にチタン膜６が密着しており、チタンナイトライド膜７によって埋設された構造であり、コンタクト５の底面はチタンシリサイド膜８を介して不純物領域３に接している。さらに、絶縁膜４の表面にはコンタクト５の上面に接して上層配線９が形成され、コンタクト５を介して上層配線９と不純物領域３とが電気的に接続されている。
【００２４】
なお、この図１の半導体装置のコンタクト５の水平方向の直径は３０００Å程度であり、コンタクト５を構成するチタンナイトライド膜７は複数回のＣＶＤ法によるチタンナイトライド膜の成膜によって形成されたものであり、コンタクトホールを埋め込む際の最終回のＣＶＤ法によるチタンナイトライド膜の成膜工程において成膜されるチタンナイトライド膜の厚さは、膜内にクラックが形成されない程度の膜厚とすることを特徴とするものである。
【００２５】
次に、この発明による実施の形態１の半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように半導体基板１の非活性領域となる領域に素子分離膜２を形成する。その後、活性領域となる半導体基板１の表面領域に不純物注入若しくは拡散によって不純物領域３を形成する。さらに絶縁膜４を半導体基板１の表面に積層し、次にこの絶縁膜４に対して選択的に異方性エッチングを行い開口径３０００Å程度のコンタクトホール４ａを開口し、不純物領域３の表面を一部表出させる。なお、この図２においてはコンタクトホール４ａの形状は円筒である例を示しているが、適応するデバイスに応じて、異なる形状のコンタクトホールとすることも可能である。
【００２６】
その後、図２（ｂ）に示すように、ＣＶＤ法若しくはスパッタリング法によって少なくともコンタクトホール４ａの底面にチタン膜６を積層する。その後、熱処理を加えて、コンタクトホール４ａの底面に位置する半導体基板１とチタン膜６とを互いに反応させ、チタンシリサイド膜８を形成する。この熱処理は必要に応じて行えば良い。下層配線に相当する物質がどのような物質であるかによって熱処理等の処理を行うことが適当である。
【００２７】
なお、半導体基板１の表面領域とコンタクト５との接続の場合には、上述のようにチタン膜６をコンタクトホール４ａの底面部分に成膜することでコンタクト抵抗低減層とできるが、チタン膜６をコバルト膜、ニッケル膜に代えることも可能であり、これらの膜によってもコンタクト抵抗低減を図ることができ良好な電気的接続が可能となる。また、下層配線を構成する物質によってはチタン膜６に相当する膜の形成を省略することも可能である。
【００２８】
次に、図２（ｃ）に示すように、チタンナイトライド膜７ａをＣＶＤ法によって５００Å程度の膜厚となるように成膜し、この製造過程にあるウェハを常温に戻す。このとき、コンタクトホール４ａの内部は完全には埋め込まれず、開口径の小さなコンタクトホール４ａが形成された状態となる。
なお、チタンナイトライド膜７ａは、その膜厚が５００Åと小さいため、成膜時に生じるストレスが小さく、膜内にクラックが形成されることがない。
【００２９】
その後、チタンナイトライド膜の成膜工程と、ウェハを常温まで戻す工程を繰り返し、（開口径が３０００Åであれば、３回、若しくはそれ以上の回数を繰り返す。）コンタクトホール４ａの開口部を徐々に埋め込んで行き、複数層からなるチタンナイトライド膜７ｂを得る。このときのコンタクトホール４ａの開口径は１０００Å以下の寸法となる。
図２（ｄ）に、チタンナイトライド膜７ｂが形成された段階で、一回のＣＶＤ法によって積層するチタンナイトライド膜の膜厚が大きく、成膜時の膜ストレスが大きくなることでクラック１０が生じた場合の図を示す。
クラック１０は、チタンナイトライド膜７ｂの露出した表面部分から膜内に向かって形成されている。
【００３０】
次に、図２（ｅ）に示すように、クラック１０が形成されない程度の小さな膜厚（一般的なＣＶＤ法では、７００Åより大きな膜厚の場合クラックが生じるため、７００Å以下の膜厚とする。）、例えば５００Å程度のチタンナイトライド膜７をＣＶＤ法によって成膜することでコンタクトホール４ａの開口部を完全に埋め込む。このとき同時にクラック１０の間隙部分にも同様にチタンナイトライドを充填することができ、結果的にクラック１０をチタンナイトライド膜で塞ぐことが可能となる。
【００３１】
その後、図２（ｆ）に示すように、絶縁膜４の表面に積層されたチタン膜６及びチタンナイトライド膜７をＣＭＰ法によって除去する。ＣＶＤ法でなはく、化学反応を用いたドライエッチングによって不要となるチタン膜６及びチタンナイトライド膜７を除去することも可能であり、さらに絶縁膜４上に一部を残した状態にパターニングし、上層配線等として用いることも可能である。
さらに、絶縁膜４の表面に、コンタクト５の上面に接する状態に上層配線９をパターニングすることで、図１に示すような半導体装置を得ることが可能となる。
【００３２】
このように、チタンナイトライド膜７を含むコンタクト５を形成する場合に、ＣＶＤ法によるチタンナイトライド膜の成膜と、ウェハを常温とする工程とを、それぞれ複数回繰り返してコンタクトホール４ａの埋設を行い、コンタクトホール４ａを完全に埋め込む際のチタンナイトライド膜の成膜条件をクラックが形成されないような小さな膜厚とすることで、それまでの工程で成膜していたチタンナイトライド膜７ｂにクラック１０が形成されていたとしても、そのクラック１０の間隙内を次工程で成膜するチタンナイトライド膜によって充填でき、間隙を塞ぐことができる。従って、信頼性の高いコンタクト５（ＴｉＮプラグ）を得ることが可能となる。
【００３３】
上記のような構造のコンタクト５は、絶縁膜を介して上部及び下部に形成された導電領域を電気的に接続する部分に広く適用することが可能であり、特に開口径が比較的大きく、一度のＣＶＤ法によるチタンナイトライド膜の埋め込みではクラックが形成されてしまうコンタクトに適応することが望ましい。
【００３４】
なお、この製造工程の図２（ｄ）に示したクラック１０は、発明に必須の構成ではなく、コンタクト５の製造過程においてクラック１０生じたか生じないかにかかわらず、この発明を用いることで、最終的に信頼性の高いコンタクト５が得られるということを示すためのものである。
この発明の複数回のチタンナイトライド膜の成膜工程において、クラックが生じない場合は、より信頼性の高いコンタクト５（ＴｉＮプラグ）が得られることは言うまでもない。
【００３５】
なお、チタンナイトライド膜を所定の膜厚以上の厚さに成膜した場合にクラックが生じるという主原因は、ＣＶＤ法によるチタンナイトライド膜の成膜時の熱ストレスによるものと考えられている。
また、コンタクトホール径、一度の成膜によるチタンナイトライド膜の膜厚などの例を示したが、形成しようとするコンタクトホール径に応じて、内部に埋め込むチタンナイトライド膜の膜厚が変化することは言うまでもない。
【００３６】
実施の形態２．
次に、この発明の実施の形態２について説明する。
この実施の形態２は、実施の形態１の製造方法とは異なる製造方法を示すものである。
実施の形態１では、コンタクトホール４ａを埋め込む際に、ＣＶＤ法による複数回のチタンナイトライド膜の埋め込みを繰り返し、最後にクラックを形成しない膜厚のチタンナイトライド膜を成膜することでコンタクトホール４ａ内を完全に埋め込み、コンタクト５を形成していた。この実施の形態２では、２回のチタンナイトライド膜の成膜でコンタクトホール４ａ内の埋め込みを完全に行うことを特徴としている。
【００３７】
この実施の形態２の半導体装置の製造方法を説明する。なお、実施の形態１の説明に用いた図面に付した符号とこの実施の形態２の説明に用いる符号とで同一符号は同一若しくは相当部分を示すものである。
まず、図３（ａ）に示すように、半導体基板１上の絶縁膜４に開口径３０００Å程度のコンタクトホール４ａを開口する。その後、図３（ｂ）に示すように、チタン膜６をＣＶＤ法若しくはスパッタリング法によって積層し、必要に応じて、熱処理を加え、コンタクトホール４ａの底面部分をシリサイド化し、チタンシリサイド膜８を形成する。
【００３８】
次に、図３（ｃ）に示すように、ＣＶＤ法によってチタンナイトライド膜７ｃを成膜する。このときのチタンナイトライド膜７ｃの膜厚は、コンタクトホール４ａを完全には埋設しない程度の膜厚、例えば１０００Å程度の膜厚となるように積層する。このとき、開口径が１０００Å程度の小さなコンタクトホール４ａが形成された状態となる。
チタンナイトライド膜７ｃの積層後、この製造過程にある半導体装置が形成されているウェハを常温に戻す。
ＣＶＤ法によって積層するチタンナイトライド膜７ｃの膜厚が大きいため、成膜時の膜ストレスが大きく、膜内にはクラック１０が形成される。
【００３９】
その後、図３（ｄ）に示すように、二度目のチタンナイトライド膜の成膜をＣＶＤ法によって行い、コンタクトホール４ａの内部を完全に埋設してコンタクト５を得る。
この２度目のチタンシリサイド成膜の際のチタンシリサイド膜の膜厚は、５００Å程度とし、成膜時に生じる膜ストレスが小さく、クラックが形成されない程度であり、さらに１度目に成膜されるチタンナイトライド膜７ｃの膜厚と２度目に成膜されるチタンナイトライド膜の膜厚との合計が、コンタクトホール４ａの埋設に必要な膜厚とする。なおコンタクトホール４ａの内壁に付着形成するチタン膜６の膜厚はコンタクトホール４ａの開口径と比較して非常に小さいため、近似的にコンタクトホール４ａの開口径はチタンナイトライド膜７の径と考える。
【００４０】
次に、図３（ｅ）に示すように、絶縁膜４上のチタン膜６及びチタンナイトライド膜７を必要に応じて除去する。（図面の場合は絶縁膜４上のチタン膜６及びチタンナイトライド膜７をＣＭＰ法によって全て除去している。）
その後、上層配線９をコンタクト５の上部に接するように形成することで図１に示すような半導体装置を得ることが可能となる。
【００４１】
上記のように、コンタクトホール４ａを完全に埋め込む際にクラックを形成しないチタンナイトライド膜を成膜することで、１度目のコンタクトホール４ａの埋め込み時に成膜したチタンナイトライド膜７ｃにクラック１０が生じていても、このクラック１０の間隙に次工程でチタンナイトライドを充填して塞ぐことが可能であり、結果的にクラック１０の悪影響のない信頼性の高いコンタクト５（ＴｉＮプラグ）を得ることができる。
【００４２】
なお、実施の形態１と同様に、チタンシリサイド膜８の形成は任意であり、またチタン膜６は、下層配線に相当する物質に応じてコバルト、ニッケル等の物質に代えて形成することも可能であり、この物質はコンタクト５の抵抗低減が可能となる膜であればチタン、ニッケル、コバルトに限らず、用いることができる。さらに図３（ｄ）に示した絶縁膜４上のチタンナイトライド膜７及びチタン膜６は必要に応じて除去しても良いし、また上層配線等として必要な部分のみ選択的に残すことも可能であることは言うまでもない。
【００４３】
【発明の効果】
以下に、この発明の各請求項の効果について記載する。
この発明の請求項１に係る半導体装置の製造方法は、コンタクトホール内を第一、第二のチタンナイトライド膜で埋設し、チタンナイトライド膜の成膜毎に常温に戻すことで熱によるストレスを解消することが可能となる。さらに第一のチタンナイトライド膜にクラックが生じた場合においても、次工程の第二のチタンナイトライド膜の成膜と同時にクラック内を充填することが可能であり、良好な電気特性の半導体装置を得ることが可能となる。
また、第一のチタンナイトライド膜を複数の層とし、ＣＶＤ法による成膜毎に常温とすることで膜ストレスを解消し、クラックの形成を抑制し、良好な電気特性の半導体装置を得ることが可能となる。
さらに、第一のチタンナイトライド膜に生じたクラックを第二のチタンナイトライド膜によって充填することで、クラックが形成されなかった場合に相当する良好な電気特性を得ることが可能となる。
【００４４】
また、この発明の請求項２に係る半導体装置の製造方法は、請求項１に対応する効果に加え、第二のチタンナイトライド膜を７００Å以下の膜厚とすることでクラックの形成を抑制することが可能であり、第一のチタンナイトライド膜に生じたクラックを抑制できるとともに、コンタクトホール内を確実に充填することが可能となり、最終的に、第一のチタンナイトライド膜にクラックが生じなかった場合と同様の良好な電気特性の半導体装置を得ることが可能となる。
【００４５】
さらに、この発明の請求項３に係る半導体装置の製造方法は、請求項１の効果に加え、コンタクトの底面にチタン、コバルト、ニッケルのいずれかからなる膜を形成するため、コンタクト抵抗を低減することが可能となり、良好な電気特性の半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態１の半導体装置を示す図である。
【図２】この発明の実施の形態１の半導体装置の製造方法を示す図である。
【図３】この発明の実施の形態２の半導体装置の製造方法を示す図である。
【図４】従来の技術を示す図である。
【図５】従来の技術を示す図である。
【符号の説明】
１．半導体基板
２．素子分離膜
３．不純物領域
４．絶縁膜
４ａ．コンタクトホール
５．コンタクト
６．チタン膜
７、７ａ、７ｂ、７ｃ．チタンナイトライド膜
８．チタンシリサイド膜
９．上層配線
１０．クラック
Claims (3)
- 導電領域上に絶縁膜を成膜し、上記絶縁膜の表面から上記導電領域に当接するコンタクトホールを開口する工程、上記コンタクトホールの内壁及び底面に沿ってＣＶＤ法により第一のチタンナイトライド膜を積層する工程、製造過程にある半導体装置を常温に戻す工程、上記第一のチタンナイトライド膜が積層された上記コンタクトホール内にＣＶＤ法により第二のチタンナイトライド膜を積層して上記コンタクトホールを埋設し、コンタクトを得る工程を含んでおり、
コンタクトホールの内壁及び底面に沿ってＣＶＤ法により第一のチタンナイトライド膜を積層する工程と、製造過程にある半導体装置を常温に戻す工程を複数回繰り返すことで上記コンタクトホール内に複数層からなる上記第一のチタンナイトライド膜を形成し、
第一のチタンナイトライド膜に生じたクラックを第二のチタンナイトライド膜によって充填することを特徴とする半導体装置の製造方法。 - 第二のチタンナイトライド膜は７００Å以下の膜厚となるように成膜され、コンタクトホールの内壁及び底面に積層された第一のチタンナイトライド膜によって構成される開口径１０００Å以下の開口部内部を埋め込むことを特徴とする請求項１記載の半導体装置の製造方法。
- コンタクトホールを開口後、少なくとも上記コンタクトホールの底面に密着するチタン、ニッケル、コバルトのいずれかからなる膜を形成する工程を含むことを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28550897A JP3618974B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28550897A JP3618974B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121401A JPH11121401A (ja) | 1999-04-30 |
| JP3618974B2 true JP3618974B2 (ja) | 2005-02-09 |
Family
ID=17692444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28550897A Expired - Fee Related JP3618974B2 (ja) | 1997-10-17 | 1997-10-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3618974B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357224B1 (ko) * | 2000-02-08 | 2002-10-19 | 주식회사 하이닉스반도체 | 컨택 플러그 제조 방법 |
| US11776980B2 (en) * | 2020-03-13 | 2023-10-03 | Applied Materials, Inc. | Methods for reflector film growth |
-
1997
- 1997-10-17 JP JP28550897A patent/JP3618974B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11121401A (ja) | 1999-04-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040817 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041013 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041109 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071119 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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