JPH10106973A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10106973A JPH10106973A JP8256917A JP25691796A JPH10106973A JP H10106973 A JPH10106973 A JP H10106973A JP 8256917 A JP8256917 A JP 8256917A JP 25691796 A JP25691796 A JP 25691796A JP H10106973 A JPH10106973 A JP H10106973A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicide layer
- semiconductor device
- refractory metal
- element region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 27
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 238000000151 deposition Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 91
- 238000009792 diffusion process Methods 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 19
- 239000010703 silicon Substances 0.000 claims description 19
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 17
- 239000003870 refractory metal Substances 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 15
- 238000002844 melting Methods 0.000 claims description 13
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 12
- 230000008018 melting Effects 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 11
- 239000010936 titanium Substances 0.000 claims description 11
- 229910052719 titanium Inorganic materials 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000008646 thermal stress Effects 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018540 Si C Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】トレンチアイソレーションを使った半導体装置
において、一部が素子分離領域にかかったコンタクト部
で、露出した素子端部の側壁において、コンタクト口を
埋める金属が、接合より深い所で直接基板に接続して、
接合漏れ電流が増大するのを防ぐ。 【解決手段】コンタクト口において、露出した素子端部
の側壁部にシリサイド層１６−１，１６−２が延在し、
そのシリサイド層と自己整合する部分１７−１，１７−
２を含むように不純物拡散層５−１Ａ，５−２Ａが形成
されている。その製法は、コンタクト開口後高融点金属
を堆積し、シリサイド化し、このシリサイドからの不純
物拡散により自己整合的に拡散層を形成する。
において、一部が素子分離領域にかかったコンタクト部
で、露出した素子端部の側壁において、コンタクト口を
埋める金属が、接合より深い所で直接基板に接続して、
接合漏れ電流が増大するのを防ぐ。 【解決手段】コンタクト口において、露出した素子端部
の側壁部にシリサイド層１６−１，１６−２が延在し、
そのシリサイド層と自己整合する部分１７−１，１７−
２を含むように不純物拡散層５−１Ａ，５−２Ａが形成
されている。その製法は、コンタクト開口後高融点金属
を堆積し、シリサイド化し、このシリサイドからの不純
物拡散により自己整合的に拡散層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、溝分離領域（トレンチアイソ
レーション）を具備したＭＯＳＦＥＴ集積回路装置のコ
ンタクト部分の構造、およびその形成方法に関する。
の製造方法に関し、特に、溝分離領域（トレンチアイソ
レーション）を具備したＭＯＳＦＥＴ集積回路装置のコ
ンタクト部分の構造、およびその形成方法に関する。
【０００２】
【従来の技術】従来、半導体装置は、図９（ａ）に示す
ように、Ｐ型のシリコン基板１の表面部に溝を設けて酸
化ケイ素２で埋めた溝分離領域を備え、例えばゲート電
極４、Ｎ+ 型拡散層５−１，５−２（ソース・ドレイ
ン）を備えたＭＯＳＦＥＴを形成後、表面を層間絶縁膜
６で覆い、図９（ｂ）に示すように、コンタクト口７−
１，７−２を開口し、しかる後、配線用金属膜を堆積し
て、パターニングすることにより、図１０に示すように
配線８−１，８−２を形成していた（第１の従来例）。
ように、Ｐ型のシリコン基板１の表面部に溝を設けて酸
化ケイ素２で埋めた溝分離領域を備え、例えばゲート電
極４、Ｎ+ 型拡散層５−１，５−２（ソース・ドレイ
ン）を備えたＭＯＳＦＥＴを形成後、表面を層間絶縁膜
６で覆い、図９（ｂ）に示すように、コンタクト口７−
１，７−２を開口し、しかる後、配線用金属膜を堆積し
て、パターニングすることにより、図１０に示すように
配線８−１，８−２を形成していた（第１の従来例）。
【０００３】
【発明が解決しようとする課題】このような従来技術で
は、半導体装置の高集積化による素子の微細化が進むに
従って、接合漏れ電流特性を劣化するという問題があ
る。その理由は次の通りである。素子の微細化が進むに
従って平面的な諸寸法が縮小されるため、コンタクト口
と、コンタクト口が開けられる拡散層の間の位置ずれに
対する余裕が小さくなり、コンタクト口の一部が拡散層
の外側にはみ出す確率が高くなる。あるいは、拡散層の
寸法を小さくして位置ずれがなくてもコンタクト口の一
部が拡散層の外側にはみ出すように設計することもあ
る。このような外ぬきコンタクト構造をとる場合、図１
１に示すようにコンタクト口７−１Ａ，７−２Ａを異方
性エッチングで形成する際、拡散層５−１Ａ，５−２Ａ
を外れた部分ではコンタクト口の底は拡散層表面より下
に下がる。なぜならば、半導体装置を製造する上で層間
絶縁膜の膜厚や、エッチングの時のエッチング速度がば
らつくため、最悪の場合でもソース・ドレインの拡散層
５−１Ａ，５−２Ａ表面が露出するように、多めにエッ
チングするからである。このコンタクト口を配線用金属
膜を埋め込むと、図１２に示すように拡散層接合よりも
深い所で配線８−１Ａ，８−２Ａがシリコン基板の拡散
層と隣接する領域に接触してしまい、短絡したり、接合
漏れ電流が増大する。勿論、拡散層接合深さが大きけれ
ば問題ないが、素子微細化を進める上で拡散層接合深さ
が小さくなるため問題になる。
は、半導体装置の高集積化による素子の微細化が進むに
従って、接合漏れ電流特性を劣化するという問題があ
る。その理由は次の通りである。素子の微細化が進むに
従って平面的な諸寸法が縮小されるため、コンタクト口
と、コンタクト口が開けられる拡散層の間の位置ずれに
対する余裕が小さくなり、コンタクト口の一部が拡散層
の外側にはみ出す確率が高くなる。あるいは、拡散層の
寸法を小さくして位置ずれがなくてもコンタクト口の一
部が拡散層の外側にはみ出すように設計することもあ
る。このような外ぬきコンタクト構造をとる場合、図１
１に示すようにコンタクト口７−１Ａ，７−２Ａを異方
性エッチングで形成する際、拡散層５−１Ａ，５−２Ａ
を外れた部分ではコンタクト口の底は拡散層表面より下
に下がる。なぜならば、半導体装置を製造する上で層間
絶縁膜の膜厚や、エッチングの時のエッチング速度がば
らつくため、最悪の場合でもソース・ドレインの拡散層
５−１Ａ，５−２Ａ表面が露出するように、多めにエッ
チングするからである。このコンタクト口を配線用金属
膜を埋め込むと、図１２に示すように拡散層接合よりも
深い所で配線８−１Ａ，８−２Ａがシリコン基板の拡散
層と隣接する領域に接触してしまい、短絡したり、接合
漏れ電流が増大する。勿論、拡散層接合深さが大きけれ
ば問題ないが、素子微細化を進める上で拡散層接合深さ
が小さくなるため問題になる。
【０００４】特開昭６２−１９０８４７号公報（第２の
従来例）ではかかる問題を解決する方法として、図１３
に示すように、溝分離領域を埋める酸化ケイ素２−２と
基板１の間に、窒化ケイ素膜２−１をはさんだ構造が提
案されているが、この構造では基板１と窒化ケイ素膜２
−１の熱膨張係数の差が大きく、半導体装置構造におけ
る加熱工程での熱応力により、基板に欠陥がはいってし
まい接合漏れ電流が増大してしまうという問題がある。
従来例）ではかかる問題を解決する方法として、図１３
に示すように、溝分離領域を埋める酸化ケイ素２−２と
基板１の間に、窒化ケイ素膜２−１をはさんだ構造が提
案されているが、この構造では基板１と窒化ケイ素膜２
−１の熱膨張係数の差が大きく、半導体装置構造におけ
る加熱工程での熱応力により、基板に欠陥がはいってし
まい接合漏れ電流が増大してしまうという問題がある。
【０００５】また、公開公報昭６０−１２８６６２号公
報（第３の従来例）ではかかる問題を解決する方法とし
て、図１４に示すように、コンタクト口を多結晶ケイ素
９−１，９−２で埋め込み、この多結晶ケイ素から不純
物を拡散させる方法が提案されているが、かかる方法で
は、多結晶ケイ素から不純物を拡散させるために９００
℃以上の温度が必要であり半導体素子の各種拡散層等の
不純物分布を変化させてしまう問題がある。
報（第３の従来例）ではかかる問題を解決する方法とし
て、図１４に示すように、コンタクト口を多結晶ケイ素
９−１，９−２で埋め込み、この多結晶ケイ素から不純
物を拡散させる方法が提案されているが、かかる方法で
は、多結晶ケイ素から不純物を拡散させるために９００
℃以上の温度が必要であり半導体素子の各種拡散層等の
不純物分布を変化させてしまう問題がある。
【０００６】本発明はかかる問題を解決し、微細化に伴
なう接合漏れ電流の増大を防止できる外ぬきコンタクト
構造を備えた半導体装置およびその製造方法を提供する
ことを目的とする。
なう接合漏れ電流の増大を防止できる外ぬきコンタクト
構造を備えた半導体装置およびその製造方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板の表面部に溝を形成して絶縁物で埋めた溝
分離領域で区画された素子領域と、前記溝分離領域の形
成されたシリコン基板上に形成された層間絶縁膜と、前
記層間絶縁膜を貫通して前記素子領域の側面の一部を露
出させて設けたコンタクト口と、前記コンタクト口部に
露出した素子領域に設けられた高融点金属シリサイド層
及び前記高融点金属シリサイド層と自己整合する部分を
有して前記素子領域に設けられた拡散層と、前記高融点
シリサイド層と接続する配線とを有するというものであ
る。
シリコン基板の表面部に溝を形成して絶縁物で埋めた溝
分離領域で区画された素子領域と、前記溝分離領域の形
成されたシリコン基板上に形成された層間絶縁膜と、前
記層間絶縁膜を貫通して前記素子領域の側面の一部を露
出させて設けたコンタクト口と、前記コンタクト口部に
露出した素子領域に設けられた高融点金属シリサイド層
及び前記高融点金属シリサイド層と自己整合する部分を
有して前記素子領域に設けられた拡散層と、前記高融点
シリサイド層と接続する配線とを有するというものであ
る。
【０００８】この場合、配線層の高融点金属シリサイド
層に接続する側に前記高融点金属シリサイド層を構成す
る高融点金属と同じ元素を含むバリヤ膜があってもよ
い。
層に接続する側に前記高融点金属シリサイド層を構成す
る高融点金属と同じ元素を含むバリヤ膜があってもよ
い。
【０００９】又、高融点金属シリサイド層及びバリヤ膜
がそれぞれチタンシリサイド層及び窒化チタン膜であっ
てもよい。
がそれぞれチタンシリサイド層及び窒化チタン膜であっ
てもよい。
【００１０】本発明の半導体装置の製造方法は、シリコ
ン基板の表面部に溝を形成し絶縁物で埋めて溝分離領域
を形成することにより素子領域を区画する工程と、前記
素子領域の表面部に前記溝分離領域と接して選択的に第
１の拡散層を形成する工程と、全面に層間絶縁膜を堆積
し、前記層間絶縁膜を貫通して前記第１の拡散層に達す
るとともに前記素子領域の側面の一部を露出させてコン
タクト口を形成する工程と、高融点金属を含む膜を全面
に堆積し熱処理を行なって前記コンタクト口部の素子領
域に高融点金属シリサイド層を形成するとともに前記高
融点金属シリサイド層と自己整合して前記第１の拡散層
に連結する第２の拡散層を形成する工程と、導電膜を堆
積しパターニングすることにより前記高融点金属を含む
膜及び導電膜の２層膜でなる配線を形成する工程とを有
するというものである。
ン基板の表面部に溝を形成し絶縁物で埋めて溝分離領域
を形成することにより素子領域を区画する工程と、前記
素子領域の表面部に前記溝分離領域と接して選択的に第
１の拡散層を形成する工程と、全面に層間絶縁膜を堆積
し、前記層間絶縁膜を貫通して前記第１の拡散層に達す
るとともに前記素子領域の側面の一部を露出させてコン
タクト口を形成する工程と、高融点金属を含む膜を全面
に堆積し熱処理を行なって前記コンタクト口部の素子領
域に高融点金属シリサイド層を形成するとともに前記高
融点金属シリサイド層と自己整合して前記第１の拡散層
に連結する第２の拡散層を形成する工程と、導電膜を堆
積しパターニングすることにより前記高融点金属を含む
膜及び導電膜の２層膜でなる配線を形成する工程とを有
するというものである。
【００１１】この場合、高融点金属シリサイド層を通し
て第１の拡散層と同一導電型の不純物を注入し再び熱処
理を行なうことを追加することができる。
て第１の拡散層と同一導電型の不純物を注入し再び熱処
理を行なうことを追加することができる。
【００１２】又、高融金属はチタンとすることができ
る。
る。
【００１３】更に、チタン膜及び窒化チタン膜を順次に
堆積して高融点金属を含む膜を形成することができる。
堆積して高融点金属を含む膜を形成することができる。
【００１４】コンタクト口部の素子領域に設けられた高
融点シリサイド層を介して拡散層と配線とが接続され、
この高融点シリサイド層が拡散層以外の素子領域部と接
触することはない。
融点シリサイド層を介して拡散層と配線とが接続され、
この高融点シリサイド層が拡散層以外の素子領域部と接
触することはない。
【００１５】
【発明の実施の形態】図１〜図６を参照して本発明の第
１の実施の形態について説明する。
１の実施の形態について説明する。
【００１６】まず、図１（ａ）に示すように、Ｐ型のシ
リコン基板１の表面部に溝１０を形成する。平面形状が
例えば長方形の素子領域を区画するためである。次に、
この溝を図１（ｂ）に示すように例えば酸化ケイ素２Ａ
で埋め込む。次に図１（ｃ）に示すようにゲート絶縁膜
３を形成後ゲート電極４を形成し、ソース・ドレインの
Ｎ+ 型拡散層５−１Ａ，５−２Ａ（不純物濃度１×１０
20〜１×１０21ｃｍ-3、接合深さ０．１μｍ程度）を形
成し、次に、図２（ａ）に示すように層間絶縁膜６を堆
積する。
リコン基板１の表面部に溝１０を形成する。平面形状が
例えば長方形の素子領域を区画するためである。次に、
この溝を図１（ｂ）に示すように例えば酸化ケイ素２Ａ
で埋め込む。次に図１（ｃ）に示すようにゲート絶縁膜
３を形成後ゲート電極４を形成し、ソース・ドレインの
Ｎ+ 型拡散層５−１Ａ，５−２Ａ（不純物濃度１×１０
20〜１×１０21ｃｍ-3、接合深さ０．１μｍ程度）を形
成し、次に、図２（ａ）に示すように層間絶縁膜６を堆
積する。
【００１７】次に図２（ｂ）に示すようにフォトリソグ
ラフィーによりフォトレジスト膜１１にコンタクト口用
の開口１２−１，１２−２を設ける。次に図３（ａ）に
示すようにフォトレジスト膜１１をマスクにして異方性
エッチング（シリコンに対して選択比を十分にとれる例
えばＣＦ4 ガスを使用したプラズマエッチング）により
層間絶縁膜６に直径０．２５μｍ〜０．５μｍのコンタ
クト口７−１Ａ，７−２Ａを設けるこの際、Ｎ+ 型拡散
層５−１Ａ，５−２Ａの表面が露出した後もエッチング
を続行する。なぜならば、層間絶縁膜の膜厚や、エッチ
ングの時のエッチング速度がばらつくため、最悪の場合
でもＮ+ 型拡散層５−１Ａ，５−２Ａの表面が露出する
ように、多めにエッチングするからである。その結果、
酸化ケイ素２Ａの表面から１５０〜２００ｎｍの深さま
でエッチングされる場合も生じる。次に図３（ｂ）に示
すようにフォトレジスト膜を除去後、図４（ａ）に示す
ように全面に厚さ１０ｎｍのチタン膜１３と厚さ５０〜
１００ｎｍの窒化チタン膜１４を堆積する。
ラフィーによりフォトレジスト膜１１にコンタクト口用
の開口１２−１，１２−２を設ける。次に図３（ａ）に
示すようにフォトレジスト膜１１をマスクにして異方性
エッチング（シリコンに対して選択比を十分にとれる例
えばＣＦ4 ガスを使用したプラズマエッチング）により
層間絶縁膜６に直径０．２５μｍ〜０．５μｍのコンタ
クト口７−１Ａ，７−２Ａを設けるこの際、Ｎ+ 型拡散
層５−１Ａ，５−２Ａの表面が露出した後もエッチング
を続行する。なぜならば、層間絶縁膜の膜厚や、エッチ
ングの時のエッチング速度がばらつくため、最悪の場合
でもＮ+ 型拡散層５−１Ａ，５−２Ａの表面が露出する
ように、多めにエッチングするからである。その結果、
酸化ケイ素２Ａの表面から１５０〜２００ｎｍの深さま
でエッチングされる場合も生じる。次に図３（ｂ）に示
すようにフォトレジスト膜を除去後、図４（ａ）に示す
ように全面に厚さ１０ｎｍのチタン膜１３と厚さ５０〜
１００ｎｍの窒化チタン膜１４を堆積する。
【００１８】次に、例えば窒素雰囲気中で７００℃以上
９００℃未満の温度で少なくとも１０秒間、例えば、８
００℃で１分間加熱することにより、チタン膜１３はこ
れと接する基板１のケイ素と反応して図４（ｂ）に示す
ようにチタンシリサイド層１６−１，１６−２（ＴｉＳ
ｉx ，ｘ＝１〜２．厚さ２０〜３０ｎｍ）が形成され、
基板と接していない部分はほとんど窒化され、窒化チタ
ン（ＴｉＮ）膜１５が形成される。その際基板１のＮ+
型拡散層５−１Ａ，５−２Ａに存在するＮ型不純物（ヒ
素又はリン）は、チタンシリサイド層１６−１，１６−
２内に取り込まれ、チタンシリサイド層内を拡散（拡散
係数は粒径に応じて、シリコン基板中より１〜２桁大き
い）して、基板と直接接している部分に拡散する。その
結果図５（ａ）に示すようにチタンシリサイド層と自己
整合的にＮ型の拡散層１７−１，１７−２が形成されて
Ｎ+ 型拡散層５−１Ａ，５−２Ａとそれぞれ連結する。
その結果チタンシリサイド層１７−１，１７−２が基板
１のＰ型部分と直接接することがなくなる。引き続き図
５（ｂ）に示すように例えばＡｌ−Ｓｉ−Ｃｕ合金膜１
８でコンタクト口を埋め込み、パターニングすることに
より、図６に示すように配線８−１Ｂ，８−２Ｂを形成
してＩＣ（半導体装置）が出来上がる。
９００℃未満の温度で少なくとも１０秒間、例えば、８
００℃で１分間加熱することにより、チタン膜１３はこ
れと接する基板１のケイ素と反応して図４（ｂ）に示す
ようにチタンシリサイド層１６−１，１６−２（ＴｉＳ
ｉx ，ｘ＝１〜２．厚さ２０〜３０ｎｍ）が形成され、
基板と接していない部分はほとんど窒化され、窒化チタ
ン（ＴｉＮ）膜１５が形成される。その際基板１のＮ+
型拡散層５−１Ａ，５−２Ａに存在するＮ型不純物（ヒ
素又はリン）は、チタンシリサイド層１６−１，１６−
２内に取り込まれ、チタンシリサイド層内を拡散（拡散
係数は粒径に応じて、シリコン基板中より１〜２桁大き
い）して、基板と直接接している部分に拡散する。その
結果図５（ａ）に示すようにチタンシリサイド層と自己
整合的にＮ型の拡散層１７−１，１７−２が形成されて
Ｎ+ 型拡散層５−１Ａ，５−２Ａとそれぞれ連結する。
その結果チタンシリサイド層１７−１，１７−２が基板
１のＰ型部分と直接接することがなくなる。引き続き図
５（ｂ）に示すように例えばＡｌ−Ｓｉ−Ｃｕ合金膜１
８でコンタクト口を埋め込み、パターニングすることに
より、図６に示すように配線８−１Ｂ，８−２Ｂを形成
してＩＣ（半導体装置）が出来上がる。
【００１９】この半導体装置は、Ｐ型のシリコン基板１
の表面部に溝を形成して酸化ケイ素２Ａで埋めた溝分離
領域で区画された素子領域と、前述の溝分離領域の形成
されたシリコン基板１上に形成された層間絶縁膜６と、
層間絶縁膜６を貫通して前述の素子領域の側面の一部を
露出させて設けられたコンタクト口７−１Ａ，７−２Ａ
と、コンタクト口７−１Ａ，７−２Ａ部に露出した素子
領域に設けられたチタンシリサイド層１６−１，１６−
２及びチタンシリサイド層１６−１，１６−２と自己整
合する部分（１７−１，１７−２）を有して前述の素子
領域に設けられた拡散層５−１Ａ，５−２Ａと、チタン
シリサイド層１６−１，１６−２と接続する配線８−１
Ｂ，８−２Ｂとを有している。
の表面部に溝を形成して酸化ケイ素２Ａで埋めた溝分離
領域で区画された素子領域と、前述の溝分離領域の形成
されたシリコン基板１上に形成された層間絶縁膜６と、
層間絶縁膜６を貫通して前述の素子領域の側面の一部を
露出させて設けられたコンタクト口７−１Ａ，７−２Ａ
と、コンタクト口７−１Ａ，７−２Ａ部に露出した素子
領域に設けられたチタンシリサイド層１６−１，１６−
２及びチタンシリサイド層１６−１，１６−２と自己整
合する部分（１７−１，１７−２）を有して前述の素子
領域に設けられた拡散層５−１Ａ，５−２Ａと、チタン
シリサイド層１６−１，１６−２と接続する配線８−１
Ｂ，８−２Ｂとを有している。
【００２０】配線８−１Ｂ，８−２Ｂ（Ａｌ−Ｓｉ−Ｃ
ｕ合金膜と窒化チタン膜との２層膜）とＮ+ 型拡散層と
の間には必ずチタンシリサイド層が介在し、チタンシリ
サイド層とシリコン基板のＰ型部分との間にはＮ+ 型拡
散層が介在することになるので配線とシリコン基板のＰ
型部分とが直接接触しない。又、第２の従来例のような
熱応力による欠陥の発生の問題もないので、接合漏れ電
流を少なくできる。又、第３の従来例のように、９００
℃以上の温度で熱処理する必要がないので不純物分布を
変化させて電気的特性に悪影響を与えることを回避でき
る。
ｕ合金膜と窒化チタン膜との２層膜）とＮ+ 型拡散層と
の間には必ずチタンシリサイド層が介在し、チタンシリ
サイド層とシリコン基板のＰ型部分との間にはＮ+ 型拡
散層が介在することになるので配線とシリコン基板のＰ
型部分とが直接接触しない。又、第２の従来例のような
熱応力による欠陥の発生の問題もないので、接合漏れ電
流を少なくできる。又、第３の従来例のように、９００
℃以上の温度で熱処理する必要がないので不純物分布を
変化させて電気的特性に悪影響を与えることを回避でき
る。
【００２１】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００２２】図７に示すように、窒化チタン膜１５及び
チタンシリサイド層１６−１，１６−２を形成するまで
は、第１の実施の形態と同じであるが、次に、リン又は
ヒ素をイオン注入して注入層１９−１，１９−２を形成
する。次に８００℃，３０秒の熱処理を行って注入層１
９−１，１９−２の活性化及びチタンシリサイド層１６
−１，１６−２から不純物を基板１に拡散させ図８
（ａ）に示すようにＮ+ 型拡散層５−１Ａ，５−２Ａに
それぞれ連結するＮ型の拡散層１７−１Ａ，１７−２Ａ
を形成する。チタンシリサイド層１６−１，１６−２と
基板の界面に十分な不純物量を確保し易い。後は第１の
実施の形態と同様にして図８（ｂ）に示すように配線８
−１Ｃ，８−２Ｃを形成してＩＣが出来上がる。
チタンシリサイド層１６−１，１６−２を形成するまで
は、第１の実施の形態と同じであるが、次に、リン又は
ヒ素をイオン注入して注入層１９−１，１９−２を形成
する。次に８００℃，３０秒の熱処理を行って注入層１
９−１，１９−２の活性化及びチタンシリサイド層１６
−１，１６−２から不純物を基板１に拡散させ図８
（ａ）に示すようにＮ+ 型拡散層５−１Ａ，５−２Ａに
それぞれ連結するＮ型の拡散層１７−１Ａ，１７−２Ａ
を形成する。チタンシリサイド層１６−１，１６−２と
基板の界面に十分な不純物量を確保し易い。後は第１の
実施の形態と同様にして図８（ｂ）に示すように配線８
−１Ｃ，８−２Ｃを形成してＩＣが出来上がる。
【００２３】本実施の形態はチタンシリサイド層と自己
整合するＮ型の拡散層を一層確実に形成できる利点があ
る。
整合するＮ型の拡散層を一層確実に形成できる利点があ
る。
【００２４】なお、注入層１９−１，１９−２がＮ+ 型
拡散層５−１Ａ，５−２Ａより深く形成されている場合
の図を示したが、チタンシリサイド層に不純物が注入さ
れる程度のエネルギーで注入を行なってもよい。
拡散層５−１Ａ，５−２Ａより深く形成されている場合
の図を示したが、チタンシリサイド層に不純物が注入さ
れる程度のエネルギーで注入を行なってもよい。
【００２５】第１，第２の実施の形態では、第２の従来
例より約２桁低い接合漏れ電流を実現できた。
例より約２桁低い接合漏れ電流を実現できた。
【００２６】以上、高融点金属としてチタンを使用する
場合について説明したが、その外にＷやＴａ等でもよ
い。又、高融点金属を含む膜として窒化チタン膜／チタ
ン膜２層膜を形成する場合について説明したが、シリコ
ン基板と接触する部分でシリサイド層が形成され、好ま
しくはバリヤ膜で覆われたシリサイド層が形成されるも
のであればよい。例えば、ＴａＮ膜／Ｔａ膜，ＴｉＷ
膜，ＴｉＮ膜／ＴｉＷ膜などでもよい。更に、コンタク
ト口形成時の目合せずれがなくてもコンタクト口が溝分
離領域にかかる外ぬきコンタクトの場合について説明し
たが、目合せずれがあった場合にのみ外ぬきコンタクト
になってしまう場合についても本発明を適用しうること
はいうまでもない。
場合について説明したが、その外にＷやＴａ等でもよ
い。又、高融点金属を含む膜として窒化チタン膜／チタ
ン膜２層膜を形成する場合について説明したが、シリコ
ン基板と接触する部分でシリサイド層が形成され、好ま
しくはバリヤ膜で覆われたシリサイド層が形成されるも
のであればよい。例えば、ＴａＮ膜／Ｔａ膜，ＴｉＷ
膜，ＴｉＮ膜／ＴｉＷ膜などでもよい。更に、コンタク
ト口形成時の目合せずれがなくてもコンタクト口が溝分
離領域にかかる外ぬきコンタクトの場合について説明し
たが、目合せずれがあった場合にのみ外ぬきコンタクト
になってしまう場合についても本発明を適用しうること
はいうまでもない。
【００２７】
【発明の効果】以上説明したように、コンタクト口に露
出した素子領域に高融金属シリサイド層を設けることに
より、配線がシリコン基板の拡散層に隣接する領域と直
接接触するのを防止でき、又熱応力による欠陥の導入も
避けることができるので、外ぬきコンタクト構造にする
ことによる接合漏れ電流の増加を防止できる。換言すれ
ば、拡散層の面積を小さくして接合容量を低減できるの
で、半導体装置の微細化、高速化に寄与することができ
る。
出した素子領域に高融金属シリサイド層を設けることに
より、配線がシリコン基板の拡散層に隣接する領域と直
接接触するのを防止でき、又熱応力による欠陥の導入も
避けることができるので、外ぬきコンタクト構造にする
ことによる接合漏れ電流の増加を防止できる。換言すれ
ば、拡散層の面積を小さくして接合容量を低減できるの
で、半導体装置の微細化、高速化に寄与することができ
る。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
めの（ａ）〜（ｃ）に分図して示す工程順断面図。
【図２】図１に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図３】図２に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図４】図３に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図５】図４に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図６】図５に続いて示す断面図。
【図７】本発明の第２の実施の形態について説明するた
めの断面図。
めの断面図。
【図８】図７に続いて（ａ），（ｂ）に分図して示す工
程順断面図。
程順断面図。
【図９】第１の従来例について説明するための（ａ），
（ｂ）に分図して示す工程順断面図。
（ｂ）に分図して示す工程順断面図。
【図１０】図９に続いて示す断面図。
【図１１】第１の実施例の問題点について説明するため
の断面図。
の断面図。
【図１２】図１１に続いて示す断面図。
【図１３】第２の従来例について説明するため断面図。
【図１４】第３の従来例について説明するための断面
図。
図。
１ Ｐ型のシリコン基板 ２，２Ａ，２−２ 酸化ケイ素 ２−１ 窒化ケイ素 ３ ゲート絶縁膜 ４ ゲート電極 ５−１，５−１Ａ，５−２，５−２Ａ Ｎ+ 型拡散層 ６ 層間絶縁膜 ７−１，７−１Ａ，７−２，７−２Ａ コンタクト口 ８−１，８−１Ａ，８−１Ｂ，８−１Ｃ，８−２，８−
２Ａ，８−２Ｂ，８−２Ｃ 配線 ９−１，９−２ 多結晶ケイ素 １０ 溝 １１ フォトレジスト膜 １２−１，１２−２ 開口 １３ チタン膜 １４ 窒化チタン膜 １５ 窒化チタン膜 １６−１，１６−２ チタンシリサイド層 １７−１，１７−２ Ｎ型の拡散層 １８ Ａｌ−Ｓｉ−Ｃｕ合金膜
２Ａ，８−２Ｂ，８−２Ｃ 配線 ９−１，９−２ 多結晶ケイ素 １０ 溝 １１ フォトレジスト膜 １２−１，１２−２ 開口 １３ チタン膜 １４ 窒化チタン膜 １５ 窒化チタン膜 １６−１，１６−２ チタンシリサイド層 １７−１，１７−２ Ｎ型の拡散層 １８ Ａｌ−Ｓｉ−Ｃｕ合金膜
Claims (7)
- 【請求項１】 シリコン基板の表面部に溝を形成して絶
縁物で埋めた溝分離領域で区画された素子領域と、前記
溝分離領域の形成されたシリコン基板上に形成された層
間絶縁膜と、前記層間絶縁膜を貫通して前記素子領域の
側面の一部を露出させて設けたコンタクト口と、前記コ
ンタクト口部に露出した素子領域に設けられた高融点金
属シリサイド層及び前記高融点金属シリサイド層と自己
整合する部分を有して前記素子領域に設けられた拡散層
と、前記高融点シリサイド層と接続する配線とを有する
ことを特徴とする半導体装置。 - 【請求項２】 配線層の高融点金属シリサイド層に接続
する側に前記高融点金属シリサイド層を構成する高融点
金属と同じ元素を含むバリヤ膜がある請求項１記載の半
導体装置。 - 【請求項３】 高融点金属シリサイド層及びバリヤ膜が
それぞれチタンシリサイド層及び窒化チタン膜である請
求項１又は２記載の半導体装置。 - 【請求項４】 シリコン基板の表面部に溝を形成し絶縁
物で埋めて溝分離領域を形成することにより素子領域を
区画する工程と、前記素子領域の表面部に前記溝分離領
域と接して選択的に第１の拡散層を形成する工程と、全
面に層間絶縁膜を堆積し、前記層間絶縁膜を貫通して前
記第１の拡散層に達するとともに前記素子領域の側面の
一部を露出させてコンタクト口を形成する工程と、高融
点金属を含む膜を全面に堆積し熱処理を行なって前記コ
ンタクト口部の素子領域に高融点金属シリサイド層を形
成するとともに前記高融点金属シリサイド層と自己整合
して前記第１の拡散層に連結する第２の拡散層を形成す
る工程と、導電膜を堆積しパターニングすることにより
前記高融点金属を含む膜及び導電膜の２層膜でなる配線
を形成する工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項５】 高融点金属シリサイド層を通して第１の
拡散層と同一導電型の不純物を注入し再び熱処理を行な
う請求項４記載の半導体装置の製造方法。 - 【請求項６】 高融金属がチタンである請求項４又は５
記載の半導体装置の製造方法。 - 【請求項７】 チタン膜及び窒化チタン膜を順次に堆積
して高融点金属を含む膜を形成する請求項４，５又は６
記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256917A JPH10106973A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置およびその製造方法 |
| EP97116806A EP0838862A1 (en) | 1996-09-27 | 1997-09-26 | Semiconductor device and method of producing the same |
| KR1019970049409A KR100258162B1 (ko) | 1996-09-27 | 1997-09-27 | 반도체 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8256917A JPH10106973A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10106973A true JPH10106973A (ja) | 1998-04-24 |
Family
ID=17299179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8256917A Pending JPH10106973A (ja) | 1996-09-27 | 1996-09-27 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0838862A1 (ja) |
| JP (1) | JPH10106973A (ja) |
| KR (1) | KR100258162B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423619B1 (ko) * | 2000-12-27 | 2004-03-22 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 장치 및 그 제조 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000012687A (ja) | 1998-06-23 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| KR100357186B1 (ko) * | 2000-11-02 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 형성방법 |
| KR102377768B1 (ko) * | 2015-06-27 | 2022-03-23 | 인텔 코포레이션 | 양자화된 금속들을 사용하여 반도체들에 대한 오믹 접촉들을 형성하는 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5293512A (en) * | 1991-02-13 | 1994-03-08 | Nec Corporation | Semiconductor device having a groove type isolation region |
| JPH05283685A (ja) * | 1992-04-03 | 1993-10-29 | Ricoh Co Ltd | 半導体装置とその製造方法 |
| JPH07201777A (ja) * | 1994-01-11 | 1995-08-04 | Toshiba Corp | 半導体装置の製造方法 |
-
1996
- 1996-09-27 JP JP8256917A patent/JPH10106973A/ja active Pending
-
1997
- 1997-09-26 EP EP97116806A patent/EP0838862A1/en not_active Withdrawn
- 1997-09-27 KR KR1019970049409A patent/KR100258162B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100423619B1 (ko) * | 2000-12-27 | 2004-03-22 | 미쓰비시덴키 가부시키가이샤 | 반도체 집적 회로 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980025078A (ko) | 1998-07-06 |
| KR100258162B1 (ko) | 2000-06-01 |
| EP0838862A1 (en) | 1998-04-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5243220A (en) | Semiconductor device having miniaturized contact electrode and wiring structure | |
| US5541434A (en) | Semiconductor device incorporating a contact for electrically connecting adjacent portions within the semiconductor device | |
| JP3022744B2 (ja) | 半導体装置及びその製造方法 | |
| US6650017B1 (en) | Electrical wiring of semiconductor device enabling increase in electromigration (EM) lifetime | |
| KR100615658B1 (ko) | 매립된 국부 배선 | |
| US5397910A (en) | Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same | |
| JPH10106968A (ja) | 半導体装置およびその製造方法 | |
| KR920007787B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH11261063A (ja) | 半導体装置の製造方法 | |
| JPH10106973A (ja) | 半導体装置およびその製造方法 | |
| JPH10335450A (ja) | 半導体装置及びその製造方法 | |
| JPH10229086A (ja) | 半導体装置およびその製造方法 | |
| JP2004186590A (ja) | 半導体装置及びその製造方法 | |
| JP3534589B2 (ja) | 多層配線装置及びその製造方法 | |
| JPS58215055A (ja) | 半導体集積回路装置 | |
| JP2765059B2 (ja) | 半導体装置の製造方法 | |
| JPH0547756A (ja) | 半導体装置の製造方法 | |
| JPH05226466A (ja) | 半導体装置の製造方法 | |
| JPS61284963A (ja) | 半導体装置とその製造方法 | |
| JPH1187701A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR100461331B1 (ko) | 반도체소자의도전배선형성방법 | |
| JPH10135153A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3667907B2 (ja) | 半導体装置の製造方法 | |
| JPH06252090A (ja) | 半導体装置及びその製造方法 | |
| JPH07335873A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |