JP2004186590A

JP2004186590A - 半導体装置及びその製造方法

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Publication number: JP2004186590A
Application number: JP2002354205A
Authority: JP
Inventors: Harumitsu Fujita; 晴光藤田; Masayoshi Omura; 昌良大村
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 2002-12-05
Filing date: 2002-12-05
Publication date: 2004-07-02

Abstract

【課題】小さい電流密度でも切断しやすいヒューズ素子構造と、多層配線構造とを整合性良く形成する。
【解決手段】半導体素子を含む半導体基板１と、前記半導体基板内または上方に形成された第１導電層２１ａと第２導電層２１ｂと、を含む下地構造と、該下地構造上に形成された第２絶縁膜２２と、該第２絶縁膜を貫通し、前記第１導電層の上面に達する第１接続孔２５ａと、前記第２絶縁膜を貫通し、前記第２導電層の上面に達する第２接続孔２５ｂと、前記第１接続孔内に充填された導電性プラグ２７ａと、前記導電性プラグを覆って前記第２層間絶縁膜上に形成された第１配線層３１ａと、前記第２絶縁膜上に形成された平坦部と、該平坦部に連続し、前記第２接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部３５を画定する屈曲部と、を含む第２配線層３１ｂとを備えた半導体装置。
【選択図】図１１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にトリミング回路や冗長回路に用いられるヒューズ素子技術に関する。
【０００２】
【従来の技術】
基準電圧発生回路において、製造ばらつきによる発生電圧の微少なばらつきが生じうる。発生電圧の微少なばらつきを調整するため等に、半導体集積回路中にトリミング回路が形成されている場合も多い。また、パーティクル等の影響などにより動作不良となったメモリ素子を別のメモリ素子に置き換えるため等に、冗長回路が用いられる。
【０００３】
トリミング回路又は冗長回路にヒューズ素子を用いれば、半導体集積回路の完成後または製造途中の工程においてトリミング処理などを行うことができ、可能な限り好ましい特性を得たり、欠陥を回避することが可能になる。
【０００４】
特開平６−５７０７号公報には、図２０に示すように、下層配線と上層配線との間に形成されたスルーホール内にヒューズ用の材料を充填する第１の技術が開示されている。
【０００５】
図２０に示すヒューズ素子は、単結晶シリコン基板２００上に、第１層間絶縁膜２０３が形成され、その上に第１金属配線層２０５が形成されている。第１金属配線層２０５を覆って第２層間絶縁膜２０７が形成されている。
第１金属配線層２０５上の一部領域において第２層間絶縁膜２０７を開口し、スルーホールＣＨを形成する。スルーホールＣＨを覆って第２層間絶縁膜２０７上に第２金属配線層２１１を形成する。第１金属配線層２０５及び第２金属配線層２１１がスルーホールＣＨを介して接続される。第２金属配線層２１１上を覆い、スルーホールＣＨ上方には開口を有する保護絶縁膜２１５を形成する。スルーホールＣＨ内に充填された金属層がヒューズを構成する。
【０００６】
一方、特開平１３−０２４０６３号公報には、図２１に示すようにダマシンプロセスを用いてスルーホールを形成し、その中にヒューズ材料を充填する第２の技術が開示されている。
【０００７】
図２１に示すように、ＴＥＯＳ膜２２１に凹部が形成されている。凹部内にＷ又はＭｏよりなる金属層２２３が形成されている。金属層２２３を覆ってＴＥＯＳ膜２２１上に層間絶縁膜２２５が形成される。金属層２２３の一部領域上の層間絶縁膜２２５を開口するダマシン構造のスルーホールＣＨが形成される。このスルーホールＣＨ内に金属層２２７が充填される。金属層２２７を覆って層間絶縁膜２２５上に配線層２３１が形成されている。上部の開口幅が大きく、下部の開口幅が小さいダマシン構造に金属層を充填すると、条件によっては、下部にボイド２３５が発生する。このボイド２３５によりスルーホールＣＨ内の金属層２２７に薄い部分を形成しヒューズとして利用する。
【０００８】
一方、最近の集積回路製造技術によれば、下部構造上に堆積された層間絶縁膜内にコンタクトホール又はスルーホールを形成し、その上に例えばタングステン層などを堆積してコンタクトホール又はスルーホール内を埋め込んだ後、化学的機械的研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）などを用いて表面を平坦化する技術が用いられることが多い。層間絶縁膜の上面とコンタクトホール又はスルーホール内に埋め込まれた接続プラグの上面とをほぼ面一にすることにより、コンタクトホール又はスルーホール上にほぼ平坦な配線を形成することができる。この技術は配線を多層化するのに適しており、集積回路の高集積化に必須の技術となりつつある。
【０００９】
【発明が解決しようとする課題】
図２０に示す第１の技術を用いたヒューズ素子では、コンタクトホール又はスルーホール内の全体にヒューズ用のメタル材料を充填するため、電流密度をかなり高くしないとヒューズを切断することができない。
【００１０】
図２１に示す第２の技術を用いた場合、コンタクトホール又はスルーホール内にボイドを形成するためにはコンタクトホール又はスルーホールの内径を０．２μｍ未満にする必要があるという制約がある。従って、最先端の加工技術を必要とする。また、ボイドを形成することができる条件範囲が限られているため、製造プロセス条件の制御が難しくなる。また、接続プラグを用いた多層配線技術とヒューズ素子の製造技術との整合性を図る必要もある。
【００１１】
このように、ヒューズを形成する技術は、未だ確立されたものではない。
【００１２】
本発明の目的は、低電流密度でも切断できるヒューズ素子と、接続プラグを用いた多層配線構造とを整合性良く形成することである。
【００１３】
【課題を解決するための手段】
本発明の一観点によれば、半導体素子を含む半導体基板と、前記半導体基板内または上方に形成された第１導電層と第２導電層と、を含む下地構造と、前記第１導電層と前記第２導電層とを覆って該下地構造上に形成された第１層間絶縁膜と、該第１層間絶縁膜を貫通し、前記第１導電層の上面に達する第１接続孔と、前記第１層間絶縁膜を貫通し、前記第２導電層の上面に達する第２接続孔と、前記第１接続孔内に充填された導電性プラグと、前記導電性プラグを覆って前記第１層間絶縁膜上に形成された第１配線層と、前記第１絶縁膜上に形成された平坦部と、該平坦部に連続し、前記第２接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部と、を含む第２配線層とを備えた半導体装置が提供される。
【００１４】
上記半導体装置によれば、前記第２導電層と前記平坦部との間に所定の電流値以上の電流を流すと、第２接続孔の底面近傍において配線を切断できるヒューズ構造が形成できる。上方に向けて縮径する形状の空洞部を有しているため、切断後の接続部の破片は空洞の外までは飛び出しにくい。
【００１５】
本発明の他の観点によれば、（ａ）基板を準備する工程と、（ｂ）該基板の主面内または上方に第１導電層と第２導電層とを形成する工程と、（ｃ）前記第１導電層及び第２導電層とを覆って該基板上に第１層間絶縁膜を形成する工程と、（ｄ）該第１層間絶縁膜を貫通し、前記第１導電層の上面に達する第１のアスペクト比の第１接続孔と、前記第２導電層の上面に達する前記第１のアスペクト比より低い第２のアスペクト比の第２接続孔と、を形成する工程と、（ｅ）前記第１層間絶縁膜上に接続プラグ層を前記第１接続孔内が埋められるまで堆積する工程と、（ｆ）前記第２接続孔内に形成された前記接続プラグ層を除去するとともに、前記第１接続孔内に接続プラグを残す工程と、（ｇ）前記第２接続孔内におけるステップカバレッジが悪くなる条件で前記第１層間絶縁膜上に第３導電層を堆積する工程であって、前記第１層間絶縁膜上の平坦部と、該平坦部に続く屈曲部であって、前記第２接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部と、を含む第３導電層を形成する工程とを備えた半導体装置の製造方法が提供される。
【００１６】
本発明の更に他の観点によれば、（ａ）基板を準備する工程と、（ｂ）該基板の主面内または上方に第１導電層と第２導電層とを形成する工程と、（ｃ）前記第１導電層及び第２導電層とを覆って該基板上に第１層間絶縁膜を形成し、更に該第１層間絶縁膜上にストッパ層を形成する工程と、（ｄ）該第１層間絶縁膜及び該ストッパ層を貫通し、前記第１導電層の上面に達する第１のアスペクト比の第１接続孔と、前記第２導電層の上面に達する前記第１のアスペクト比より高い第２のアスペクト比の第２接続孔と、を形成する工程と、（ｅ）前記ストッパ層上に接続プラグ層を前記第１接続孔内が埋められるまで堆積する工程と、（ｆ）前記接続プラグ層を研磨して前記ストッパ層上の接続プラグ層を除去した後、等方性エッチングし前記第２接続孔の側面上及び底面上の接続プラグ層を除去するとともに、前記第１接続孔内に接続プラグを残す工程と、（ｇ）前記第２接続孔内におけるステップカバレッジが悪くなる条件で前記ストッパ層上に第３導電層を堆積する工程であって、前記ストッパ層上の平坦部と、該平坦部に続く屈曲部であって、前記第２接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部と、を含む第３導電層を形成する工程とを備えた半導体装置の製造方法が提供される。
【００１７】
【発明の実施の形態】
本明細書内において、「接続孔」という用語は、半導体層の上面を露出するコンタクトホールと、配線層の上面を露出するビアホールとを含む概念として用いる。また、「導電層」、「導電性」という用語は、導電性を有する半導体層や金属配線層を含む概念として用いる。
【００１８】
発明者は、下層配線と上層配線との間に形成される接続孔のサイズ（アスペクト比：本明細書においては、接続孔の深さをその内径で除算した値をアスペクト比と称する。）と、接続孔の内壁に形成される金属層のカバレッジ（カバレッジ：本明細書においては、接続孔側面上の所定領域に堆積する金属層の厚さを、層間絶縁膜の上面上に堆積する金属層の厚さで除算した値をカバレッジ（被覆率）と称する。この値が”１”に近いほどカバレッジが良いことになる。）との関係及び金属層の堆積方法とカバレッジとの関係に注目した。
【００１９】
図１（Ａ）及び（Ｂ）と図１（Ｃ）及び（Ｄ）とを参照して、本発明の原理について簡単に説明する。
【００２０】
図１（Ａ）に示すように、下層配線層Ｍ１上に層間絶縁膜Ｉを形成する。層間絶縁膜Ｉ内に、下層配線層Ｍ１の上面に達する第１接続孔ＣＨ１と、同じく下層配線層Ｍ１の上面に達し第１接続孔ＣＨ１よりもアスペクト比の小さい第２接続孔ＣＨ２とを形成する。
【００２１】
次いで、第１接続孔ＣＨ１と第２接続孔ＣＨ２とを覆って層間絶縁膜Ｉ上に、例えばタングステンなどの接続プラグ形成用のプラグ金属層ＰＭを堆積する。この際、プラグ金属層ＰＭをＣＶＤ法などの成長方位に関する指向性の小さい堆積法により堆積する。プラグ金属層ＰＭは、図１（Ａ）に示すように層間絶縁膜Ｉの上面と第１接続孔ＣＨ１の内壁上及び第２接続孔ＣＨ２の内壁上にほぼコンフォーマルに形成される。接続孔ＣＨ１内はプラグ金属層ＰＭにより充填され、層間絶縁膜Ｉ上にほぼ均一な厚さのプラグ金属層ＰＭが形成される。接続孔ＣＨ２はアスペクト比が小さいので、埋め戻されず、その内壁上にほぼ均一な厚さのプラグ金属層ＰＭが形成される。
【００２２】
この状態において、プラグ金属層ＰＭを異方性のエッチングでエッチバックする。接続孔ＣＨ１の領域では、層間絶縁膜Ｉ上のプラグ金属層がエッチされる。破線ＤＬ１で示すように、接続孔ＣＨ１内にはプラグ金属層ＰＭが接続孔の上端部にまで充填されて残り、接続プラグを形成する。一方、接続孔ＣＨ２においては、接続孔ＣＨ２の側面上にプラグ電極層が破線ＤＬ２で示すように残る。接続孔ＣＨ１をマスクで覆い、等方的エッチングを行なうことにより、接続孔ＣＨ２内のプラグ電極層は全て除去される。
【００２３】
プラグの形成方法は、Ａｌ又はＣｕ若しくはＡｌ合金又はＣｕ合金を用いて、高温スパッタ法又はメッキ法により形成しても良いし、又はリフローにより埋め込みを行っても良い。
【００２４】
図１（Ｂ）に示すように、第１接続孔ＣＨ１と第２接続孔ＣＨ２とを覆って層間絶縁膜Ｉ上に、指向性の高い条件で上部配線層Ｍ２を堆積する。第１接続孔ＣＨ１内はプラグ電極ＰＭで埋められているため、その上には平坦な配線層が形成される。上部配線層Ｍ２と下部配線層Ｍ１とが、金属プラグを介して接続されるため、平坦かつ高い信頼性を有する多層配線構造を形成することができる。
【００２５】
第２接続孔ＣＨ２上に形成される上部配線層Ｍ２は、第２接続孔ＣＨ２内のカバレッジが悪くなる。接続孔ＣＨ２内の上部配線層Ｍ２の形状は屈曲しており、接続孔ＣＨ２下方で上部配線層Ｍ２は薄くなる。厚さの薄い部分は、抵抗が高くなる。下部配線層と上部配線層との間の電気的接続を切断できる最小の電流値を小さくすることができる。
【００２６】
次に、図１（Ａ）及び（Ｂ）に示す技術とは異なる技術について、図１（Ｃ）及び（Ｄ）を参照して説明する。
【００２７】
図１（Ｃ）に示すように、下層配線層Ｍ１上に層間絶縁膜Ｉを形成する。層間絶縁膜Ｉ内に、下層配線層Ｍ１の上面に達する第３接続孔ＣＨ３と、同じく下層配線層の上面に達し第３接続孔ＣＨ３よりもアスペクト比の大きい第４接続孔ＣＨ４とを形成する。尚、第３の接続孔ＣＨ３のアスペクト比は、図１（Ａ）に示す第１の接続孔ＣＨ１のアスペクト比とほぼ同等であるとする。
【００２８】
次いで、第３接続孔ＣＨ３と第４接続孔ＣＨ４とを覆って層間絶縁膜Ｉ上に、例えばタングステンなどの接続プラグ形成用のプラグ金属層ＰＭを堆積する。この際、プラグ金属層ＰＭをスパッタリング法などの指向性の大きい堆積法により堆積する。第３接続孔ＣＨ３はアスペクト比が小さいので、プラグ金属層ＰＭは、第３接続孔ＣＨ３内を埋めるように形成される。第４の接続孔ＣＨ４のアスペクト比が大きいので、プラグ金属層ＰＭの接続孔側壁へのカバレッジは良くない。
【００２９】
層間絶縁膜上のプラグ電極層をＣＭＰ等で除去し、さらに等方性のエッチングを行うと、わずかにエッチングされ第４の接続孔ＣＨ４内に形成された薄いプラグ金属層ＰＭが除去される。第３の接続孔ＣＨ３上に形成されているプラグ電極層ＰＭは、破線ＤＬ３に示すように接続孔の開口上端付近まで残る。あるいは、接続孔ＣＨ３をマスクで覆った後、十分なエッチングを行なう方法としてもよい。
【００３０】
図１（Ｄ）に示すように、層間絶縁膜Ｉ上に、指向性の高い条件でヒューズ金属層ＦＭを堆積する。第３接続孔ＣＨ３内はプラグ電極ＰＭで埋められているため、その上には平坦なヒューズ金属層が形成される。
【００３１】
第４接続孔ＣＨ４内においては、第４の接続孔ＣＨ４は径が小さい（アスペクト比が大きい）ため、ヒューズ金属層ＦＭが第４接続孔ＣＨ４内には十分に入り込まない。従って、第４接続孔ＣＨ４の内壁上、特に接続孔の底部近傍の側壁上におけるヒューズ金属層ＦＭのカバレッジが悪くなる。
【００３２】
図１（Ｄ）に示す状態において、上面からヒューズ金属層ＦＭを研磨し層間絶縁膜Ｉ上のヒューズ金属層ＦＭを除去する。第３接続孔ＣＨ３内は、プラグ金属層ＰＭにより埋まる。第４接続孔ＣＨ４内は、上方に向って縮径する空洞を画定する薄いヒューズ金属層が内壁上に残る。層間絶縁膜上に上部配線層を形成すると、上下配線層が薄いプラグ金属層で接続される。上下配線間の接続を切断できる最小の電流値を小さくすることができる。
【００３３】
上記の考察に基づき、本発明の第１の実施の形態による半導体技術について図２（Ａ）から図１２（Ｕ）までを参照して説明する。
【００３４】
図２（Ａ）に示すように、ｐ型シリコン基板１を準備する。ｐ型シリコン基板１にｐ型ウェル３を、例えばイオン注入と活性化のためのアニール法を用いて形成する。
【００３５】
図２（Ａ’）に示すように、ＣＭＯＳを形成する場合には、ｐ型ウェル３ｐとｎ型ウェル３ｎを形成する。ｎ型ウェル３ｎに対しては、以下の工程における導電型を反転させる。ｐ型ウェル３ｐとｎ型ウェル３ｎに対するプロセスを分離するには、レジスト等のマスクを用いる。
【００３６】
図２（Ｂ）に示すように、シリコン基板１の表面に例えば熱酸化法により熱酸化膜５を形成する。次いで、窒化シリコン膜を形成し、後に素子領域を形成する活性領域に窒化シリコン膜を残す。窒化シリコン膜をマスクとし、局所酸化法（ＬＯＣＯＳ）を用いてシリコン基板１を酸化する。窒化シリコン膜を除去する。
【００３７】
図３（Ｃ）に示すように、素子領域間が素子分離膜７により分離された構造が形成される。図３（Ｃ）の左側に形成される素子領域を第１素子領域２ａ、右側に形成される素子領域を第２素子領域２ｂと称する。熱酸化膜５は一旦除去し、新たにゲート酸化膜となるシリコン酸化膜を熱酸化により形成することが好ましい。簡単化のためゲート酸化膜を５で示す。
【００３８】
図３（Ｄ）に示すように、基板１の表面上に多結晶シリコン膜８と、例えばタングステンシリサイドなどにより形成された金属膜１０とを形成する。
【００３９】
図４（Ｅ）に示すように、第１素子領域２ａ及び第２素子領域２ｂ上に多結晶シリコン層８ａ、８ｂと、金属層１０ａ、１０ｂとの積層構造である第１ゲート電極Ｇ１及び第２ゲート電極Ｇ２を形成する。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とをマスクとしてＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）用の浅い低濃度ｎ型不純物領域１１ａ及び１１ｂを形成する。シリコン基板１上にＣＶＤにより酸化シリコン膜を形成する。この酸化シリコン膜を異方性エッチング法によりエッチングする。
【００４０】
図４（Ｆ）に示すように、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２との側壁に酸化シリコンによりサイドスペーサ１２ａ及び１２ｂが残る。サイドスペーサ１２ａ及び１２ｂを含むゲート電極Ｇ１及びＧ２をマスクとし、イオン注入法により高濃度ソース／ドレイン領域形成用のｎ型不純物のイオン注入を行う。活性化のための熱処理を行うことにより、ＬＤＤ領域１１ａ及び１１ｂと、ソース／ドレイン領域１４ａ／１４ｂとを形成する。
【００４１】
図５（Ｇ）及び図５（Ｈ）に示すように、基板上にＣＶＤ酸化膜等の絶縁膜１５を形成した後、ＣＶＤ酸化膜を形成し、公知の平坦化技術、例えばＳＯＧなどによる塗布絶縁膜等で表面を平坦化した後、エッチバックすることによりほぼ平坦な上面を有する第１層間絶縁膜１８を形成する。ここで第１層間絶縁膜１８はＣＭＰにより平坦化してもよい。
【００４２】
図６（Ｉ）に示すように、フォトレジストを用いたフォトリソグラフィー技術により、例えばソース・ドレイン領域１４ａ、１４ｂ上に開口パターンＡＲ１を有するレジストマスクＲ１を形成する。
【００４３】
レジストマスクＲ１をマスクとして用い、第１素子領域２ａ及び第２素子領域２ｂにソース・ドレイン領域をそれぞれ露出する第１接続孔１９ａ、１９ａ’と第２接続孔１９ｂ、１９ｂ’とを形成する。レジストマスクＲ１を除去する。
【００４４】
第１層間絶縁膜１８上に、接続プラグを形成するためのプラグ材料層（例えばＷ膜）を堆積する。第１接続孔１９ａ、１９ａ’と第２接続孔１９ｂ、１９ｂ’内が埋められた状態において、例えばＣＭＰ法などにより、第１層間絶縁膜１８の上面上に形成されているプラグ材料層を選択的に除去することにより、接続孔内に導電性接続プラグ２０ａ、２０ａ’、２０ｂ、２０ｂ’が形成される。
【００４５】
図６（Ｊ）に示すように、Ａｌ等の第１配線用の金属層を形成し、フォトリソグラフィを用いたパターニングを行うことにより第１層間絶縁膜１８上の接続プラグ電極２０ａ、２０ａ’、および２０ｂ、２０ｂ’を含む領域上に第１導電層２１ａ及び第２導電層２１ｂを残す。
【００４６】
図７（Ｋ）に示すように、ＣＶＤ等により第１導電層２１ａ及び第２導電層２１ｂを覆って第１層間絶縁膜１８上に第２層間絶縁膜２２を形成する。第２層間絶縁膜２２は例えば酸化シリコンにより形成される。
【００４７】
図７（Ｌ）に示すように、第１素子領域２ａ上に形成された第１導電層２１ａ上の一部領域に第１開口ＡＲ２を有するとともに、第２導電層２１ｂ上の一部領域に第２開口ＡＲ３を有するレジストマスクＲ２を形成する。レジストマスクＲ２を用いて第２層間絶縁膜２２を例えばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）法により異方性エッチングする。
【００４８】
図８（Ｍ）に示すように、第１導電層２１ａの上面に達する第１接続孔２５ａと第２導電層２１ｂの上面に達する第２接続孔２５ｂとを形成する。第１導電層２１ａの上面及び第２導電層２１ｂの上面に対してほぼ垂直な内壁を有する接続孔が第１及び第２のそれぞれの素子領域２ａ、２ｂに形成される。
【００４９】
第１接続孔２５ａの内径は０．２５μｍから０．５５μｍ程度が好ましく、例えば約０．４μｍである。アスペクト比は、１以上、好ましくは１．５から２．０であり、例えば１．５程度である。誘電率の観点から、第２層間絶縁膜の厚さは、５００から１２００ｎｍが望ましい。第２接続孔２５ｂの内径は、第１接続孔２５ａの内径より大きく、０．５から２．０μｍであり、好ましくは０．６から０．８μｍ程度であり、アスペクト比は、１程度が好ましい。
【００５０】
図８（Ｎ）に示すように、第１接続孔２５ａと第２接続孔２５ｂとを覆って第２層間絶縁膜２２上に、密着層２６を形成する。密着層２６は、例えば、厚さ５ｎｍから５０ｎｍ、好ましくは２０ｎｍの厚さを有するＴｉ層と、その上に、厚さ５０ｎｍから２００ｎｍ、好ましくは１００ｎｍの厚さを有するＴｉＮ層若しくはＴｉＯＮ層、またはＴｉＮ／ＴｉＯＮ積層などが形成される。
【００５１】
次に、例えばタングステンよりなる接続プラグ層２７を、例えば減圧ＣＶＤ法により堆積する。ＣＶＤ法の反応ガスとしてＷＦ_６を用いることができる。ＷＦ_６の還元反応によりＷ層を形成することができる。接続プラグ層２７の堆積量は、第１接続孔２５ａ内が接続プラグ層２７により埋められる程度であれば良い。この際、大きい開口径を有する第２接続孔２５ｂ内においては、接続プラグ層２７が、ほぼコンフォーマルに形成された状態となる。
【００５２】
接続プラグ層２７は、Ａｌ又はＡｌ合金等を用いた高温スパッタ若しくはリフローにより埋め込むことにより形成することもできる。
【００５３】
次に、例えばＳＦ_６を含む反応ガスを用いた反応性イオンエッチング法（ＲＩＥ）により、接続プラグ層２７の異方的エッチバックを行う。第２層間絶縁膜２２上（より正確にはバリアメタル層２６上）に形成された接続プラグ層２７を除去する。
【００５４】
図９（Ｏ）に示すように、第１接続孔２５ａ内に接続プラグ２７ａが残る。第２接続孔２５ｂ内の側壁上にもスペーサ層２７ｂが残る。スペーサ層２７ｂが残らないようにするには接続プラグ層２７を等方的にエッチングするか、ＲＩＥ後マスクを用いてスペーサ層を除去する。接続プラグ層２７の全エッチング量は、第２接続孔２５ｂ内で接続プラグ層２７ｂを除去できる程度で良い。
【００５５】
図９（Ｐ）に示すように、第１接続孔２５ａ上の接続プラグ２７ａも、その上面が少しエッチングされるが、第１接続孔２５ａ内には、接続プラグ層２７ａが十分に残っている。
【００５６】
図１０（Ｑ）に示すように、第１及び第２の接続孔２５ａ及び２５ｂ（図９Ｏ））を覆って第２層間絶縁膜２２上（より詳細には、バリアメタル２６上又は接続プラグ膜２５ａ上）に金属配線層２８を形成する。金属配線層２８は、例えば、Ａｌ層、または、Ａｌ−Ｓｉ層やＡｌ−Ｓｉ−Ｃｕ層などのＡｌ合金層を、スパッタリング法により形成した配線層である。他に、Ｃｕ又はＣｕ−Ｃｒ、Ｃｕ−Ｚｒ、Ｃｕ−Ｐｄ等のＣｕ合金を用いて、同様の手法で配線層を形成しても良い。スパッタリングの条件としては、例えば、基板温度の設定を３００℃以下、Ａｒガスの流量を３３ｓｃｃｍ、スパッタリングチャンバ内における圧力を２ｍＴｏｒｒ（０．２７Ｐａ）、スパッタリングパワーを９０００Ｗとした条件である。上記の条件を用いれば、第２接続孔２５ｂ内における金属配線層２８のカバレッジが悪くなる。
【００５７】
第１接続孔２５ａ内は、接続プラグ膜２７ａが充填されているため、金属配線層２８は第１接続孔２５ａ上をほぼ平坦に覆う。第２接続孔２５ｂ内は、その両側の第２層間絶縁膜２２がスパッタリング粒子の飛翔方向に対して影を作るため、カバレッジが悪くなる。一般的には、第２接続孔２５ｂの底部近傍の所定位置Ｔにおいて、金属配線層２８の被覆率が低くなる。第２接続孔２５ｂの開口上端近傍の位置において、金属配線層２８が最も近接し、開口径が最も小さくなる。
【００５８】
図１０（Ｒ）に示すように、第１接続孔２５ａを含む領域と、第２接続孔２５ｂを含む領域とを覆うレジストマスクＲ３を用いて、金属配線層２８をエッチングする。
【００５９】
図１１（Ｓ）に示すように、第１接続孔２５ａ上を覆う第３導電層３１ａと第２接続孔２５ｂ上を覆う第４導電層３１ｂとを形成する。第３導電層３１ａは、ほぼ平坦な表面を有する断面形状を有する。第４導電層３１ｂは、第２層間絶縁膜２２の上面上に形成される平坦部Ｈと、平坦部Ｈに続き、第２接続孔２５ｂ内に形成される屈曲部Ｋとを含む。屈曲部Ｋ内に空洞部３５が形成される。空洞部３５の形状は、第２接続孔２５ｂの底部から上方に向けてその径が小さくなる形状を有している。
【００６０】
図１１（Ｔ）に示すように、第３導電層３１ａと第４導電層３１ｂとを覆って、例えば酸化シリコンにより第３層間絶縁膜３３を形成する。この際、空洞部３５が上方に抜けている孔部であっても、第３層間絶縁膜３３を構成する物質は空洞部３５内に入りにくい。径によっては、空洞部の底部や屈曲部を若干覆うものの、空洞部３５の開口上端近傍の第４導電層３１ｂ上に第３層間絶縁膜３３が堆積し孔部をふさいでしまう。
【００６１】
尚、屈曲部Ｋでは、第２接続孔２５ｂ底部近傍の側壁にデポされている第４導電層３１ｂのカバレッジが最も悪くなる。第２導電層２１ｂと第４導電層３１ｂとの間に電流を流した場合に、厚さの薄い領域が小さい電流値で切断される。この領域を溶断ヒューズ部とし、第２導電層２１ｂと第４導電層３１ｂをリードとしたヒューズ素子が形成される。
【００６２】
図１２（Ｕ）に示すように、第２導電層２１ｂと第４導電層３１ｂとの間に所定の電流値以上の電流を流すと、第２接続孔２５ｂ内の第４導電層３１ｂ（屈曲部）が、その底部近傍において切断される。この際、金属溜３１ｃが飛散するが、空洞部３５の上部が第３層間絶縁膜３３により塞がれているため、金属塊３１ｃは空洞部３５内に留まり、外部には飛び出さない。意図せざる配線間の短絡等が防止できる。
【００６３】
第１導電層２１ａと第３導電層３１ａとは、第１接続孔２５ａ内を埋める接続プラグ２７ａを介して強固に低抵抗で接続される。ヒューズ素子を切断する電流を流しても切断されずに残る。
【００６４】
以上において説明したように、接続孔のアスペクト比の違いにより、上下配線間に接続プラグとヒューズ素子とを作り分けることができる。接続孔内にヒューズ素子を形成する際に接続孔内に空洞部が形成されるようにすれば、ヒューズ素子を切断した際に発生する金属溜を空洞部内に留めることができ、外部への金属溜の飛散を防止できる。
【００６５】
次に、上記実施の形態の変形例による半導体技術について、図１２（Ｖ）を参照して説明する。
【００６６】
第１の実施の形態においては、第１層目の金属配線層の上に形成された接続孔内にヒューズを形成する技術を示した。
【００６７】
変形例による半導体技術においては、半導体基板１上の絶縁膜内に形成され、ソース／ドレイン領域１４ａを露出する第１接続孔１９ａ、１９ａ’内に、バリアメタル層２０ｃ、２０ｃ’と、接続プラグ層２０ａ、２０ａ’とが形成されている。接続プラグ層２０ａ、２０ａ’を覆って、絶縁膜１８上に第１導電層２１ａが形成されている。一方のソース／ドレイン領域１４ｂ上にも同様の接続孔１９ｂ、接続プラグ層２０ｂが形成されている。
【００６８】
一方、ヒューズを形成する領域には、ソース／ドレイン領域１４ｂを露出する大径の（アスペクト比の小さい）第２接続孔１９ｂ’が形成されている。第１の第２接続孔１９ｂ内には、バリアメタル層２０ｄと、接続プラグ層２０ｂとが形成されている。第２の第２接続孔１９ｂ’内には、バリアメタル層２０ｄ’が形成されるが、接続プラグ層は除去されて残っていない。バリアメタル層２０ｄ’を覆って第２の第２接続孔１９ｂ’内には、絶縁膜上に形成される平坦部と、それに続く屈曲部であって、第２の第２接続孔１９ｂ’の側面上と底面上とに形成され、第２の第２接続孔１９ｂ’の開口端部に向けて縮径する形状の空洞部を有する屈曲部とを含む第２導電層２１ｂが形成されている。
【００６９】
上記の半導体装置においても、第１の実施の形態による半導体装置と同様に、第２の第２接続孔１９ｂ’内にヒューズが形成される。トランジスタと第２導電層２１ｂ間に所定の電圧を印加すると、屈曲部の層厚の薄い部分で屈曲部の一部が切断されて、導通がなくなる。
【００７０】
次に、本発明の第２の実施の形態による半導体技術について、図１３（Ａ）から図１７（Ｉ）までを参照して説明する。図１３（Ａ）は、第１の実施の形態における図７（Ｋ）に対応する図である。図１３（Ａ）に至る工程については、第１の実施の形態による半導体装置の製造技術と同様であり、それまでの工程については説明を省略する。また、第１の実施の形態と同様の構成要素については、同じ符号を付して、その説明を省略する。
【００７１】
第１素子領域２ａ上に第１導電層２１ａを、第２素子領域２ｂ上に第２導電層２１ｂを形成した後、第１及び第２導電層２１ａ、２１ｂ上を覆って第２層間絶縁膜２２を形成する。第２層間絶縁膜２２上に、ストッパ層２３を形成する。
【００７２】
図１３（Ａ）に示すように、ストッパ層２３上にフォトレジストマスクＲ４を形成する。フォトレジストマスクＲ４は、第１導電層２１ａの一部領域上に第１開口部ＡＲ１１を有するとともに、第２導電層２１ｂの一部領域上に第２開口部ＡＲ１２を有する。フォトレジストマスクＲ４をマスクとして、ストッパ層２３と第２層間絶縁膜２２とを異方性エッチングする。次いで、フォトレジストマスクＲ４を除去する。
【００７３】
図１３（Ｂ）に示すように、第１及び第２導電層２１ａ、２１ｂの上面にそれぞれ達する第１接続孔２５ａと、第１接続孔２５ａよりもアスペクト比の大きい第２接続孔２５ｂとが形成される。その後、レジストマスクＲ４を除去する。
【００７４】
図１４（Ｃ）に示すように、第１接続孔２５ａと第２接続孔２５ｂとを覆って、ストッパ層２３上に、タングステンの接続プラグ層２７をＣＶＤ法等で形成する。Ｗ層の密着性を向上させるため、Ｗ層２７堆積前にＴｉＮ／Ｔｉ等からなる密着層２６を形成しても良い。接続プラグ２７は、第１接続孔２５ａ内を埋める程度の厚さだけ形成する。この際、第１接続孔２５ａよりもアスペクト比の大きい第２接続孔２５ｂ内には、接続プラグ層２７が十分には入らず、成長レートが低く、かつカバレッジが悪くなる。あるいはＷプラグに限らずＡｌ合金、Ｃｕ又はＣｕ合金によるスパッタとしてもよい。
【００７５】
ＣＭＰ法などを用いて接続プラグ層２７の上面から研磨を行う。図１４（Ｄ）に示すように、ストッパ層２３の上面において自動的に研磨が停止する。ストッパ層２３上の接続プラグ層が除去されるとともに、第１接続孔２５ａ内に接続プラグ２７ａが残る。第２接続孔２５ｂ内には、カバレッジの良くない状態の薄い接続プラグ層２７ｂが残る。この状態において例えば等方性ＲＩＥによりエッチングする。
【００７６】
等方性ＲＩＥの条件は、例えば以下のとおりである。
パワー：２００〜５００Ｗ（望ましくは４５０Ｗ）
圧力：２５〜３５Ｐａ（望ましくは３２Ｐａ）
ガス：ＳＦ_６＝１００〜１５０部、Ａｒ＝０〜３０部
図１５（Ｅ）に示すように、第１接続孔２５ａ内には、接続プラグ層２７ａが充填されたままであるが、第２接続孔２５ｂ内の接続プラグ層は除去される。図１５（Ｆ）に示すように、第１及び第２の接続孔２５ａ、２５ｂを覆ってストッパ層２３上に金属配線層３１を形成する。金属配線層３１の形成条件としては、スパッタリング等、第２接続孔２５ｂに対してカバレッジが悪くなる条件である。
【００７７】
第１接続孔２５ａ内には、接続プラグ層２７ａが充填されているため、第１接続孔２５ａ上において、金属配線層３１はほぼ平坦になる。第２接続孔２５ｂ内には、金属配線層３１が入り込みにくく、そのカバレッジは良くない。金属配線層３１堆積前にバリアメタル（ＴｉＮ、ＴｉＯＮ等）層を形成しても良い。
【００７８】
第２接続孔２５ｂ内においては、その両側の第２層間絶縁膜２２がスパッタリング粒子の飛翔方向に対して影を形成するため、金属配線層３１によるカバレッジは悪くなる。第２接続孔２５ｂ内に形成される屈曲部は、その中に空洞部を有する。
【００７９】
金属配線層３１を堆積する途中の段階では上方に開口部を有している。金属配線層３１を堆積し続けると、その側面同士が徐々に近づいていく。第２接続孔２５ｂの開口上端近傍の位置において、金属配線層３１が最も近接し、開口径が最も小さくなる。最終的には図１６（Ｇ）に示すように開口部がふさがっていても良い。第２接続孔２５ｂ内においては、その底部近傍の所定位置において金属配線層３１の被覆率が低くなる。
【００８０】
図１６（Ｇ）に示すように、レジストマスクＲ５により、第１接続孔２５ａを含む領域上及び第２接続孔２５ｂを含む領域上を覆う。レジストマスクＲ５をエッチングマスクとして、金属配線層３１をエッチングする。その後レジストマスクＲ５を除去する。
【００８１】
図１６（Ｈ）に示すように、第１接続孔２５ａを含む領域上であって、接続プラグ２７ａ上に第３導電層３１ａが形成される。第３導電層３１ａは、接続プラグ層２７ａを介して第１導電層２１ａと接続される。第２接続孔２５ｂを含む領域上には、第４導電層３１ｂが形成される。第４導電層３１ｂは、ストッパ層２３上に形成された平坦部と、平坦部に続き第２接続孔２５ｂ内に形成された屈曲部とを有する。
【００８２】
図１７（Ｉ）に示すように、第３及び第４導電層３１ａ、３１ｂを覆って、ストッパ層２３上に第３層間絶縁膜３３を形成する。開口が導電層により塞がっていない場合には、空洞部３５は第３層間絶縁膜３３により塞がれることになる。
【００８３】
尚、上記の工程は、ダマシン配線やデュアルダマシン配線の技術に適用することも可能である。
【００８４】
第２素子領域２ｂの屈曲部がヒューズとして機能し、第２導電層２１ｂとその上に形成される第４導電層３１ｂとを接続するとともに、電気接続を切断可能とするヒューズ素子が構成される。第１素子領域２ａにおいては、第１導電層２１ａと第３導電層３１ａとが、通常の多層配線技術と同様に第３の接続孔２５ａ内に形成された接続プラグ層２７ａを介して電気的に低抵抗で接続される。
【００８５】
第２の導電層２１ｂと第４の導電層３１ｂとの間に所定の値以上の電流を流すと、第４接続孔２５ｂ内において、屈曲部の薄肉領域が溶けて上下配線間の電気的接続を切る。第１の実施の形態の場合と同様に、切断されたヒューズの金属塊が空間内に留まり、外部に飛び出さない。
【００８６】
本実施の形態による半導体技術によれば、同一基板上にヒューズ素子構造と多層配線構造とを同時に形成することができる。従って、製造工程が簡略になる。
【００８７】
次に、変形例による半導体技術について図１７（Ｊ）を参照して説明する。
【００８８】
第２の実施の形態においては、第１層目の金属配線層の上に形成された接続孔内にヒューズを形成する技術を示した。
【００８９】
第１変形例による半導体技術においては、半導体基板１上の絶縁膜１８内に形成され、ソース／ドレイン領域４ａを露出する第１の接続孔１９ａ、１９ａ’内に接続プラグ層２０ａ、２０ａ’とが形成されている。接続プラグ層２０ａ、２０ａ’を覆って、絶縁膜１８上に第１導電層２１ａ、２１ａ’が形成されている。一方のソース／ドレイン領域４ｂの上にも同様の接続プラグ２０ｂが形成される。
【００９０】
一方、ヒューズを形成する領域には、ソース／ドレイン領域４ｂを露出する大径の（アスペクト比の小さい）第２接続孔１９ｂ’が形成されている。第１の第２接続孔１９ｂ内には、接続プラグ層２０ｂが形成されている。第２の第２接続孔１９ｂ’内には、バリアメタル層２０ｄ’が形成されるが、接続プラグ層（２０ｂ’）は除去されて残っていない。バリアメタル層２０ｄ’を覆って第２の第２接続孔１９ｂ’内には、絶縁膜１８上に形成される平坦部と、それに続く屈曲部であって、第２の第２接続孔１９ｂ’の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を有する屈曲部とを含む第２導電層２１ｂ’が形成されている。
【００９１】
上記の半導体装置においても、第１の実施の形態による半導体装置と同様に、第２の第２接続孔１９ｂ’内にヒューズが形成される。第２導電層２１ｂ−２１ｂ’間に所定の電圧を印加すると、屈曲部の層厚の薄い部分で屈曲部の一部が切断されて、導通がなくなる。
次に、第２変形例による半導体技術について図１８を参照して説明する。
【００９２】
図１８に示す構造では、第１の接続孔１９ａ、１９ａ’及び第２の接続孔１９ｂ、１９ｂ’の内壁に、多結晶シリコン層５１と、密着層５３とが形成されるとともに、その内側にプラグ電極５４ａ、５４ａ’及び５４ｂが充填されている。プラグ電極５４ａ、５４ａ’及び５４ｂを覆って絶縁膜１８上に導電層５５ａ、５５ａ’及び５５ｂが形成されている。
【００９３】
第２の接続孔１９ｂ’内には、プラグ電極は残っていない、導電層５５ｂ’が形成されている。より詳細には、密着層５３を覆って平坦面上に形成される平坦部と、それに続く屈曲部であって、第２接続孔１９ｂ’の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部Ｈを画定する屈曲部とを含む第２導電層５５ｂ’が形成されている。
【００９４】
上記の半導体装置においても、第２の実施の形態による半導体装置と同様に、第２接続孔１９ｂ’内にヒューズが形成される。導電層５５ｂ−５５ｂ’間に所定の電圧を印加すると、屈曲部の層厚の薄い部分で屈曲部の一部が切断されて、導通がなくなる。
【００９５】
尚、ＣＶＤ法などを用いて多結晶シリコン層５１を成長すると、接続孔内のカバレッジが良好なため、接続孔内にも厚く成膜することが可能である。
【００９６】
抵抗率も高く、かつ不純物などのドーピングにより抵抗率を所定の範囲内で調整することも可能である。加えて、接続孔内のカバレッジが良いことから、多結晶のシリコン層堆積後に残るホールのアスペクト比を調整することもできる。例えば、多結晶シリコン層５１を厚く成膜すれば、多結晶シリコン膜５１の内壁により画定される接続孔のアスペクト比を高めることもできる。従って、ヒューズを形成する際の導電層（５５ｂ’）のカバレッジを調整したり、カバレッジをより一層低下させたりすることが可能である。カバレッジを調整できれば、ヒューズの切断電流値を調整することも可能となる。尚、例えばプラグ電極５４をＣＶＤ法を用いたＷにより形成する場合には、多結晶シリコン層とＷとの反応性（反応式を以下に示す。）が高いので問題となる。その場合には、密着層５３を介在させることにより、両者の反応を抑制すると良い。
【００９７】
２ＷＦ_６＋３Ｓｉ → ２Ｗ＋３ＳｉＦ_４
次に、上記各実施の形態に用いられるヒューズ素子の回路例について、図１９（Ａ）及び図１９（Ｂ）を参照して説明する。
【００９８】
図１９（Ａ）は、ＣＭＯＳ型のヒューズ回路の回路図である。図示するように、ＣＭＯＳを構成するｐ型及びｎ型の２つのトランジスタＴｒ１とＴｒ２とのドレイン端子同士の共通接続点から延びる配線にヒューズ素子Ｆ１が形成される。ヒューズ素子Ｆ１は、トランジスタＴｒ１又はＴｒ２に流れるドレイン電流により切断される。
【００９９】
図１９（Ｂ）は、１トランジスタに対して１つのヒューズ素子Ｆ２が直列接続されている構造の回路図である。トランジスタＴｒ３のドレイン端子と電源電圧Ｖｄｄとの間にヒューズ素子Ｆ２が接続されている。トランジスタＴｒ３のドレイン電流が所定の臨界値を越えると、ヒューズ素子Ｆ２が切断される。
【０１００】
以上、実施の形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組合せ等が可能なことは当業者に自明であろう。
【０１０１】
【発明の効果】
小さい電流密度でも切断しやすいヒューズ素子と、多層配線と、を整合性良く形成することができる。
【０１０２】
さらに、ヒューズ内に空洞部を形成することにより、ヒューズ切断時に生成する金属塊がヒューズ構造から外部に飛散するのを防止できる。
【図面の簡単な説明】
【図１】接続孔内に形成された接続プラグ層の概略的な断面図であり、図１（Ａ）及び（Ｂ）は、一般的なアスペクト比を有する第１接続孔内を接続プラグ層により埋めた構造と、第１接続孔よりも大径の（アスペクト比が小さい）第２接続孔内において、接続プラグ層がほぼコンフォーマルに内壁を覆っている構造とを同一基板上に形成した様子を示す。
図１（Ｃ）及び（Ｄ）は、一般的なアスペクト比を有する第３接続孔内を接続プラグ層により埋めた構造と、第３接続孔よりも小径の（アスペクト比が大きい）第４接続孔内において、接続プラグ層が低い被覆率で覆う構造とを同一基板上に形成した様子を示す。
【図２】図２（Ａ）、図２（Ａ’）及び図２（Ｂ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図３】図３（Ｃ）及び図３（Ｄ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図４】図４（Ｅ）及び図４（Ｆ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図５】図５（Ｇ）及び図５（Ｈ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図６】図６（Ｉ）及び図６（Ｊ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図７】図７（Ｋ）及び図７（Ｌ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図８】図８（Ｍ）及び図８（Ｎ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図９】図９（Ｏ）及び図９（Ｐ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図１０】図１０（Ｑ）及び図１０（Ｒ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図１１】図１１（Ｓ）及び図１１（Ｔ）は、本発明の第１の実施の形態による半導体装置の製造工程を示す断面図である。
【図１２】図１２（Ｕ）は、本発明の第１の実施の形態による半導体装置のうちヒューズ素子を切断した後の様子を示す断面図であり、図１２（Ｖ）は、変形例による半導体素子の断面図である。
【図１３】図１３（Ａ）及び図１３（Ｂ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１４】図１４（Ｃ）及び（Ｄ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１５】図１５（Ｅ）及び（Ｆ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１６】図１６（Ｇ）及び（Ｈ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図である。
【図１７】図１７（Ｉ）は、本発明の第２の実施の形態による半導体装置の製造工程を示す断面図であり、図１７（Ｊ）は、変形例による半導体装置の断面図である。
【図１８】他の変形例による半導体装置の断面図である。
【図１９】図１９（Ａ）及び（Ｂ）は、本発明の各実施の形態に用いられるヒューズ回路の例である。
【図２０】一般的なヒューズ構造を示す断面図である。
【図２１】一般的な他のヒューズ構造を示す断面図である。
【符号の説明】
１ｐ型シリコン基板、２ａ第１素子領域、２ｂ第２素子領域、３ｐ型ウェル、５熱酸化膜、７素子分離膜、８多結晶シリコン膜、１０金属膜、Ｇ１第１ゲート電極、Ｇ２第２ゲート電極、１１ａ、１１ｂＬＤＤ用ｎ型不純物層、１２ａ、１２ｂサイドスペーサ膜、１４ａソース領域、１４ｂドレイン領域、１５絶縁膜、１７ａソース電極、１７ｂドレイン電極、１８第１層間絶縁膜、Ｒ１フォトレジスト、１９ａ第１接続孔１９ｂ第２接続孔２０ａ・２０ｂプラグ電極、２１ａ第１導電層、２１ｂ第２導電層、２２第２層間絶縁膜、２３ストッパ層、２５ａ第１接続孔、２５ｂ第２の接続孔、２７接続プラグ層、２８第２導電層、３１金属配線層、３１ａ第３導電層、３１ｂ第４導電層、３１ｃ金属塊、３３第３層間絶縁膜、３５空洞部。

Claims

半導体素子を含む半導体基板と、前記半導体基板内または上方に形成された第１導電層と第２導電層と、を含む下地構造と、
前記第１導電層と前記第２導電層とを覆って該下地構造上に形成された第１層間絶縁膜と、
該第１層間絶縁膜を貫通し、前記第１導電層の上面に達する第１接続孔と、
前記第１層間絶縁膜を貫通し、前記第２導電層の上面に達する第２接続孔と、
前記第１接続孔内に充填された導電性プラグと、
前記導電性プラグを覆って前記第１層間絶縁膜上に形成された第１配線層と、
前記第１絶縁膜上に形成された平坦部と、該平坦部に連続し、前記第２接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部と、を含む第２配線層と
を備えた半導体装置。
前記平坦部の厚さは、前記屈曲部の側面下部上の厚さよりも厚い
請求項１に記載の半導体装置。
さらに、前記第１接続孔及び第２接続孔のうち少なくとも一方の内壁に接して形成されるバリアメタル層を含む
請求項１又は２記載の半導体装置。
前記屈曲部は、さらに前記空洞部と連続して上方に抜ける孔部を画定し、
さらに、前記第２配線層を覆って前記第１層間絶縁膜上に形成され、前記孔部を上方から塞ぐ第２層間絶縁膜を有する
請求項１から３までのいずれか１項に記載の半導体装置。
（ａ）基板を準備する工程と、
（ｂ）該基板の主面内または上方に第１導電層と第２導電層とを形成する工程と、
（ｃ）前記第１導電層及び第２導電層とを覆って該基板上に第１層間絶縁膜を形成する工程と、
（ｄ）該第１層間絶縁膜を貫通し、前記第１導電層の上面に達する第１のアスペクト比の第１接続孔と、前記第２導電層の上面に達する前記第１のアスペクト比より低い第２のアスペクト比の第２接続孔と、を形成する工程と、
（ｅ）前記第１層間絶縁膜上に接続プラグ層を前記第１接続孔内が埋められるまで堆積する工程と、
（ｆ）前記第２接続孔内に形成された前記接続プラグ層を除去するとともに、前記第１接続孔内に接続プラグを残す工程と、
（ｇ）前記第２接続孔内におけるステップカバレッジが悪くなる条件で前記第１層間絶縁膜上に第３導電層を堆積する工程であって、前記第１層間絶縁膜上の平坦部と、該平坦部に続く屈曲部であって、前記第２接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部と、を含む第３導電層を形成する工程と
を備えた半導体装置の製造方法。
前記（ｆ）工程は、前記接続プラグ層を異方性エッチングし前記第２接続孔の底面上の接続プラグ層を除去した後、前記接続プラグ層を等方性エッチングし前記第２接続孔の側面上の接続プラグ層を除去する工程を含む
請求項５に記載の半導体装置の製造方法。
さらに、前記第３導電層を覆って前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程を含む
請求項５又は６に記載の半導体装置の製造方法。
（ａ）基板を準備する工程と、
（ｂ）該基板の主面内または上方に第１導電層と第２導電層とを形成する工程と、
（ｃ）前記第１導電層及び第２導電層とを覆って該基板上に第１層間絶縁膜を形成し、更に該第１層間絶縁膜上にストッパ層を形成する工程と、
（ｄ）該第１層間絶縁膜及び該ストッパ層を貫通し、前記第１導電層の上面に達する第１のアスペクト比の第１接続孔と、前記第２導電層の上面に達する前記第１のアスペクト比より高い第２のアスペクト比の第２接続孔と、を形成する工程と、
（ｅ）前記ストッパ層上に接続プラグ層を前記第１接続孔内が埋められるまで堆積する工程と、
（ｆ）前記接続プラグ層を研磨して前記ストッパ層上の接続プラグ層を除去した後、等方性エッチングし前記第２接続孔の側面上及び底面上の接続プラグ層を除去するとともに、前記第１接続孔内に接続プラグを残す工程と、
（ｇ）前記第２接続孔内におけるステップカバレッジが悪くなる条件で前記ストッパ層上に第３導電層を堆積する工程であって、前記ストッパ層上の平坦部と、該平坦部に続く屈曲部であって、前記第２接続孔の側面上と底面上とに形成され、上方に向けて縮径する形状の空洞部を画定する屈曲部と、を含む第３導電層を形成する工程と
を備えた半導体装置の製造方法。
さらに、前記第３導電層を覆って前記ストッパ層上に第２層間絶縁膜を形成する工程を含む
請求項８に記載の半導体装置の製造方法。