JP2004311952A - 半導体素子及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 150000004767 nitrides Chemical class 0.000 claims abstract description 82
- 229910052751 metal Inorganic materials 0.000 claims abstract description 71
- 239000002184 metal Substances 0.000 claims abstract description 71
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 44
- 229920005591 polysilicon Polymers 0.000 claims abstract description 44
- 230000004888 barrier function Effects 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 40
- 238000002955 isolation Methods 0.000 claims description 30
- 230000008569 process Effects 0.000 claims description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 19
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 229910008482 TiSiN Inorganic materials 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 6
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 4
- 239000011800 void material Substances 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 6
- 230000004913 activation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
【課題】 ＥＸＴＩＧＡＴＥ技術を利用して、バリア金属層及び金属層の酸化を防止することのできる半導体素子及びその製造方法を提供する。
【解決手段】 ポリシリコン層３２上の第１窒化膜３３厚さを減少させて段差によるボイドの発生を防止し、バリア金属層４０の露出を防止してポリシリコン層３２の側壁に十分な厚さの酸化膜４４を形成するようにすることで、ゲート電極抵抗の増加及び短絡を防止して歩留まり及び素子の信頼性を向上させる。
【選択図】図１
【解決手段】 ポリシリコン層３２上の第１窒化膜３３厚さを減少させて段差によるボイドの発生を防止し、バリア金属層４０の露出を防止してポリシリコン層３２の側壁に十分な厚さの酸化膜４４を形成するようにすることで、ゲート電極抵抗の増加及び短絡を防止して歩留まり及び素子の信頼性を向上させる。
【選択図】図１
Description
本発明は、半導体素子及びその製造方法に関するもので、特にタングステンゲートを用いるモス電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor：以下、ＭＯＳＦＥＴと称する)の形成工程で、拡張トレンチ素子分離ゲート技術(Extended Trench Isolation Gate：以下、ＥＸＴＩＧＡＴＥと称する)を用い、バリア金属層及び金属層の酸化を防止することで歩留まり及び素子動作の信頼性を向上させることのできる半導体素子及びその製造方法に関するものである。
半導体素子の集積度が増加することによって素子の大きさが減少する。このような素子の大きさを減少させるためにＭＯＳＦＥＴのゲート電極やソース／ドレイン領域、及びこれらとのコンタクトなど工程全般のデザインルールが減少しているが、ゲート電極の幅と電気抵抗とは反比例関係にあるため、幅がｎ倍減少すれば電気抵抗はｎ倍増加する。このような電気抵抗の増加は、半導体素子の動作速度を減少させるという問題を誘発する。ゲート電極の抵抗を減少させる方法の一つで、最も安定的な特性をあらわすポリシリコン層／酸化膜界面の特性を利用してポリシリコン層とシリサイドの積層構造であるポリサイドを低抵抗ゲートとして用いる方法が提案された。
図８〜図１２は、従来技術による半導体素子及びその製造方法を示した断面図であり、ＥＸＴＩＧＡＴＥ ＭＯＳＦＥＴの形成工程を示したものである。
図９に示すように、半導体基板１０上にゲート酸化膜（図示省略）、ポリシリコン層（図示省略）、中間酸化膜（図示省略）及び第１窒化膜（図示省略）を順次形成し、素子分離マスクを利用した写真エッチング工程により前記第１窒化膜、中間酸化膜、ポリシリコン層及びゲート酸化膜を順次エッチングして半導体基板１０の素子分離領域を露出させるゲート酸化膜パターン１１、ポリシリコン層パターン１２、中間酸化膜パターン１３及び第１窒化膜パターン１４の積層構造を形成する。次に、前記素子分離領域の露出した半導体基板１０を一定の深さでエッチングしてトレンチ１５を形成する。
図９に示すように、半導体基板１０上にゲート酸化膜（図示省略）、ポリシリコン層（図示省略）、中間酸化膜（図示省略）及び第１窒化膜（図示省略）を順次形成し、素子分離マスクを利用した写真エッチング工程により前記第１窒化膜、中間酸化膜、ポリシリコン層及びゲート酸化膜を順次エッチングして半導体基板１０の素子分離領域を露出させるゲート酸化膜パターン１１、ポリシリコン層パターン１２、中間酸化膜パターン１３及び第１窒化膜パターン１４の積層構造を形成する。次に、前記素子分離領域の露出した半導体基板１０を一定の深さでエッチングしてトレンチ１５を形成する。
図１０に示すように、前記構造の全体表面にトレンチ１５を埋め込む素子分離用酸化膜（図示省略）を蒸着して第１窒化膜パターン１４が露出するまでＣＭＰ方法により平坦化エッチングして素子分離酸化膜１６を形成する。
図１１に示すように、第１窒化膜パターン１４をとり除いた後、半導体基板１０の所定領域にウェルマスクを利用したイオン注入及び活性工程でｐウェル１７とｎウェル１８を形成する。
図１１に示すように、第１窒化膜パターン１４をとり除いた後、半導体基板１０の所定領域にウェルマスクを利用したイオン注入及び活性工程でｐウェル１７とｎウェル１８を形成する。
図１２に示すように、全体表面上部を平坦化エッチングしてポリシリコン層パターン１２を露出させた後、全体表面上部にバリア金属層１９、金属層２０及び第２窒化膜２１を順次形成する。
図８に示すように、ワードラインマスク（図示省略）を利用した写真エッチング工程で前記第２窒化膜２１、金属層２０、バリア金属層１９及びポリシリコン層パターン１２をパターニングしてゲート電極を形成する。次に、露出しているポリシリコン層パターン１２の側壁に酸化膜２２を形成した後、全体表面上部に望ましくは窒化膜（図示省略）を形成して全面エッチングして絶縁スペーサ２３を形成する。
図８に示すように、ワードラインマスク（図示省略）を利用した写真エッチング工程で前記第２窒化膜２１、金属層２０、バリア金属層１９及びポリシリコン層パターン１２をパターニングしてゲート電極を形成する。次に、露出しているポリシリコン層パターン１２の側壁に酸化膜２２を形成した後、全体表面上部に望ましくは窒化膜（図示省略）を形成して全面エッチングして絶縁スペーサ２３を形成する。
次に、図示されていないが、ソース／ドレイン領域形成などの通常的なＭＯＳＦＥＴ工程を進行させる。
前記のような従来技術によるＥＸＴＩＧＡＴＥ ＭＯＳＦＥＴの製造方法は、従来ＳＴＩ素子分離技術の問題点を解決するために提案されたが、素子分離酸化膜の蒸着工程時にトレンチと第１窒化膜の段差が大きいためボイドが発生し、バリア金属層と金属層が素子分離酸化膜上に直接蒸着する場合、異常酸化が発生してゲート電極の抵抗が増加し、ポリシリコン層側壁の選択酸化工程時に、バリア金属層と金属層が露出していてバリア金属層と金属層の酸化が発生するおそれがあり、ポリシリコン層パターンの側壁に酸化膜を十分な厚さで形成することができないため、後続工程において短絡が発生するおそれがあり、素子の歩留まり及び信頼性が劣るという問題点があった。
また、前記従来技術によって製造されたＥＸＴＩＧＡＴＥ ＭＯＳＦＥＴ(半導体素子)は、前記ポリシリコン層パターン側壁の酸化膜の厚さが十分ではないために、後続工程において短絡が発生するおそれがあり、素子の歩留まり及び信頼性が劣るという問題点があった。
本発明は、前記のような問題点を解決するためのもので、ポリシリコン層上の第１窒化膜厚さを減少させて段差によるボイドの発生を防止し、バリア金属層及び金属層の露出を防止してポリシリコン層の側壁に十分な厚さの酸化膜を形成するようにすることで、ゲート電極抵抗の増加及び短絡を防止して歩留まり及び素子の信頼性を向上させることができる半導体素子及びその製造方法を提供することをその目的とする。
前記課題を解決するために、請求項１記載の発明は、活性領域を規制する素子分離酸化膜と、ゲート電極とを含む半導体素子において、前記活性領域上部のゲート電極は窒化膜、バリア金属層、金属層及び窒化膜の積層構造を含み、前記素子分離酸化膜上部以外のゲート電極はポリシリコン層、バリア金属層、金属層及び窒化膜の積層構造を含むことを特徴とする。
請求項２記載の発明は、請求項１に記載の半導体素子において、前記バリア金属層は、ＷＮ層、ＴｉＮ層及びＴｉＳｉＮ層からなる群から選択されるいずれか一つであって、前記金属層はＷ層、Ｔｉシリサイド層、Ｗシリサイド層及びＣｏシリサイド層からなる群から選択されるいずれか一つであることを特徴とする。
請求項３記載の発明は、半導体素子の製造方法において、半導体基板上にゲート酸化膜、ポリシリコン層及び第１窒化膜を順次形成する工程と、前記第１窒化膜、ポリシリコン層、ゲート酸化膜及び所定深さの半導体基板をエッチングしてトレンチを形成する工程と、前記トレンチを埋め込む素子分離酸化膜を形成する工程と、前記第１窒化膜をとり除く工程と、前記素子分離酸化膜を所定厚さでエッチングしてリセスを形成する工程と、前記リセスを埋め込む第２窒化膜を形成する工程と、全体表面上部にバリア金属層、金属層及び第３窒化膜を順次形成する工程と、ゲートラインマスクを利用した写真エッチング工程で前記第３窒化膜、金属層、バリア金属層及び第２窒化膜をパターニングして第２窒化膜パターン、バリア金属層パターン、金属層パターン及び第３窒化膜パターンの積層構造を形成する工程と、前記積層構造の側壁に絶縁スペーサを形成する工程と、前記第３窒化膜パターン及び絶縁スペーサをマスクとして前記ポリシリコン層をエッチングして前記ゲート酸化膜を露出させるポリシリコン層パターンを形成する工程と、前記ポリシリコン層パターンの側壁に酸化膜を形成する工程とを含むことを特徴とする。
請求項４記載の発明では、請求項３に記載の半導体素子の製造方法において、前記第２窒化膜を形成する工程は
全体表面上部に所定の厚さの窒化膜を形成する工程と、
全体表面上部に前記リセスを埋める犠牲酸化膜を形成する工程と、
全体表面を平坦化エッチングして前記ポリシリコン層を露出させる工程と、
前記犠牲酸化膜をとり除いて前記リセスを埋め込む前記第２窒化膜を形成する工程と、
を含むことを特徴とする。
全体表面上部に所定の厚さの窒化膜を形成する工程と、
全体表面上部に前記リセスを埋める犠牲酸化膜を形成する工程と、
全体表面を平坦化エッチングして前記ポリシリコン層を露出させる工程と、
前記犠牲酸化膜をとり除いて前記リセスを埋め込む前記第２窒化膜を形成する工程と、
を含むことを特徴とする。
請求項５記載の発明は、請求項３に記載の半導体素子の製造方法において、前記第１窒化膜の厚さは １０〜７０ｎｍであることを特徴とする。
請求項６記載の発明は、請求項３に記載の半導体素子の製造方法において、前記リセスの深さは、２０〜１００ｎｍであることを特徴とする。
請求項７記載の発明は、請求項３に記載の半導体素子の製造方法において、前記第２窒化膜の厚さは、１０〜９０ｎｍであることを特徴とする。
請求項８記載の発明は、請求項３に記載の半導体素子の製造方法において、前記バリア金属層はWN層、ＴｉＮ層及びＴｉＳｉＮ層からなる群から選択されるいずれか一つであって、前記金属層はW層、Ｔｉシリサイド層、Ｗシリサイド層及びＣｏシリサイド層からなる群から選択されるいずれか一つであることを特徴とする。
本発明による半導体素子及びその製造方法は、ポリシリコン層上の第１窒化膜の厚さを減少させることができ、段差によるボイドの発生を防止することができ、バリア金属層及び金属層が露出することを防止する絶縁スペーサを形成することで、バリア金属層及び金属層の酸化を防止してポリシリコン層側壁に十分な厚さの酸化膜を形成することができ、ゲート電極抵抗の増加及び短絡を防止することができる。
次に、図１を参照して本発明による半導体素子について詳しく説明する。
図１は本発明による半導体素子を示した断面図である。
半導体基板上に活性領域を規制する素子分離酸化膜を設け、前記素子分離酸化膜上には、窒化膜、バリア金属層、金属層及び窒化膜からなる積層構造と、前記積層構造の両側壁を覆う窒化膜絶縁スペーサからなるゲート電極が設けられ、前記素子分離酸化膜以外の半導体基板上には、ゲート酸化膜を介してポリシリコン層、バリア金属層、金属層、及び窒化膜からなる積層構造と、前記ポリシリコン層の両側壁にそれぞれ設けられた酸化膜と、前記酸化膜上に、前記ポリシリコン層を含む積層構造の両側壁を覆うように設けられた窒化膜絶縁スペーサとからなるゲート電極が設けられている。前記バリア金属層は、ＷＮ層、ＴｉＮ層及びＴｉＳｉＮ層からなる群から選択されるいずれか一つであることが望ましく、前記金属層はＷ層、Ｔｉシリサイド層、Ｗシリサイド層およびＣｏシリサイド層からなる群から選択される何れか一つであることが望ましい。
前記ポリシリコン層側壁の酸化膜は、請求項３〜８の発明による製造方法により、その厚さが十分に形成されていることから、後続工程における短絡を防ぐことができ、素子の歩留まり向上及び信頼性の向上に貢献することができる。
図１は本発明による半導体素子を示した断面図である。
半導体基板上に活性領域を規制する素子分離酸化膜を設け、前記素子分離酸化膜上には、窒化膜、バリア金属層、金属層及び窒化膜からなる積層構造と、前記積層構造の両側壁を覆う窒化膜絶縁スペーサからなるゲート電極が設けられ、前記素子分離酸化膜以外の半導体基板上には、ゲート酸化膜を介してポリシリコン層、バリア金属層、金属層、及び窒化膜からなる積層構造と、前記ポリシリコン層の両側壁にそれぞれ設けられた酸化膜と、前記酸化膜上に、前記ポリシリコン層を含む積層構造の両側壁を覆うように設けられた窒化膜絶縁スペーサとからなるゲート電極が設けられている。前記バリア金属層は、ＷＮ層、ＴｉＮ層及びＴｉＳｉＮ層からなる群から選択されるいずれか一つであることが望ましく、前記金属層はＷ層、Ｔｉシリサイド層、Ｗシリサイド層およびＣｏシリサイド層からなる群から選択される何れか一つであることが望ましい。
前記ポリシリコン層側壁の酸化膜は、請求項３〜８の発明による製造方法により、その厚さが十分に形成されていることから、後続工程における短絡を防ぐことができ、素子の歩留まり向上及び信頼性の向上に貢献することができる。
次に、図面を参照して本発明による半導体素子の製造方法について詳しく説明する。
図1〜図７は、本発明による半導体素子の製造方法を示した断面図であって、ＥＸＴＩＧＡＴＥ ＭＯＳＦＥＴの形成工程を示したものである。
図２に示すように、半導体基板３０上にゲート酸化膜（図示省略）とポリシリコン層（図示省略）及び第１窒化膜（図示省略）を順次形成し、素子分離マスクを利用した写真エッチング工程で前記第１窒化膜、ポリシリコン層及びゲート酸化膜を順次エッチングして半導体基板３０の素子分離領域を露出させるゲート酸化膜パターン３１と、ポリシリコン層パターン３２及び第１窒化膜パターン３３の積層構造を形成する。ここで前記第１窒化膜は１０〜７０ｎｍの厚さで形成することが望ましい。次に、前記素子分離領域の露出した半導体基板３０を一定の深さでエッチングしてトレンチ３４を形成する。
図1〜図７は、本発明による半導体素子の製造方法を示した断面図であって、ＥＸＴＩＧＡＴＥ ＭＯＳＦＥＴの形成工程を示したものである。
図２に示すように、半導体基板３０上にゲート酸化膜（図示省略）とポリシリコン層（図示省略）及び第１窒化膜（図示省略）を順次形成し、素子分離マスクを利用した写真エッチング工程で前記第１窒化膜、ポリシリコン層及びゲート酸化膜を順次エッチングして半導体基板３０の素子分離領域を露出させるゲート酸化膜パターン３１と、ポリシリコン層パターン３２及び第１窒化膜パターン３３の積層構造を形成する。ここで前記第１窒化膜は１０〜７０ｎｍの厚さで形成することが望ましい。次に、前記素子分離領域の露出した半導体基板３０を一定の深さでエッチングしてトレンチ３４を形成する。
図３に示すように、前記構造の全体表面にトレンチ３４を埋め込む素子分離用酸化膜（図示省略）を蒸着し、第１窒化膜パターン３３が露出するまでＣＭＰ方法で平坦化エッチングして素子分離酸化膜３５を形成する。
図４に示すように、半導体基板３０の所定領域にウェルマスクを利用したイオン注入及び活性工程でｐウェル３６とｎウェル３７を形成した後、露出している第１窒化膜パターン３３をとり除く。次に、ポリシリコン層パターン３２上部に突出した素子分離酸化膜３５を湿式エッチングしてポリシリコン層パターン３２より２０〜１００ｎｍ程度低いリセスを形成する。その次に、前記構造の全体表面に１０〜９０ｎｍの厚さで第２窒化膜３８と前記リセスを埋め込む犠牲酸化膜（図示省略）を順次形成した後、前記犠牲酸化膜を第２窒化膜３８が露出するまでＣＭＰ方法により平坦化エッチングして犠牲酸化膜パターン３９を形成する。
図４に示すように、半導体基板３０の所定領域にウェルマスクを利用したイオン注入及び活性工程でｐウェル３６とｎウェル３７を形成した後、露出している第１窒化膜パターン３３をとり除く。次に、ポリシリコン層パターン３２上部に突出した素子分離酸化膜３５を湿式エッチングしてポリシリコン層パターン３２より２０〜１００ｎｍ程度低いリセスを形成する。その次に、前記構造の全体表面に１０〜９０ｎｍの厚さで第２窒化膜３８と前記リセスを埋め込む犠牲酸化膜（図示省略）を順次形成した後、前記犠牲酸化膜を第２窒化膜３８が露出するまでＣＭＰ方法により平坦化エッチングして犠牲酸化膜パターン３９を形成する。
図５に示すように、ポリシリコン層パターン３２上部の第２窒化膜３８をとり除いて、素子分離酸化膜３５の上部の犠牲酸化膜３９をとり除き、素子分離酸化膜３５上部に第２窒化膜パターン３８−１を形成する。
図６に示すように、前記構造物の全体表面にバリア金属層４０と金属層４１及び第３窒化膜４２を順次形成する。ここでバリア金属層４０はＷＮ層、ＴｉＮ層またはＴｉＳｉＮ層に形成することが望ましく、金属層はＷ層、Ｔｉシリサイド層、Ｗシリサイド層またはＣｏシリサイド層で形成するのが望ましい。
図６に示すように、前記構造物の全体表面にバリア金属層４０と金属層４１及び第３窒化膜４２を順次形成する。ここでバリア金属層４０はＷＮ層、ＴｉＮ層またはＴｉＳｉＮ層に形成することが望ましく、金属層はＷ層、Ｔｉシリサイド層、Ｗシリサイド層またはＣｏシリサイド層で形成するのが望ましい。
図１に示されているように、ワードラインマスク（図示省略）を利用した写真エッチング工程で前記第３窒化膜４２、金属層４１、バリア金属層４０及び第２窒化膜パターン３８−１をパターニングして第２窒化膜パターン３８−１、バリア金属層４０、金属層４１及び第３窒化膜４２の積層構造を形成する。次に、全体表面上部に望ましくは窒化膜（図示省略）を塗布してエッチバックして前記積層構造の側壁に絶縁スペーサ４３を形成する。その次に、前記積層構造及び窒化膜絶縁スペーサ４３をマスクとして露出しているポリシリコン層パターン３２をエッチングし、ポリシリコン層パターン３２、バリア金属層４０、金属層４１及び第３窒化膜４２の積層構造からなるゲート電極を形成する。ここで、ゲート電極は素子分離酸化膜上では窒化膜−バリア金属層−金属層−窒化膜の積層構造からなり、活性領域上ではポリシリコン−バリア金属層−金属層−窒化膜の積層構造からなる。
次に、ポリシリコン層パターン３２の側壁に酸化膜４４を選択的に成長させる。ここで、バリア金属層４０と金属層４１は窒化膜絶縁スペーサ４３によって保護されているので十分な厚さで酸化膜４４を形成することができる。
図７に示されているように、全体表面上部に第4 窒化膜４５を形成した後エッチングしてゲート酸化膜パターン３１を露出させる。 ここで第４ 窒化膜４５はＳＡＣ工程のエッチング障壁として利用したり、エッチバックする場合スペーサとして利用することができる。
図７に示されているように、全体表面上部に第4 窒化膜４５を形成した後エッチングしてゲート酸化膜パターン３１を露出させる。 ここで第４ 窒化膜４５はＳＡＣ工程のエッチング障壁として利用したり、エッチバックする場合スペーサとして利用することができる。
１３ 中間酸化膜
３０ 半導体基板
３１ ゲート酸化膜
３２ ポリシリコン層
３３ 第１窒化膜
３４ トレンチ
３５ 素子分離酸化膜
３６ ｐウェル
３７ ｎウェル
３８ 第２窒化膜
３９ 犠牲酸化膜
４０ ＷＮ層
４１ Ｗ層
４２ 第３窒化膜
４３ 窒化膜絶縁スペーサ
４４ 酸化膜
３０ 半導体基板
３１ ゲート酸化膜
３２ ポリシリコン層
３３ 第１窒化膜
３４ トレンチ
３５ 素子分離酸化膜
３６ ｐウェル
３７ ｎウェル
３８ 第２窒化膜
３９ 犠牲酸化膜
４０ ＷＮ層
４１ Ｗ層
４２ 第３窒化膜
４３ 窒化膜絶縁スペーサ
４４ 酸化膜
Claims (8)
- 活性領域を規制する素子分離酸化膜と、ゲート電極とを含む半導体素子において、
前記活性領域上部のゲート電極は窒化膜、バリア金属層、金属層及び窒化膜の積層構造を含み、前記素子分離酸化膜上部以外のゲート電極はポリシリコン層、バリア金属層、金属層及び窒化膜の積層構造を含むことを特徴とする半導体素子。 - 前記バリア金属層は、ＷＮ層、ＴｉＮ層及びＴｉＳｉＮ層からなる群から選択されるいずれか一つであって、前記金属層はＷ層、Ｔｉシリサイド層、Ｗシリサイド層及びＣｏシリサイド層からなる群から選択されるいずれか一つであることを特徴とする請求項1に記載の半導体素子。
- 半導体基板上にゲート酸化膜、ポリシリコン層及び第１窒化膜を順次形成する工程と、
前記第１窒化膜、ポリシリコン層、ゲート酸化膜及び所定の深さで半導体基板をエッチングしてトレンチを形成する工程と、
前記トレンチを埋め込む素子分離酸化膜を形成する工程と、
前記第１窒化膜をとり除く工程と、
前記素子分離酸化膜を所定厚さでエッチングしてリセスを形成する工程と、
前記リセスを埋める第２窒化膜を形成する工程と、
全体表面上部にバリア金属層、金属層及び第３窒化膜を順次形成する工程と、
ゲートラインマスクを利用した写真エッチング工程で前記第３窒化膜、金属層、バリア金属層及び第２窒化膜をパターニングして第２窒化膜パターン、バリア金属層パターン、金属層パターン及び第３窒化膜パターンの積層構造を形成する工程と、
前記積層構造の側壁に絶縁スペーサを形成する段階と、
前記第３窒化膜パターン及び絶縁スペーサをマスクとして前記ポリシリコン層をエッチングして前記ゲート酸化膜を露出させるポリシリコン層パターンを形成する工程と、
前記ポリシリコン層パターンの側壁に酸化膜を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記第２窒化膜を形成する工程は、
全体表面上部に所定の厚さの窒化膜を形成する工程と、
全体表面上部に前記リセスを埋める犠牲酸化膜を形成する工程と、
全体表面を平坦化エッチングして前記ポリシリコン層を露出させる工程と、
前記犠牲酸化膜をとり除いて前記リセスを埋め込む前記第２窒化膜を形成する工程と、
を含むことを特徴とする請求項３に記載の半導体素子の製造方法。 - 前記第１窒化膜の厚さは１０〜７０ｎｍであることを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記リセスの深さは、２０〜１００ｎｍであることを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記第２窒化膜の厚さは、１０〜９０ｎｍであることを特徴とする請求項３に記載の半導体素子の製造方法。
- 前記バリア金属層はWN層、ＴｉＮ層及びＴｉＳｉＮ層からなる群から選択されるいずれか一つであって、前記金属層はＷ層、Ｔｉシリサイド層、Ｗシリサイド層及びＣｏシリサイド層からなる群から選択されるいずれか一つであることを特徴とする請求項３に記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0020765A KR100469913B1 (ko) | 2003-04-02 | 2003-04-02 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004311952A true JP2004311952A (ja) | 2004-11-04 |
Family
ID=33095611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003435028A Pending JP2004311952A (ja) | 2003-04-02 | 2003-12-26 | 半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6964904B2 (ja) |
| JP (1) | JP2004311952A (ja) |
| KR (1) | KR100469913B1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7425489B1 (en) * | 2004-11-19 | 2008-09-16 | Cypress Semiconductor Corporation | Self-aligned shallow trench isolation |
| KR100709437B1 (ko) * | 2005-04-01 | 2007-04-18 | 주식회사 하이닉스반도체 | 반도체 소자 |
| KR100800647B1 (ko) * | 2006-08-29 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트 전극 형성 방법 |
| JP4106072B1 (ja) * | 2006-12-18 | 2008-06-25 | 松下電器産業株式会社 | 光ピックアップ装置 |
| CN101157520B (zh) * | 2007-09-20 | 2010-08-11 | 上海交通大学 | 同时具有微米纳米结构的复合图形的构建方法 |
| KR100909633B1 (ko) * | 2007-12-20 | 2009-07-27 | 주식회사 하이닉스반도체 | 반도체소자의 랜딩 플러그 콘택 형성방법 |
| KR101010482B1 (ko) * | 2008-06-26 | 2011-01-21 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 및 반도체 소자 |
| KR101738894B1 (ko) | 2010-11-04 | 2017-05-24 | 삼성전자 주식회사 | 게이트 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
| CN103137672A (zh) * | 2011-11-25 | 2013-06-05 | 上海华虹Nec电子有限公司 | 兼容自对准孔和表面沟道的金-氧-半场效应管的栅极膜结构及其制造方法 |
| US20140001576A1 (en) * | 2012-06-27 | 2014-01-02 | Applied Materials, Inc. | Lowering tungsten resistivity by replacing titanium nitride with titanium silicon nitride |
| US8878242B1 (en) | 2013-07-08 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Pickup device structure within a device isolation region |
| TWI778118B (zh) * | 2017-09-05 | 2022-09-21 | 美商應用材料股份有限公司 | 來自次氧化物的自對準結構 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2002A (en) * | 1841-03-12 | Tor and planter for plowing | ||
| US2004A (en) * | 1841-03-12 | Improvement in the manner of constructing and propelling steam-vessels | ||
| JP3313024B2 (ja) * | 1996-05-27 | 2002-08-12 | 三菱電機株式会社 | トレンチ分離構造の最適化方法 |
| US5963818A (en) * | 1997-09-17 | 1999-10-05 | Motorola, Inc | Combined trench isolation and inlaid process for integrated circuit formation |
| US6326263B1 (en) * | 2000-08-11 | 2001-12-04 | United Microelectronics Corp. | Method of fabricating a flash memory cell |
| KR100343146B1 (ko) * | 2000-11-02 | 2002-07-05 | 윤종용 | 다마신 구조의 게이트 전극이 형성된 반도체 소자 및 그의형성방법 |
| JPWO2002073697A1 (ja) * | 2001-03-12 | 2004-07-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
| US6645798B2 (en) * | 2001-06-22 | 2003-11-11 | Micron Technology, Inc. | Metal gate engineering for surface p-channel devices |
-
2003
- 2003-04-02 KR KR10-2003-0020765A patent/KR100469913B1/ko active IP Right Grant
- 2003-12-15 US US10/734,227 patent/US6964904B2/en not_active Expired - Lifetime
- 2003-12-26 JP JP2003435028A patent/JP2004311952A/ja active Pending
-
2005
- 2005-09-07 US US11/219,795 patent/US7365400B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR100469913B1 (ko) | 2005-02-02 |
| US7365400B2 (en) | 2008-04-29 |
| US20060001112A1 (en) | 2006-01-05 |
| US6964904B2 (en) | 2005-11-15 |
| US20040195635A1 (en) | 2004-10-07 |
| KR20040085912A (ko) | 2004-10-08 |
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| A131 | Notification of reasons for refusal |
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|
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