JP2006303009A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 NOR型フラッシュメモリにおいて、ゲート電極4の形成後にスペーサとして第1のシリコン窒化膜15を形成する。この後、ドレインコンタクトの形成領域のSTI2の高さをエッチングにより低くして活性領域3との段差を小さくする(ΔH<Δh)ことで、第2のシリコン窒化膜16形成後のコンタクト形成で、段差部分に残渣が少なくなりコンタクト面積の減少を防止できる。これにより、コンタクト抵抗の低減を図れ、しかもゲート絶縁膜であるシリコン酸化膜7の端面が保護されているので悪影響を与えることがない。
【選択図】 図1
Description
まず、シリコン基板上にゲート絶縁膜、浮遊ゲート電極となる第1の多結晶シリコン膜、第1のシリコン窒化膜、シリコン酸化膜を順次堆積する。フォトリソグラフィ処理により素子分離領域形成用のレジストパターンを形成し、これをマスクにしてRIE法によりシリコン酸化膜、第1のシリコン窒化膜を加工し、レジストパターンを除去する。シリコン酸化膜をマスクにして第1の多結晶シリコン膜を加工し、さらに、ゲート絶縁膜およびシリコン基板を加工してシリコン基板中に溝を形成する。
図1および図2は、NOR型フラッシュメモリのメモリセル領域におけるメモリセルトランジスタの模式的な断面図およびその切断位置を示す平面図である。まず、図2において、半導体基板としてのシリコン基板1には、素子分離絶縁膜としてのSTI2が形成されており、これによって素子形成領域としての活性領域3が分離形成されている。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態ではNOR型フラッシュメモリに適用した場合で説明したが、STIで分離された活性領域にゲート絶縁膜を備えるトランジスタを有する構成の半導体装置に適用することができる。
Claims (5)
- 半導体基板と、
この半導体基板の素子形成領域を分離する素子分離絶縁膜と、
前記素子形成領域に形成されゲート電極を備えた複数のメモリセルトランジスタと、
これら各メモリセルトランジスタのゲート電極の側壁に形成されると共に前記ゲート電極間の前記素子分離絶縁膜上に形成されたコンタクト形成用ストッパ膜とを備え、
前記素子分離絶縁膜は、前記ゲート電極間のドレインコンタクト形成領域における前記素子形成領域の前記半導体基板表面との段差寸法が、前記ゲート電極部分の前記素子形成領域の前記半導体基板表面との段差寸法よりも小さくなるように形成され、前記ドレインコンタクト形成領域の前記半導体基板の表面は前記ゲート電極部分の前記半導体基板の表面より低く形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ドレインコンタクトの径は、素子形成領域の幅寸法よりも大きい寸法に設定されていることを特徴とする半導体装置。 - 半導体基板に素子分離絶縁膜を形成して設けた素子形成領域にゲート電極を形成する工程と、
前記ゲート電極の側面をスペーサ絶縁膜で覆う工程と、
前記ゲート電極間に露出している素子分離絶縁膜をエッチングして前記半導体基板表面との段差を小さくする工程と、
コンタクト形成用のストッパ膜を形成する工程と、
前記ゲート電極間を埋め込むように層間絶縁膜を形成する工程と、
この層間絶縁膜を平坦化処理してコンタクトホールを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 請求項3に記載の半導体装置の製造方法において、
前記ゲート電極間に露出している素子分離絶縁膜をエッチングして素子形成領域との段差を小さくする工程では、素子形成領域に露出している半導体基板も同時にエッチングすることを特徴とする半導体装置の製造方法。 - 請求項4記載の半導体装置の製造方法において、
前記ストッパ膜は、前記素子分離絶縁膜のエッチング時に同時にエッチングされた半導体基板の側面にも形成されることを特徴とする半導体装置の製造方法。
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