JP2014222699A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】一つのプラグを分割して形成するツインプラグにおいては、ツインプラグ間を分離する絶縁膜がプラグ上面のボイドに入り込んでコンタクト抵抗の低下等を招く場合がある。
【解決手段】第１および第２のラインパターン（５２，５３）で区画される第１のスペース部を標準的なプラグ不純物濃度（第３の濃度）に対して高い不純物濃度（第１の濃度）の第１シリコン膜５５と低い不純物濃度（第２の濃度）の第２シリコン膜５７の積層膜で埋め、第２のラインパターン５３側壁のマスク膜５８を用いて溝５９を形成し分割することで、低濃度の第２シリコン膜５７にのみ形成されるシームの拡張が抑制される。その後、溝に分離絶縁膜を埋め込み、熱処理により不純物拡散して分割したプラグ６０全体を第３の濃度にする。
【選択図】図７

Description

本発明は半導体装置の製造方法に関し、詳しくは微細コンタクトプラグの製造方法に関する。
半導体デバイス、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等のセルにおいては、装置の微細化に伴い微細コンタクトプラグを形成する必要がある。特許文献１には隣接する２つの微細コンタクトプラグ（以下、ツインプラグという）を形成する方法が開示されている。
特許文献１に開示のツインプラグの形成方法は、まず配線間にコンタクト二つ分の大きなスペースを開口し、ドープトポリシリコンなどのプラグ材料を埋設する。その後、実際のプラグ部をマスクして、エッチング分離し、分離部に絶縁膜（分離絶縁膜という）を埋設する。
特開２０１１−２４３９６０号公報
従来技術では、配線間に形成するスペース部分は、配線の延在方向に２つ分のコンタクトを形成するように矩形形状に形成されている。一方、ドープトポリシリコンはコンフォーマルに成膜されやすく、コンタクト２つ分のスペース部分を埋設すると配線延在方向にシームと呼ばれる合わせ目が形成されやすい。分割用のマスクを形成するのに、配線よりも高さの高い絶縁ラインパターンの側壁を露出するため、ドープトポリシリコンを絶縁ラインパターンの上面より低くなるようにエッチバックする。このとき、シーム部分は他の部分よりもエッチングされやすく、その中央部に発生しているシームがエッチングされてスリット（ボイド）が形成される。分離用マスクを絶縁膜で形成すると、ボイドに絶縁膜が入り込んで形成される。このため、ボイドの長さが分離幅より長くなると、ボイドに入り込んだ絶縁膜が残り、分離したコンタクトの上面の面積が減少し、コンタクト抵抗の上昇による高抵抗不良が発生するという場合があった。このように、従来技術にはさらに改善すべき余地がある。
本発明では、上記課題を解決するため、配線間のスペース部に高濃度のポリシリコンと低濃度のポリシリコンの２層構成とし、スリットが大きくなることを抑制することで絶縁膜残りを抑制し、コンタクト面積の減少を抑制する。
すなわち、本発明の一実施形態によれば、
第１の方向に延在する複数の第１のラインパターンと、前記第１の方向と交差する第２の方向に、前記複数の第１のラインパターン上を跨いで延在する複数の第２のラインパターンとで、第１のスペース部を画定する工程と、
第１の濃度の不純物を含有する第１シリコン膜を、前記第１のスペース部を埋設しない厚みで成膜する工程と、
第２の濃度の不純物を含有する第２シリコン膜を、前記第１のスペース部を埋設し、前記第２のラインパターン間を埋設する厚みで成膜する工程と、
前記第１および第２シリコン膜を前記第２のラインパターンの上面よりも低くなるようにエッチバックしてシリコン埋設体を形成する工程と、
前記第２のラインパターンのそれぞれの側壁にマスク膜を前記シリコン埋設体の一部が露出するように形成する工程と、
前記マスク膜をマスクに前記シリコン埋設体を選択的に除去して溝を形成する工程と、
前記溝に分離絶縁膜を埋め込む工程と、
前記マスク膜、前記分離絶縁膜の一部、および前記第２のラインパターンの一部を前記分離絶縁膜で分離された前記シリコン埋設体の上面が露出するように除去する工程と、
前記シリコン埋設体に溝を形成した後、熱処理して前記分離されたシリコン埋設体中の不純物濃度を第３の濃度とする工程と、
を備え、
前記第１の濃度は前記第３の濃度よりも高濃度であり、かつ、前記第２の濃度は前記第３の濃度よりも低濃度であることを特徴とする半導体装置の製造方法、が提供される。
本発明の一実施形態によれば、標準的なシリコンプラグ中の不純物濃度である第３の濃度より高い第１の濃度の第１シリコン膜を下地膜とし、その上に第３の濃度よりも低い第２の濃度の第２シリコン膜を埋め込み膜としてプラグ２個分以上のスペースを埋め込み、その後、２つのプラグに分割する。この結果、分割面には第２の濃度の第２シリコン膜の合わせ目のみが露出することで、第３の濃度のシリコン膜を埋設した場合よりも合わせ目のサイドエッチングが抑制されボイドの形成を小さくし、その後分離絶縁膜を埋設しても小さなボイドへ入り込む絶縁膜量を少なくしてコンタクト面積の減少を抑制できる。
本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）又は（Ｄ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）又は（Ｄ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図、（Ｄ）は（Ａ）のＺ１−Ｚ１’断面図を示す。 図１９（Ａ）のＱ方向から見たシリコン埋設体２０Ｂの分割面の拡大図（ａ１）、その側面図（ａ２）、従来例のドープトポリシリコン３５を埋め込んだ比較例の分割面拡大図（ｂ１）およびその側面図（ｂ２）を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｄ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｄ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｄ）のＹ２−Ｙ２’断面図、（Ｄ）は（Ａ）のＺ１−Ｚ１’断面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｅ）のＸ１−Ｘ１’断面図、（Ｅ）は絶縁膜の一部を透過した上面図を示す。 本発明の一実施形態例の変形例になる半導体装置の製造工程を説明する拡大断面図を示す。
以下、本発明の実施の形態について、図面を参照して説明する。
図１〜９は、本発明の一実施形態に係る半導体装置、特に、ツインプラグの形成方法を示すもので、各図（ｃ）は、それぞれの工程における上面図、各図（ａ）は、各図（ｃ）のＸ−Ｘ’断面図、各図（ｂ）は、各図（ｃ）のＹ−Ｙ’断面図を示す。
まず、図１に示すように、基板５１上に、Ｘ方向（第１の方向）に延在する複数の第１のラインパターン５２を形成し、さらに、Ｙ方向（第２の方向）に、第１のラインパターン５２を跨いで延在する複数の第２のラインパターン５３を形成する。第２のラインパターン５３は、後工程で犠牲膜への溝形成用のマスクサイドウォールの幅が最適になるようにその高さを調整する。隣接する２つの第１のラインパターン５２と隣接する２つの第２のラインパターン５３で囲まれた基板露出部分を第１のスペース部５４という。なお、第１のラインパターン５２と第２のラインパターン５３の表面は、最終的に形成されるツインプラグ（後述する第１および第２のコンタクトプラグ）に接するものであることから、絶縁材料で構成される。例えば、第１のラインパターン５２は、基板５１上に形成される配線の上面および両側面を絶縁膜で被覆した配線パターンを用いることができる。また、第１のスペース部５４の底、つまり、基板５１の表面部にはツインプラグがそれぞれ接続される下層導体が存在するが、図では省略している。また、図では第１のラインパターン５２と第２のラインパターン５３は、共に垂直な壁面を有する場合について説明しているが、いずれか一方又は両方が、上方に向かって広がる傾斜した壁面を有していてもよい。加えて、第１のラインパターン５２と第２のラインパターン５３とが直交する例を示しているがこれに限定されない。なお、第１のスペース部５４におけるＸ方向の幅（第２のラインパターン５３の間隙Ｗ２）とＹ方向の幅（第１のラインパターン５２の間隙Ｗ１）との関係は、通常、後工程で形成するシリコン溝のＸ方向の幅をＷＳとすると、Ｗ２−ＷＳ＞Ｗ１となることで、課題となるシームがシリコン溝の壁面に露出することになる。好ましくはＷ２≧１．５×Ｗ１であり、ＷＳはリソグラフィー解像限界の最小加工寸法Ｆ以下の幅である。ここで、Ｗ１，Ｗ２，ＷＳは同一平面におけるそれぞれの幅を示す。
次に、図２示すように、第１シリコン膜５５を第１のスペース部５４を埋設しない厚みで形成する。第１シリコン膜５５は第１の濃度の不純物を含むドープトシリコン膜であり、アモルファスシリコン膜又はポリシリコン膜として成膜される。第１の濃度は、好ましくは、通常のシリコンプラグに導入される不純物量（第３の濃度という）よりも高濃度とする。第１シリコン膜５５を形成後に残存する窪みを第２のスペース部５６という。第１シリコン膜５５の膜厚は第１のスペース部５４の短手方向の幅（Ｗ１）の１／４以下とすることが好ましい。この結果、第２のスペース部５６は元の第１のスペース部５４に対して短手方向で１／２以上の幅を確保でき、次工程での第２シリコン膜の埋め込み性の低下を抑制することができる。但し、あまり薄くすると、次工程で形成する第２シリコン膜への不純物拡散量が低下するので、過剰に薄くすることは好ましくない。第１のスペース部５４の短手方向の幅の１／１０以上の膜厚とすることが好ましい。ウエハ面内における膜厚均一性を考慮すると第１シリコン膜の厚みは５ｎｍ以上であることが好ましい。
次に、図３、図４に示すように、第２のスペース部５６を埋めて第２シリコン膜５７を形成する。第２シリコン膜５７は、第３の濃度よりも低濃度のアモルファスシリコン膜又はポリシリコン膜として成膜される。第２シリコン膜５７中の不純物濃度を第２の濃度という。第２の濃度には実質的に不純物を含まない、すなわちノンドープの場合も含む。なお、第１〜第３の濃度については後述する。第２シリコン膜５７には、成膜時の合わせ目（シーム）が形成される。まず、第２のスペース部５６を埋設する膜厚まで成膜されると、図３に示すように、第１のパターン５２間の側面方向への成長によるＸ方向に延在する第１のシーム５７ＳＸが形成される。続いて、さらに成膜を続けると、第１のシーム５７ＳＸ上に一旦シームのない膜が形成された後、図４に示すように、第２のパターン５３間の側面方向への成長によるＹ方向に延在する第２のシーム５７ＳＹが形成される。
次に、図５に示すように、第２のラインパターン５３の上部が露出するように、第２シリコン膜５７および第１シリコン膜５５をエッチバックする。ここでは、第１のラインパターン５２の上面が露出しない程度までエッチバックした例を示しているが、第１のラインパターン５２の上面を露出させてもよい。また、第１シリコン膜５５は、第２シリコン膜５７に比較して不純物を多く含むため、エッチングされやすく、段差が形成される。第１の濃度と第３の濃度の濃度差が大きいほど段差は大きくなる傾向にある。図では段差を強調して表示している。このとき、第２のシーム５７ＳＹは全て除去され、第１のシーム５７ＳＸが露出して、第１のシーム５７ＳＸの上部にスリット５７ＳＬが形成される。
続いて、図６に示すように、第２シリコン膜５７および第１シリコン膜５５を分割して幅ＷＳのシリコン溝を形成するためのマスク膜として、第２のラインパターン５３の側壁にマスクサイドウォール５８を形成する。
次に、図７に示すように、マスクサイドウォール５８をマスクとしてマスクサイドウォール５８間に露出する第２シリコン膜５７および第１シリコン膜５５を選択的に除去し、シリコン溝５９を形成する。シリコン溝５９により第１のスペース部５４内には、２つのコンタクトプラグ６０（第１コンタクトプラグ６０Ａおよび第２コンタクトプラグ６０Ｂ）に分割される。
背景技術のように、一段階で所定濃度（第３の濃度）のドープトシリコン膜を成膜した場合は、この溝形成の段階でも溝の側壁に露出するシーム部分にサイドエッチングが進行してボイドが形成されていたが、本発明では、シームは不純物量の少ない第２シリコン膜にのみ形成されることから、シーム部分でのサイドエッチングの影響は少なく、ボイドの発生が抑制される。
次に、図８に示すように、全面に分離絶縁膜６１を形成し、溝５９を埋め込む。
次に、図９示すように、分離絶縁膜６１、マスクサイドウォール５８、第２のラインパターン５３をエッチバックして、コンタクトプラグ６０Ａおよび６０Ｂの上面を露出させ、さらに熱処理により第１シリコン膜５５から第２シリコン膜５７への不純物拡散を行う。不純物拡散後の第１シリコン膜５５、第２シリコン膜５７をそれぞれ第１シリコン膜５５’、第２シリコン膜５７’とし、コンタクトプラグ６０をコンタクトプラグ６０’とする。このようにして、第１のスペース部５４内に、第１および第２のコンタクトプラグ６０Ａ’，６０Ｂ’を完成することができる。
なお、第１シリコン膜５５から第２シリコン膜５７への不純物拡散は、図６に示す溝５９形成後のいずれの段階で行ってもよく、不純物拡散用の個別の熱処理工程を設けても、その他の熱処理工程を利用しても良い。図９工程では、熱処理後にエッチバックを実施する場合を示しており、第１シリコン膜５５’と第２シリコン膜５７’中の不純物濃度は第３の濃度に均一化されていることで段差無くエッチバックされている。一方、熱処理前にエッチバックを行うと第１シリコン膜５５のエッチバック量の方が多くなり表面に特徴的な段差を有するコンタクトプラグが形成できる。
次に、第１〜第３の濃度について説明する。第１〜第３の濃度は、以下の関係を有する。
第１の濃度＝Ｃ１、第２の濃度＝Ｃ２、第３の濃度＝Ｃ３ （atom/cm3）
最終的なコンタクトプラグにおける第１シリコン膜の体積割合＝Ｖ１（％）
最終的なコンタクトプラグにおける第２シリコン膜の体積割合＝Ｖ２（％）
Ｃ１＞Ｃ３＞Ｃ２
Ｖ１＋Ｖ２＝１００％
Ｃ１×Ｖ１＋Ｃ２×Ｖ２＝Ｃ３
例えば、最終的なコンタクトプラグが５０×５０×２００ｎｍの直方体とし、第１シリコン膜を１０ｎｍ厚に形成すると、第２シリコン膜部分は３０×４０×１９０ｎｍとなることから、
Ｖ１＝５４．４％
Ｖ２＝４５．６％
となる。Ｃ３を７Ｅ２０（atom/cm3）とし、Ｃ２を５Ｅ２０（atom/cm3）とすると、Ｃ１は８．７Ｅ２０（atom/cm3）程度となる。
本発明では、従来の一段で形成されるドープトシリコン膜（Ｃ３）に対してエッチングされにくい第２シリコン膜（Ｃ２）を用いることで、スリットの拡張を抑えるもので、エッチングレートは、シリコン膜の状態（アモルファスシリコンかポリシリコン）、導入するイオン種やエッチング方法により一概に限定することはできないが、Ｃ２はＣ３対して１５％以上、好ましくは２０％以上低濃度とするとスリットの拡張を抑制する効果が高くなる。導入するイオン種がリン（Ｐ）の場合、通常、Ｃ３は６Ｅ２０（atom/cm3）以上、好ましくは７Ｅ２０（atom/cm3）以上であり、Ｃ２は６Ｅ２０（atom/cm3）未満、好ましくは５Ｅ２０（atom/cm3）以下が望ましい。また、第２シリコン膜は前記したように実質的にノンドープ（Ｃ２＝０）とすることも可能であるが、その分、第１シリコン膜中の不純物濃度（Ｃ１）を高くする必要が生じる。コンタクトプラグの形成部位によっては、第１シリコン膜中の不純物濃度（Ｃ１）を十分に高くすることができない場合がある。例えば、後述する実施形態例に示すように、ＤＲＡＭのセルコンタクトプラグなどの半導体基板の拡散層に接続する場合、第１シリコン膜中の不純物濃度（Ｃ１）を過剰に高くしすぎると、第２シリコン膜への不純物の熱拡散時に基板側拡散層にも不純物拡散が生じ、拡散層の接合が深くなるなどの弊害が生じる。従って、このような場合には、第２シリコン膜にもある程度の不純物を導入して、第１シリコン膜への不純物導入量が極端に高くならないようにしておくことが望ましい。
特に本発明では、形成するコンタクトプラグの短辺の長さが最小加工寸法（Ｆ値）近傍となる微細コンタクトの形成において、僅かなコンタクト面積の低下が問題となる場合に有利な方法である。
本発明の実施形態例について図面を参照して詳細に説明する。以下の実施形態例では、メモリセルにおけるセルコンタクトプラグの製造の場合について説明するが、本発明はこれに限定されず、コンタクトプラグの上層と下層のピッチが異なる場合や、微細ピッチで形成する必要があるコンタクトプラグの何れにも適用することができる。
〔実施形態例１〕
図１０〜図２９を参照して、本発明の実施形態例１の製造方法を説明する。
半導体基板に対して平行な平面上において、Ｘ方向、Ｘ方向に直交するＹ方向を、図９（Ｃ）に示すように定義する。メモリセルの素子形成領域Ａが延在する方向をα方向、α方向に直交するβ方向として、それぞれ図９（Ｃ）のように定義する。また、半導体基板に対して垂直な方向をＺ方向とする。なお、本発明において、Ｘ方向を第１の方向と定義した場合、Ｙ方向を第２の方向、α方向を第３の方向、β方向を第４の方向とする。
図１０〜図２２、図２５〜図２８における分図（Ｃ）はそれぞれの工程における上面図を示す。
図２２（Ｄ）、図２４（Ｄ）、図２５（Ｄ）は、それぞれ図２２（Ａ）、図２４（Ａ）、図２５（Ａ）のＺ１−Ｚ１’で切った半導体基板に平行な断面図を示す。
図１０〜図２２、図２４〜図２８においては、（Ａ）は各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図を示す。各図（Ｂ）又は（Ｂ１）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ１−Ｘ１’線で切った半導体基板に垂直な断面図を示す。各図（Ｂ２）は、各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ２−Ｘ２’線で切った半導体基板に垂直な断面図を示す。図２９（Ａ）は、図２９（Ｅ）のＸ１−Ｘ１’線で切った半導体基板に垂直な断面図を示し、図２９（Ｅ）は、絶縁膜の一部を透過した上面図を示す。
〔図１０工程〕
半導体基板１に、素子分離膜２から成る素子分離領域Ｉを形成する。半導体基板１にはシリコン基板を、素子分離膜２にはシリコン酸化膜を用いる。素子分離領域Ｉにより区画されて、半導体基板１から成る素子形成領域Ａが画定される。素子形成領域Ａは、平面上、Ｘ方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施例では、Ｐ型の半導体基板を用いるとする。平面で見て、素子分離領域の幅Ｗ１−Ｉを５０ｎｍ、素子形成領域の幅Ｗ１−Ａを５０ｎｍとする。また、素子分離膜２の深さは３００ｎｍとする。
〔図１１工程〕
素子形成領域Ａの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０１３ａｔｏｍｓ／ｃｍ２で導入した。拡散層３の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。その後、基板上にマスク絶縁膜４を形成する。材料はシリコン酸化膜で、膜厚は５０ｎｍとする。さらに、半導体基板にゲートトレンチを形成するための第１レジスト開口部５Ａが形成された第１レジストマスク５を形成する。第１レジスト開口部５Ａのパターンは、Ｘ方向に開口幅Ｓ４＝４０ｎｍを持ち、Ｙ方向に延在して開口される形状を有し、Ｘ方向にピッチ８０ｎｍで配列される。隣接する第１レジスト開口部の間には、幅Ｌ４＝４０ｎｍでＹ方向に延在する第１レジストマスク５が形成される。なお、本実施形態１では、最小加工寸法Ｆを４０ｎｍとし、第１レジストマスク５は、Ｆ値を用いたライン・アンド・スペースパターンで形成されている。第１レジストマスク５を用いて、マスク絶縁膜４をエッチングする。素子形成領域Ａでは半導体基板１（拡散層３）、素子分離領域Ｉでは素子分離膜２が露出する。
引き続き、露出した半導体基板１、素子分離膜２をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ６と呼ぶ。ゲートトレンチ６は、半導体基板１から素子分離膜２にかけて連続的に形成される。素子形成領域Ａに形成されたゲートトレンチ６Ａと、素子分離領域Ｉに形成されたゲートトレンチ６Ｉは略同じ深さになるように形成され、半導体基板主表面から２００ｎｍの深さに形成した。
α方向に延在して形成されていた素子形成領域Ａは、ゲートトレンチ６ＡによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の半導体に分離される（半導体ピラー１Ｐと呼ぶ）。同様に、α方向に延在して形成されていた素子分離領域Ｉは、ゲートトレンチ６ＩによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の素子分離膜に分離される（絶縁体ピラー２Ｐと呼ぶ）半導体ピラー１Ｐと絶縁体ピラー２ＰはＹ方向に交互に列状に並んで形成される。ここで、図１１（Ｃ）の紙面中央のゲートトレンチを分離部ゲートトレンチ６Ｓ、他の２本一対のゲートトレンチをＴｒ部ゲートトレンチ６Ｔと呼ぶ。
〔図１２工程〕
第１レジストマスク５を除去する。ゲートトレンチ６内に露出した半導体基板表面に、ゲート絶縁膜７を形成する。ゲート絶縁膜７はシリコン酸化膜で、熱酸化法で５ｎｍ形成した。なお、ゲート絶縁膜７の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。
ゲート電極材料として、バリア層としての窒化チタン膜とメタル層としてのタングステン膜を順次、形成する。膜厚は、それぞれ５ｎｍ、６０ｎｍ形成した。ここで、窒化チタン膜をゲート窒化チタン膜８Ｂ、タングステン膜をゲートタングステン膜８Ｍと呼ぶ。なお、ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。
ゲートタングステン膜８Ｍとゲート窒化チタン膜８Ｂを順次エッチバックして埋め込みゲート電極８を形成する。このエッチバックは、ゲートタングステン膜８Ｍ上面及びゲート窒化チタン膜８Ｂ面の位置が、半導体基板主表面から、略１００ｎｍリセスするように行う。埋め込みゲート電極８の、ゲートトレンチ６底部からの高さは１００ｎｍに形成される。
ゲートトレンチ６内の埋め込みゲート電極８の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を埋め込み窒化膜９と呼ぶ。引き続き、埋め込み窒化膜９をエッチバックして、ゲートトレンチ６の埋め込みゲート電極８の上に、埋め込み窒化膜９を埋め込んで、マスク絶縁膜４上の埋め込み窒化膜９を除去する。平面で見ると、幅が４０ｎｍの埋め込み窒化膜９と、幅が４０ｎｍのマスク絶縁膜４が、Ｘ方向に交互に形成される。Ｔｒ部ゲートトレンチ６Ｔ内の埋め込みゲート電極８は、それぞれ隣接する拡散層３共にトランジスタを構成する。分離部ゲートトレンチ６Ｓ内の埋め込みゲート電極８は素子分離用のダミーゲートである。
〔図１３工程〕
マスク絶縁膜４をエッチングして、マスク絶縁膜４の下に存在していたＴｒ部ゲートトレンチ６Ｔ間のソース拡散層３Ｓ（第３の拡散領域）上面、素子分離膜２の上面を露出させる開口部を形成する。この開口部を、ビット線コンタクト開口部１１と呼ぶ。エッチングは、シリコン窒化膜とシリコン酸化膜のエッチング速度が概ね同じ速度を持つような条件で行い、マスク絶縁膜４をエッチングすると共に、第２レジストマスク１０で開口された埋め込み窒化膜９もエッチング除去し、エッチングされた埋め込み窒化膜９の上面とソース拡散層３Ｓ上面が概ね同じ高さになるようにエッチングを行う。エッチングの断面形状は、図１３（Ａ）に示されるように、テーパー形状となるように行うのが好ましい。これは、次に形成されるビット線が段差部で断線するのを防止するため、さらにビット線のパターニングの際に、段差部でエッチング残りが発生するのを抑制するためである。
〔図１４工程〕
第２レジストマスク１０を除去した後、ビット線１２材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次４０ｎｍ、１０ｎｍ、４０ｎｍ形成し（それぞれビット線ポリシリコン膜１２ａ、ビット線窒化タングステン膜１２ｂ、ビット線タングステン膜１２ｃと呼ぶ）、その上にシリコン窒化膜から成るハードマスクを１５０ｎｍ形成する（ビット線ハードマスク１３と呼ぶ）。これにより開口されたビット線コンタクト開口部で露出したソース拡散層３と、ビット線ポリシリコン膜１２ａが電気的に接続される。なお、ビット線ハードマスク１３の膜厚は、後工程で形成されるドレインコンタクトプラグの上面及び下面の中心位置の所望のずれ量が得られるように適宜調整される。
その後、ビット線ハードマスク１３をマスクに、ビット線タングステン膜１２ｃ、ビット線窒化タングステン膜１２、ビット線ポリシリコン膜１２ａを順次エッチングして、ビット線１２を形成する。
〔図１５工程〕
ビット線１２の表面から基板上を覆ってシリコン窒化膜を１０ｎｍ、形成する。このシリコン窒化膜を第１サイドウォール膜と呼ぶ。第１サイドウォール膜をエッチバックして、ビット線の側壁に幅１０ｎｍを有する第１サイドウォール１５を形成する。
その後、ビット線間を埋め込むように、シリコン酸化膜を３００ｎｍ成長する。このシリコン酸化膜を第１層間膜１６と呼ぶ。ＣＭＰ法により第１層間膜を研磨して、表面を平坦化する。ビット線ハードマスク１３上に１００ｎｍの厚さの第１層間膜１６が残るように形成する。第１層間膜１６を貫き、拡散層３上面を露出させるドレインコンタクトホール１８を形成するため、第１層間膜１６上にレジストマスクを形成する。レジストマスクはビット線コンタクト開口部１１上方にＹ方向に延在するラインパターンに形成する。このレジストマスクを第３レジストマスク１７と呼ぶ。
〔図１６工程〕
第３レジストマスク１７を用いて第１層間膜１６にＹ方向に延在する溝（第１の溝）をエッチング形成してビット線に対して自己整合的に開口部を形成する。この開口部をドレインコンタクトホール１８と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線１２の上面のビット線ハードマスク１３、ビット線の側壁の第１サイドウォール１５を残存させビット線１２を露出しないように行う。基板上では、マスク絶縁膜４、埋め込み窒化膜９上面が露出される。
ドレイン拡散層３Ｄは、平面で見て左右がＴｒ部ゲートトレンチ６Ｔと分離部ゲートトレンチ６Ｓにより画定され、上下がビット線により画定された領域に形成されている。そして、ドレイン拡散層は分離部ゲートトレンチ６Ｓを挟んでＸ方向に隣接されて対になるように形成されている。この隣接し合うドレイン拡散層同士は、分離部ゲートトレンチ６ＳのＸ方向の中央線上の所定の位置を中心にして点対称に形成されている。この隣接して形成された２つのドレイン拡散層（たとえば、３Ｄ１−Ｒ（第１の拡散領域）と３Ｄ２−Ｌ（第２の拡散領域））を、隣接ドレイン拡散層対（３Ｄ−Ｐａｉｒ）と呼ぶ。隣接ドレイン拡散層対は、Ｙ方向に同じピッチで、繰り返して配置される。隣接ドレイン拡散層対の中央には、幅Ｆを持つ分離部ゲートトレンチ６ＳがＹ方向に直線状に延在するように横切り、隣接ドレイン拡散層対は分離部ゲートトレンチ６Ｓにより分離されている。分離部ゲートトレンチ６ＳのＸ方向の長さはＦで形成されているので、隣接ドレイン拡散層間の分離幅はＦで形成されている。
このような隣接して対状に形成された隣接ドレイン拡散層対３Ｄ−Ｐａｉｒ上面を一つの開口部で開口する。この開口部は、Ｙ方向にはビット線に対して自己整合的に開口させる方法を用いて形成する、Ｙ方向にはレジストマスクで画定させないで行う。開口部のＸ方向は、第３レジストマスク１７で開口された部分をエッチングして開口する。この第３レジストマスク１７の開口部は、隣接ドレイン拡散層対の中心位置から、左右Ｘ方向に等距離となる位置にレジスト開口部端が来るように形成する。
開口部のＸ方向の端部では、ソース拡散層３Ｓが露出しないように形成する。ソース拡散層３Ｓが露出されてしまうと、次工程で形成するパッドポリシリコン膜とソース拡散層３Ｓが電気的な短絡を引き起こしてしまうからである。本実施例では、開口部のＸ方向の断面形状は、開口幅が、上部よりも底部の方が小さくなるよう行い、第３レジストマスク１７の下に残る第１層間膜１６の断面形状が台形状の裾引き形状になるように形成した。この第３レジストマスク１７の下に残存する第１層間膜１６を第１層間膜フィン１６Ｆと呼ぶ。第１層間膜フィン１６Ｆは、Ｘ方向断面が台形状で、Ｙ方向にはビット線１２の上を跨いで延在して形成される。ビット線上の部分での第１層間膜フィン１６Ｆは、ビット線ハードマスク１３上に１００ｎｍの高さを持つ。
ここで、第１層間膜１６のエッチング条件を最適化することで、４５°程度まで所望のテーパー角に調節することができる。この結果、開口部は、Ｙ方向が第１サイドウォール１５で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部には隣接ドレイン拡散層対３Ｄ−ｐａｉｒの上のマスク絶縁膜４と分離部ゲートトレンチ６Ｓの上の埋め込み窒化膜９とＴｒ部ゲートトレンチ６Ｔの上の埋め込み窒化膜９が露出する。
開口部内、ビット線１２上、第１層間膜フィン１６Ｆ上を覆うようにシリコン窒化膜を５ｎｍ形成する。このシリコン窒化膜を第２サイドウォール膜と呼ぶ。第２サイドウォール膜をエッチバックして、ビット線１２の第１サイドウォール１５側壁、第１層間膜フィン１６Ｆの側壁に第２サイドウォール１９を形成すると共に、マスク絶縁膜４を除去して、隣接ドレイン拡散層対３Ｄ−ｐａｉｒの上面を露出させる。また、この時、埋め込み窒化膜９の一部も除去される。なお、このマスク絶縁膜４を除去して隣接ドレイン拡散層対３Ｄ−ｐａｉｒの上面の露出は、第２サイドウォール膜成膜前の第１層間膜１６のエッチングの際に行っても良い。
この第２サイドウォール１９は、次のパッドポリシリコン埋設体を形成する工程の洗浄処理において、第１層間膜フィン１６Ｆがエッチングされて膜減りするのを防止するために形成された。なお、洗浄処理による第１層間膜フィン１６Ｆの膜減りの問題ない場合には、第２サイドウォール１９は形成しなくてよい。
この工程を経て、Ｙ方向はシリコン窒化膜（第２サイドウォール１９）で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれ第１のスペース部１８が形成される。第１のスペース部１８は、底部に隣接ドレイン拡散層対３Ｄ−ｐａｉｒの上面、素子分離膜２上面、分離部ゲートトレンチ上の埋め込み窒化膜９、Ｔｒ部ゲートトレンチ上の埋め込み窒化膜９が露出することから、以降の説明では第１のスペース部１８をドレインコンタクトホール１８と呼ぶ。各ドレインコンタクトホール１８の底部には、一つの隣接ドレイン拡散層対が形成されている。図１６（Ｃ）の中央部では、隣接ドレイン拡散層対を構成するドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌの上面が露出される。ドレインコンタクトホール１８は底部のＹ方向の幅が約５０ｎｍ、Ｘ方向の幅が約１５０ｎｍの矩形状に形成される。
〔図１７工程〕
基板上のエッチング残渣を除去するために、洗浄処理を行った後、ドレインコンタクトホール１８の内壁上に、不純物としてＰ（リン）を高濃度に含有する第１シリコン膜（下地層）２０ａをドレインコンタクトホール１８を埋設しない膜厚、例えば、１０ｎｍの厚みに形成する。第１シリコン膜２０ａ内に含有される不純物濃度は、例えば、７Ｅ２０〜１．５Ｅ２１（ａｔｏｍｓ／ｃｍ３）とする。第１シリコン膜２０ａは、ＤＯＰＯＳ（Doped Polysilicon）を使用したり、ノンドープのポリシリコン膜を形成した後、不純物を注入することにより形成することができる。第１シリコン膜２０ａはドープトアモルファスシリコンでも良い。第１シリコン膜２０ａを形成した後のドレインコンタクトホール１８を第２のスペース部１８’と表示する。第２のスペース部１８’は、底部のＹ方向の幅が約３０ｎｍ、Ｘ方向の幅が約１３０ｎｍの略矩形状に形成される。
〔図１８工程〕
次に、第１シリコン膜２０ａより不純物濃度の低い第２シリコン膜（埋め込み層）２０ｂで第２のスペース部１８’を埋め込む。ここでは、第１層間膜フィン１６Ｆ上面の第１シリコン膜２０ａ上で１００ｎｍの厚みとなるまで第２シリコン膜２０ｂの成膜を行う。第２シリコン膜２０ｂ内に含有される不純物濃度は、第１シリコン膜２０ａよりも低濃度とし、例えば、４Ｅ２０〜５Ｅ２０（ａｔｏｍｓ／ｃｍ３）とする。この工程を経て、ドレインコンタクトホール１８底部に露出されたドレイン拡散層３Ｄ上面に第１シリコン膜２０ａおよび第２シリコン膜２０ｂの積層構造が形成される。第２シリコン膜２０ｂには、成膜時の合わせ目（シーム）２０ＳＸ及び２０ＳＹが形成される。
〔図１９工程〕
第１シリコン膜２０ａ及び第２シリコン膜２０ｂを、ビット線の上部のビット線ハードマスク１３上面が露出するように、エッチバックを行い、第１層間膜フィン１６Ｆとビット線１２で区画された領域内に第１シリコン膜２０ａ及び第２シリコン膜２０ｂを埋め込む。このエッチバックは、例えば、臭化水素（ＨＢｒ）１００ｓｃｃｍ、塩素（Ｃｌ２）１００ｓｃｃｍ、酸素（Ｏ２）１０ｓｃｃｍをエッチングガスとし、圧力０．５Ｐａ、高周波パワー５００Ｗ、バイアスパワー１５０Ｗ、を条件とするプラズマ雰囲気で実施する。この埋め込まれた第１シリコン膜２０ａ及び第２シリコン膜２０ｂを、シリコン埋設体２０Ｂと呼ぶ。各ドレインコンタクトホール１８内にシリコン埋設体２０Ｂが形成され、隣接するドレインコンタクトホール１８間で、シリコン埋設体２０Ｂは電気的に分離される。また、第２シリコン膜２０ｂの上部に形成されていたシーム２０ＳＹは全て除去され、埋め込まれていたシーム２０ＳＸが露出する。
シリコン埋設体２０Ｂの上面には、第２シリコン膜２０ｂを成膜した際のシーム２０ＳＸがエッチバックすることで大きくなり、スリット２０ＳＬとして現れてくる。また、シリコン埋設体２０Ｂを構成する第１リコン膜２０ａは高濃度に不純物を含有し、第２シリコン膜２０ｂは中濃度に不純物を含有するため、第１シリコン膜２０ａは第２シリコン膜２０ｂよりも高いエッチングレートでエッチングされる。その結果、シリコン埋設体２０Ｂには第１シリコン膜２０ａ上面でリセスした部分が形成される。
基板上面では、第１層間膜フィン１６Ｆの上部約１００ｎｍの部分が突き出し、この突き出した第１層間膜フィン１６ＦはＹ方向に延在して形成されている。なお、この時、ビット線ハードマスク１３の側面の第２サイドウォール１９の側面はあまり露出させないようにする。露出量が多いと、次工程で形成する第３サイドウォール膜２１がビット線ハードマスク１３の側方に残ってしまう場合があり、シリコン埋設体２０Ｂの分割が不完全となる。
〔図２０工程〕
露出している、高さ約１００ｎｍの第１層間膜フィン１６Ｆの側面、上面から、ビット線１２上、シリコン埋設体２０Ｂ上を覆うように、シリコン酸化膜を、６０ｎｍ形成する。このシリコン酸化膜を第３サイドウォール膜２１と呼ぶ。第３サイドウォール膜２１は、Ｘ方向に隣接する第１層間膜フィン１６Ｆ間に凹部２１Ｃが形成される膜厚で形成する。なお、第３サイドウォール膜２１の膜厚は、図２１工程で形成するシリコン溝２０Ｔの開口幅に応じて調整する。
〔図２１工程〕
第３サイドウォール膜２１をエッチバックして、第１層間膜フィン１６Ｆ側壁に第３サイドウォール２１ＳＷを形成する。第３サイドウォール２１ＳＷのＸ方向の幅Ｗ２１は６０ｎｍに形成された。第３サイドウォール２１ＳＷに挟まれて、シリコン埋設体２０Ｂの上面に、Ｘ方向開口幅Ｓ２１が４０ｎｍを持つ部分が露出される。この開口部を第３サイドウォール開口部２１Ａと呼ぶ。第３サイドウォール開口部２１ＡはＹ方向に延在して開口され、開口部ではシリコン埋設体２０Ｂ上面およびスリット２０ＳＬ、ビット線１２上のビット線ハードマスク１３が露出される。シリコン埋設体２０Ｂは、ビット線の側面に形成されているサイドウォール１９に接する第１シリコン膜２０ａと第１シリコン膜２０ａに接する第２シリコン膜２０ｂで構成されている。したがって、シリコン埋設体２０Ｂの上面は、第１の方向（Ｙ方向）に隣接し第２の方向（Ｘ方向）に延在するビット線の側面を覆う第２サイドウォール１９に接してＹ方向に対向している二つの第１シリコン膜２０ａの上面とＹ方向に対向している二つの第１シリコン膜２０ａの間に位置する第２シリコン膜２０ｂの上面とで構成されている。
〔図２２工程〕
第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、ビット線ハードマスク１３をマスクにして、第３サイドウォール開口部２１Ａに露出されたシリコン埋設体２０Ｂを異方性条件でドライエッチングして、シリコン埋設体２０Ｂに溝部を形成する。このエッチングは、例えば、臭化水素（ＨＢｒ）１００ｓｃｃｍ、塩素（Ｃｌ２）１００ｓｃｃｍ、酸素（Ｏ２）１０ｓｃｃｍをエッチングガスとし、圧力０．５Ｐａ、高周波パワー５００Ｗ、バイアスパワー１５０Ｗ、を条件とするプラズマ雰囲気で実施する。上記のようにしてシリコン埋設体２０Ｂに形成された溝部をシリコン溝２０Ｔと呼ぶ。シリコン埋設体２０Ｂは、シリコン溝２０ＴによりＸ方向左右に２つに分離される。分離されたシリコン埋設体のそれぞれを、ドレインコンタクトプラグ２２と呼ぶ。第３サイドウォール開口部２１Ａにおいて、隣接するビット線間の中央に位置していたスリット２０ＳＬは、第２シリコン膜２０ｂのエッチングレートが遅いため、大きく広がらず、シリコン溝２０Ｔの中で留まり、ほとんどドレインコンタクトプラグ２２の中には発生しない。この結果、第３サイドウォール２１ＳＷで覆われていないシリコン埋設体２０Ｂの中央部が除去された時点で、その下のシーム２０Ｓも除去されており、エッチング後のプラグ面積の減少は僅かとなり、ドレインコンタクト抵抗の上昇による高抵抗不良を防止できる。なお、第２シリコン膜２０ｂは中濃度の不純物含有量であるが、図２２よりも後の工程でアニール処理等を行うことにより、第１シリコン膜２０ａ中の不純物が第２シリコン膜２０ｂ中にまで拡散し、さらにコンタクト抵抗が下がる。アニール処理等は、第２シリコン膜２０ｂへの不純物拡散のために単独の工程を設けても良いし、半導体装置の他の製造工程での熱処理時に同時に行っても良い。
この工程を経て、ドレインコンタクトホール１８内には、Ｘ方向中央部分で左右に分離された２個のドレインコンタクトプラグ２２が形成され、一つのドレイン拡散層３Ｄに、一つのドレインコンタクトプラグ２２が接続される。このように、分離されたシリコン埋設体２０Ｂは、ドレイン拡散層３Ｄに接続されるコンタクトプラグ２２となる。ドレイン拡散層３Ｄ１−Ｒに接続されるコンタクトプラグ２２を第１コンタクトプラグ２２Ａ、ドレイン拡散層３Ｄ２−Ｌに接続されるコンタクトプラグ２２を第２コンタクトプラグ２２Ｂと呼ぶ。このように、一つのドレインコンタクトホール１８に第１コンタクトプラグ２２Ａと第２コンタクトプラグ２２Ｂの二つのコンタクトプラグ（ツインプラグ）が形成される。
ここで、図２２（Ａ）のＱ方向から見たポリシリコン埋設体２０Ｂの分割面の拡大図を図２３（ａ１）に、また、側面図を図２３（ａ２）に示す。さらに、比較例として、従来例のドープトポリシリコン３５（第２の濃度）をドレインコンタクトホール１８に１回で埋設して、同様に分割した場合の分割面の拡大図とその側面図を図２３（ｂ１）、（ｂ２）に示す。分割面では、露出したシーム２０ＳＸに沿って僅かにサイドエッチが入り、小さなボイド２０Ｖが形成される場合がある。従来のドープトポリシリコン３５の場合、第３サイドウォール膜２１の形成前のエッチバックで長く大きなスリット３５ＳＬが形成され、さらに分割の際にシーム３５Ｓに沿って大きくサイドエッチが進行し、大きなボイド３５Ｖが形成される場合がある。その後、このボイド３５Ｖに次工程の分離絶縁膜が入り込むことで、コンタクト面積が減少する。本発明では、小さなボイド２０Ｖが形成されたとしても、分離絶縁膜の入り込みが少なく、コンタクト面積の減少は極めて少なくなる。なお、第１シリコン膜２０ａの分割面は、第２シリコン膜２０ｂの分割面よりもサイドエッチを受けやすいが、ドープトポリシリコン３５のシーム３５Ｓのように大きく後退することはなくコンタクト面積への影響は少ない。また、第１シリコン膜２０ａと第２シリコン膜２０ｂとの接合面はボイド無く形成されるため、接合面でのサイドエッチの進行はない。
本発明では、第３サイドウォール膜２１の厚さを調整することにより、シリコン溝２０Ｔの幅をフォトリソグラフィー技術の最小加工寸法Ｆ値よりも小さく形成することができ、かくして、隣接して形成されるコンタクトプラグ２２の分離幅をＦ値よりも小さく形成することが可能となる。
ＤＲＡＭのメモリセルレイアウトでは、フォトリソグラフィー技術の最小加工寸法Ｆ値近くの寸法を用いて、各要素部分は形成される。本実施例においても、Ｘ方向に隣接するドレイン拡散層の分離幅は１Ｆで形成される。このようなドレイン拡散層と接続するコンタクトの形成では、従来、一つのドレイン拡散層上に一つのホール状のレジストマスク開口部を形成して、それをマスクにコンタクトホールをエッチング開口して、コンタクトを形成していた。
しかしながら、隣接して形成されるコンタクトホールの分離幅をＦ値以下に縮小して形成することは難しいため、隣接コンタクトホールの分離幅は１Ｆで形成される。そのため、アライメントずれが発生すると、コンタクトとドレイン拡散層の接触面積の減少を引き起こしていた。また、従来のエッチング開口では、コンタクトホールがテーパー形状に形成されやすいため、コンタクトホールのボトム径が小さくなりやすく、さらに接触面積の低下を招きやすい状況になっていた。
本発明では、２つの隣接する拡散層のそれぞれに接続するコンタクトプラグが、分離幅をＦ値以下に縮小して形成することができ、かくして、拡散層とコンタクトプラグとの接触面積を十分確保でき、コンタクト抵抗の低減が可能となる。また、シリコン埋設体２０Ｂは２層から形成され、シリコン埋設体２０Ｂを分離するためのエッチング時に、下層の第１シリコン膜２０ａは上層の第２シリコン膜２０ｂよりも高いエッチングレートを有する条件に設定される。このため、エッチングにより第１シリコン膜２０ａおよび第２シリコン膜２０ｂは効果的に除去され、ドレインコンタクトホール１８の底部にエッチング残渣が生じて、エッチング後の第１および第２コンタクトプラグ間が短絡することを防止できる。
また、本発明では、新たなフォトリソ工程の追加を行うことなく形成でき、安価に生産することができる。
また、本発明によるコンタクトホールの開口パターンは、従来技術で形成されるコンタクトホールの２つ分以上の開口幅を有することから、開口ピッチを緩めることができ、露光解像マージンが拡大されて製造歩留まりが向上する。つまり、解像度の緩やかな露光技術を用いることができ、製造コストを低く抑えることができるという利点も有する。
〔図２４工程〕
シリコン溝２０Ｔを埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を分離絶縁膜２３と呼ぶ。分離絶縁膜２３を形成する時、ドレインコンタクトプラグ２２にボイドが殆ど発生していないため、分離絶縁膜２３が入り込むことがなく、プラグ面積が減少することがなくなり、ドレインコンタクト抵抗の上昇による高抵抗不良を防止できる
〔図２５工程〕
分離絶縁膜２３をＣＭＰで研磨し、平坦化する。その後、シリコン窒化膜（分離絶縁膜２３、第２サイドウォール１９、第１サイドウォール１５、ビット線ハードマスク１３）およびシリコン酸化膜（第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ）を同じエッチレートでエッチバックし、ドレインコンタクトプラグ２２の表面を露出させる。
〔図２６工程〕
露出したドレインコンタクトプラグ２２の表面をエッチバックして、コンタクトパッド用の窪みを形成する。ここでは、依然として熱処理前のエッチング状態を示しており、第１シリコン膜２０ａが第２シリコン膜２０ｂよりも深くエッチングされる状態を示しているが、この工程の前に熱処理を施し、第１シリコン膜２０ａから第２シリコン膜２０ｂ中へ不純物を拡散させ均一化した場合は、図示するような段差は形成されない。
〔図２７工程〕
ドレインコンタクトホール１８内のドレインコンタクトプラグ２２上にシリサイド膜２５を形成する。シリサイド膜２５は、コバルト膜を全面に成膜した後、熱処理を行い、ドレインコンタクトプラグ２２とコバルトとを反応させてコバルトシリサイド（ＣｏＳｉ２）とする。この熱処理により、第１シリコン膜２０ａから第２シリコン膜２０ｂ中へ不純物が拡散する。不純物拡散後のコンタクトプラグを２２’（第１コンタクトプラグ２２Ａ’、第２コンタクトプラグ２２Ｂ’）と呼ぶ。絶縁膜上の未反応のコバルト膜は酸を用いたウェットエッチングにて除去する。
〔図２８工程〕
さらにシリサイド膜２５上に、ドレインコンタクトバリア材２６Ｂとして窒化チタン膜を５ｎｍ、ドレインコンタクトパッド材２６Ｍとしてタングステン膜を５０ｎｍ順次、成膜する。その後、図示しないマスクを形成し、ドレインコンタクトパッド材２６Ｍおよびドレインコンタクトバリア材２６Ｂを第１層間膜フィン１６Ｆ、ビット線マスク１３が露出するまでエッチバックすることで、第１層間膜フィン１６Ｆの上に延在するドレインコンタクトパッド２６を形成する。
〔図２９工程〕
ドレインコンタクトパッド２６を覆うように、シリコン窒化膜を用いてストッパー膜２７を形成する。ドレインコンタクトパッド２６上に窒化チタン等でキャパシタ素子のシリンダー状の下部電極２８を形成する。下部電極２８は、ストッパー膜２７上に犠牲層間膜を形成する工程、犠牲層間膜にシリンダーホール形成する工程、下部電極２８を形成する工程、および犠牲層間膜を除去する工程を経て形成される。
そして、下部電極２８の表面を覆うように容量絶縁膜２９を形成した後に、窒化チタン等でキャパシタ素子の上部電極３０を形成する。
その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を形成する。
本実施形態例に示すように、図２７工程においてシリサイド膜２５を形成する際に、背景技術ではボイドに入り込んだ分離絶縁膜がシリサイド化の阻害要因となっていたが、本発明では分離絶縁膜が入り込むボイドが殆ど形成されないことから、コンタクトプラグ上面全面にシリサイド膜２５が形成される。この結果、コンタクト抵抗の更なる低減が可能となる。なお、シリサイド膜２５は必須ではなく、適宜省略することも可能である。
本実施形態例では、図２２に示すように、シリコン溝２０Ｔの壁面はほぼ垂直（テーパー角≒０°）に形成される例を示しているが、図３０の変形例に示すように、テーパー状に形成してもよい。通常、第１層間膜フィン１６Ｆの壁面のテーパー角よりもポリシリコン溝２０Ｔの壁面のテーパー角は小さくなることで、形成されるコンタクトプラグの上面は下面よりも面積が大きくなる。なお、図３０は図２２（Ａ）に対応する拡大断面図である。
このようなエッチングは、シリコン窒化膜、シリコン酸化膜に対して選択比が得られる条件で行い、第２サイドウォール１９で包まれたビット線１２、第１層間膜フィン１６Ｆは残存するように行う。シリコン溝２０Ｔの底部には分離部ゲートトレンチ上部の埋め込み窒化膜９が露出される。ポリシリコン溝２０Ｔの底部の開口幅Ｓ２０は、ドレイン拡散層３Ｄが露出しないように形成することが好ましい。ドレイン拡散層３Ｄを露出しないように形成することにより、第１および第２ドレインコンタクトプラグ２２Ａ，２２Ｂは、ドレイン拡散層３Ｄ１−Ｒ、３Ｄ２−ＬそれぞれにＸ方向で最大限接触させることができ、接触抵抗の低減化ができるからである。好ましくは、合わせずれを起こしてもドレイン拡散層３Ｄ上を露出しないように、開口幅Ｓ２０を小さく形成する。本変形例では、合わせ余裕１０ｎｍができるように、第３サイドウォール２１ＳＷの開口幅Ｓ２１＝４０ｎｍに対して、底部の開口幅Ｓ２０＝２０ｎｍに形成する。
１ 半導体基板
１Ｐ 半導体ピラー
２ 素子分離膜
２Ｐ 絶縁体ピラー
３ 拡散層
３Ｓ ソース拡散層（第３の拡散領域）
３Ｄ ドレイン拡散層
３Ｄ１−Ｌ ドレイン拡散層（第１の拡散領域）
３Ｄ２−Ｒ ドレイン拡散層（第２の拡散領域）
４ マスク絶縁膜
５ 第１レジストマスク
５Ａ 第１レジスト開口部
６ ゲートトレンチ
７ ゲート絶縁膜
８ 埋め込みゲート電極
８Ｂ バリア層
８Ｍ メタル層
９ 埋め込み窒化膜
１０ 第２レジストマスク
１１ ビット線コンタクト開口部
１２ ビット線
１２ａ ビット線ポリシリコン膜
１２ｂ ビット線窒化タングステン膜
１２ｃ ビット線タングステン膜
１３ ビット線ハードマスク
１５ 第１サイドウォール
１６ 第１層間膜
１６Ｆ 第１層間膜フィン
１７ 第３レジストマスク
１８ ドレインコンタクトホール
１９ 第２サイドウォール
２０ａ 第１シリコン膜
２０ｂ 第２シリコン膜
２０Ｂ シリコン埋設体
２０Ｔ シリコン溝
２０ＳＸ、２０ＳＹ シーム
２０ＳＬ スリット
２０Ｖ ボイド
２１ 第３サイドウォール膜
２１ＳＷ 第３サイドウォール
２１Ａ 第３サイドウォール開口部
２２ ドレインコンタクトプラグ
２２Ａ 第１コンタクトプラグ
２２Ｂ 第２コンタクトプラグ
２３ 分離絶縁膜
２５ シリサイド膜
２６ ドレインコンタクトパッド
２６Ｂ ドレインコンタクトバリア材
２６Ｍ ドレインコンタクトパッド材
２７ ストッパー膜
２８ 下部電極
２９ 容量絶縁膜
３０ 上部電極
５１ 基板
５２ 第１のラインパターン
５３ 第２のラインパターン
５４ 第１のスペース部
５５、５５’ 第１シリコン膜
５６ 第２のスペース部
５７、５７’ 第２シリコン膜
５７ＳＸ 第１のシーム
５７ＳＹ 第２のシーム
５７ＳＬ スリット
５８ マスクサイドウォール
５９ シリコン溝
６０、６０’ コンタクトプラグ
６０Ａ、６０Ａ’ 第１コンタクトプラグ
６０Ｂ、６０Ｂ’ 第２コンタクトプラグ
６１ 分離絶縁膜
１００ 半導体装置
Ｓ２０ シリコン溝の底部幅
Ｓ２１ 第３サイドウォール開口幅
Ｗ２１ 第３サイドウォール幅

Claims (19)

  1. 第１の方向に延在する複数の第１のラインパターンと、前記第１の方向と交差する第２の方向に、前記複数の第１のラインパターン上を跨いで延在する複数の第２のラインパターンとで、第１のスペース部を画定する工程と、
    第１の濃度の不純物を含有する第１シリコン膜を、前記第１のスペース部を埋設しない厚みで成膜する工程と、
    第２の濃度の不純物を含有する第２シリコン膜を、前記第１のスペース部を埋設し、前記第２のラインパターン間を埋設する厚みで成膜する工程と、
    前記第１および第２シリコン膜を前記第２のラインパターンの上面よりも低くなるようにエッチバックしてシリコン埋設体を形成する工程と、
    前記第２のラインパターンのそれぞれの側壁にマスク膜を前記シリコン埋設体の一部が露出するように形成する工程と、
    前記マスク膜をマスクに前記シリコン埋設体を選択的に除去して溝を形成する工程と、
    前記溝に分離絶縁膜を埋め込む工程と、
    前記マスク膜、前記分離絶縁膜の一部、および前記第２のラインパターンの一部を前記分離絶縁膜で分離された前記シリコン埋設体の上面が露出するように除去する工程と、
    前記シリコン埋設体に溝を形成した後、熱処理して前記分離されたシリコン埋設体中の不純物濃度を第３の濃度とする工程と、
    を備え、
    前記第１の濃度は前記第３の濃度よりも高濃度であり、かつ、前記第２の濃度は前記第３の濃度よりも低濃度であることを特徴とする半導体装置の製造方法。
  2. 前記溝は、前記第２シリコン膜の前記第１のスペース部中央部での合わせ目を露出して形成される請求項１に記載の半導体装置の製造方法。
  3. 前記第１のラインパターン間の間隙をＷ１、前記第２のラインパターン間の間隙をＷ２、前記溝の幅をＷＳ（但し、Ｗ１，Ｗ２，ＷＳはそれぞれ同一平面での値を示す）としたとき、Ｗ２−ＷＳ＞Ｗ１の関係を有する請求項２に記載の半導体装置の製造方法。
  4. 前記第１シリコン膜は、前記第１のラインパターン間の間隙Ｗ１の１／４以下の膜厚である請求項３に記載の半導体装置の製造方法。
  5. 前記第３の濃度は、前記分離されたシリコン埋設体で構成される最終的なシリコンプラグに必要な導電性を付与するに十分な不純物濃度である請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２の濃度は、前記第３の濃度より１５％以上低い濃度である請求項５に記載の半導体装置の製造方法。
  7. 前記最終的なシリコンプラグにおける第１シリコン膜の体積割合をＶ１（％）、前記第１の濃度をＣ１、前記最終的なシリコンプラグにおける第２シリコン膜の体積割合をＶ２（％）、前記第２の濃度をＣ２、前記第３の濃度をＣ３としたとき、
    Ｖ１＋Ｖ２＝１００％
    Ｃ１×Ｖ１＋Ｃ２×Ｖ２＝Ｃ３
    の関係を満たす請求項５又は６に記載の半導体装置の製造方法。
  8. 前記第１の濃度が、７Ｅ２０〜１．５Ｅ２１ａｔｏｍｓ／ｃｍ３であり、前記第２の濃度が４Ｅ２０〜５Ｅ２０ａｔｏｍｓ／ｃｍ３である請求項７に記載の半導体装置の製造方法。
  9. 前記シリコン埋設体中の不純物濃度を第３の濃度とする工程は、他の製造工程における熱処理を兼ねる請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第２のラインパターンは、前記第１の方向において、上部が底部より広くなる傾斜した側面形状となるように形成される請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記溝は、底部の幅が開口上部の幅よりも狭い請求項１０に記載の半導体装置の製造方法。
  12. 前記第１のスペース部は、半導体基板上に形成され、互いに隔離された第１および第２の拡散領域を露出して形成される請求項１乃至１１のいずれか１項に記載の半導体装置の製造方法。
  13. 前記第１のラインパターンは、前記半導体基板上に形成された第３の拡散領域に接続された配線を含む請求項１２に記載の半導体装置の製造方法。
  14. 前記半導体基板上に、前記第１及び第２の方向と異なる第３の方向に延在する複数の素子分離領域を形成し、前記素子分離領域間に前記第３の方向に延在する活性領域を規定する工程と、
    前記活性領域表面に前記半導体基板と反対の導電型の不純物を注入して、拡散領域を形成する工程と、
    前記第２の方向に延在する複数の埋め込みワード線を形成し、前記拡散領域を前記第１、第３および第２の拡散領域の順に繰り返し分離する工程と、
    前記第１のラインパターンとして、前記第３の拡散領域に接続され、上部及び側面を絶縁膜で覆われたビット線を形成する工程、
    前記ビット線を覆う絶縁膜を成膜し、隣接する第１の拡散領域から第２の拡散領域上の前記絶縁膜を除去し、前記第３の拡散領域上方の絶縁膜を残して、前記第２のラインパターンを形成する工程と
    を備える請求項１３に記載の半導体装置の製造方法。
  15. 前記分離されたシリコン埋設体の上面を、残存する前記第１および第２のラインパターン上面よりも低くする工程を有する請求項１４に記載の半導体装置の製造方法。
  16. 前記分離されたシリコン埋設体の露出した上面に、シリサイド化可能な金属膜を成膜し、熱処理してシリサイド膜を形成する工程をさらに有する請求項１４又は１５に記載の半導体装置の製造方法。
  17. 前記分離されたシリコン埋設体の上面にそれぞれ電気的に接続されるパッド電極を形成する工程をさらに有する請求項１４乃至１６のいずれか１項に記載の半導体装置の製造方法。
  18. 前記パッド電極に接するキャパシタを形成する工程をさらに有する請求項１７に記載の半導体装置の製造方法。
  19. 前記キャパシタ形成する工程は、前記パッド電極に接するシリンダー状の下部電極の形成工程を含む請求項１８に記載の半導体装置の製造方法。
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