JP2014216409A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】一つのプラグを分割して形成するツインプラグにおいては、ツインプラグ間を分離する絶縁膜がプラグ上面のボイドに入り込んでコンタクト抵抗の低下等を招く場合がある。
【解決手段】２つのプラグを形成可能な第１の開口部内に犠牲膜を埋め込み、この犠牲膜を分割して溝を形成し、この溝内に分離絶縁膜５８を埋め込み、第１の開口部内に２つのダミープラグを形成する。その後、ダミープラグを取り除いて第１および第２のコンタクトホール５９Ａ，５９Ｂを形成して、第１および第２のコンタクトホールに導体膜を埋め込み、第１および第２のコンタクトプラグを形成する。
【選択図】図７

Description

本発明は半導体装置の製造方法に関し、詳しくは微細コンタクトプラグの製造方法に関する。

半導体デバイス、例えば、ＤＲＡＭ（Dynamic Random Access Memory）等のセルにおいては、装置の微細化に伴い微細コンタクトプラグを形成する必要がある。特許文献１には隣接する２つの微細コンタクトプラグ（以下、ツインプラグという）を形成する方法が開示されている。

特許文献１に開示のツインプラグの形成方法は、まず配線間にコンタクト二つ分の大きなスペースを開口し、ドープトポリシリコンなどのプラグ材料を埋設する。その後、実際のプラグ部をマスクして、エッチング分離し、分離部に絶縁膜（分離絶縁膜という）を埋設する。

特開２０１１−２４３９６０号公報

従来技術では、配線間に形成するスペース部分は、配線の延在方向に２つ分のコンタクトを形成するように矩形形状に形成されている。一方、ドープトポリシリコンはコンフォーマルに成膜されやすく、コンタクト２つ分のスペース部分を埋設すると配線延在方向にシームと呼ばれる合わせ目が形成されやすい。分割用のマスクを形成するのに、配線よりも高さの高い絶縁ラインパターンの側壁を露出するため、ドープトポリシリコンを絶縁ラインパターンの上面より低くなるようにエッチバックする。このとき、シーム部分は他の部分よりもエッチングされやすく、その中央部に発生しているシームがエッチングされてスリット（ボイド）が形成される。さらにマスク形成後の分離エッチングにおいても、分離した個々のコンタクトプラグ中のスリットがサイドエッチングによりさらに拡張され、そこに分離絶縁膜が入り込んで形成されるため、エッチング後のコンタクトプラグのプラグ面積が減少し、コンタクト抵抗の上昇による高抵抗不良が発生するという場合があった。このように、従来技術にはさらに改善すべき余地がある。

本発明では、上記課題を解決するため、配線間のスペース部にボイドが発生しにくい材料を埋設して分離し、分離絶縁膜を埋め込んで２つのダミープラグを一旦形成した後、これらのダミープラグを選択的に除去して露出する２つのコンタクトホールに、不純物含有Ｓｉを埋め戻してコンタクトプラグを形成する。

すなわち、本発明の一実施形態によれば、
第１の方向に延在する複数の第１のラインパターンと、前記第１の方向と交差する第２の方向に、前記複数の第１のラインパターン上を跨いで延在する複数の第２のラインパターンとで、第１の開口部を画定する工程と、
前記第１の開口部内に犠牲膜を、前記第２のラインパターンの上面よりも低くなるように埋め込む工程と、
前記第２のラインパターンのそれぞれの側壁にマスク膜を前記犠牲膜の一部が露出するように形成する工程と、
前記マスク膜をマスクに前記犠牲膜を選択的に除去して溝を形成する工程と、
前記溝に分離絶縁膜を埋め込む工程と、
前記マスク膜、前記分離絶縁膜の一部、および前記第２のラインパターンの一部を前記分離絶縁膜で分離された前記犠牲膜の上面が露出するように除去する工程と、
前記犠牲膜を選択的に除去して、前記第１の開口部に前記分離絶縁膜を介して対向する第２および第３の開口部を形成する工程と、
前記第２および第３の開口部内に導体膜を埋設し、第１および第２のコンタクトプラグを形成する工程と、
を含む半導体装置の製造方法、が提供される。

本発明では、大きなプラグを分割して形成されるツインプラグの形成において、ボイドの発生が少ない材料でダミープラグを形成し、これを除去してツインプラグ用のコンタクトホールを形成し、導体膜を埋め込んでツインプラグを形成するため、

本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態になるツインプラグの製造工程を説明する図であり、（ａ）は（ｃ）のＸ−Ｘ’断面図、（ｂ）は（ｃ）のＹ−Ｙ’断面図、（ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は図９（Ｃ）のＸ１−Ｘ１’に相当する断面図、（Ｂ）は図９（Ｃ）のＹ１−Ｙ１’に相当する断面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は図９（Ｃ）のＸ１−Ｘ１’に相当する断面図、（Ｂ）は図９（Ｃ）のＹ１−Ｙ１’に相当する断面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は図１６（Ｃ）のＸ１−Ｘ１’に相当する断面図、（Ｂ）は図１６（Ｃ）のＹ１−Ｙ１’に相当する断面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）又は（Ｄ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）又は（Ｄ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図、（Ｄ）は（Ａ）のＺ１−Ｚ１’断面図を示す。 図１９（Ａ）のＱ方向から見たパッドポリシリコン２０の分割面の拡大図（ａ１）、その側面図（ａ２）、従来例のドープトポリシリコン３５を埋め込んだ比較例の分割面拡大図（ｂ１）およびその側面図（ｂ２）を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｄ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｄ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｄ）のＹ２−Ｙ２’断面図、（Ｄ）は（Ａ）のＺ１−Ｚ１’断面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｄ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｄ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｄ）のＹ２−Ｙ２’断面図、（Ｄ）は（Ａ）のＺ１−Ｚ１’断面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｂ）は（Ｃ）のＹ１−Ｙ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）のＸ１−Ｘ１’断面図、（Ｃ）は上面図を示す。 本発明の一実施形態例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｅ）のＸ１−Ｘ１’断面図、（Ｅ）は絶縁膜の一部を透過した上面図を示す。 本発明の一実施形態例の変形例になる半導体装置の製造工程を説明する図であり、（Ａ）は（Ｃ）又は（Ｄ）のＸ１−Ｘ１’断面図、（Ｂ１）は（Ｃ）又は（Ｄ）のＹ１−Ｙ１’断面図、（Ｂ２）は（Ｃ）のＹ２−Ｙ２’断面図、（Ｃ）は上面図、（Ｄ）は（Ａ）のＺ１−Ｚ１’断面図を示す。

以下、本発明の実施の形態について、図面を参照して説明する。
図１〜９は，本発明の一実施形態に係る半導体装置、特に、ツインプラグの形成方法を示すもので、各図（ｃ）は、それぞれの工程における上面図、各図（ａ）は、各図（ｃ）のＸ−Ｘ’断面図、各図（ｂ）は、各図（ｃ）のＹ−Ｙ’断面図を示す。

まず、図１に示すように、基板５１上に、Ｘ方向（第１の方向）に延在する複数の第１のラインパターン５２を形成し、さらに、Ｙ方向（第２の方向）に、第１のラインパターン５２を跨いで延在する複数の第２のラインパターン５３を形成する。第２のラインパターン５３は、後工程で犠牲膜への溝形成用のマスクサイドウォールの幅が最適になるようにその高さを調整する。隣接する２つの第１のラインパターン５２と隣接する２つの第２のラインパターン５３で囲まれた基板露出部分を第１の開口部５４という。なお、第１のラインパターン５２と第２のラインパターン５３の表面は、最終的に形成されるツインプラグ（後述する第１および第２のコンタクトプラグ）に接するものであることから、絶縁材料で構成される。例えば、第１のラインパターン５２は、基板５１上に形成される配線の上面および両側面を絶縁膜で被覆した配線パターンを用いることができる。また、第１の開口部５４の底、つまり、基板５１の表面部にはツインプラグがそれぞれ接続される下層導体が存在するが、図では省略している。さらに、基板５１、第１のラインパターン５２、第２のラインパターン５３の表面を覆って薄い絶縁膜（ライナー絶縁膜）を形成してもよい。

次に、図２示すように、犠牲膜５５を第１の開口部５４内に第２のラインパターン５３の上面よりも低くなるように埋め込む。ここでは、犠牲膜５５は、第１の開口部５４上で第２のラインパターン５３の上面より高くなる膜厚に形成した後、第１のラインパターン５２の上面が露出する程度にエッチバックして埋め込んでいる。第１のラインパターン５２の上面は必ずしも露出させる必要はない。但し、第１のラインパターン５２の上面からさらに低くしていくと、後工程で形成するマスクサイドウォールが第１のラインパターン５２の側面に残ることがあるので、必要以上に低くすることは避ける。

ここで、犠牲膜５５の材料としては、第１のラインパターン５２、第２のラインパターン５３および後工程で形成するマスクサイドウォール、分離絶縁膜とエッチング選択比が得られる材料であり、絶縁材料、半導電材料、導電材料のいずれでも良い。特に、ボイドの原因となるシームが形成されにくい材料を用いることが好ましい。また、コンフォーマルに形成される膜を用いる場合でも、第２のラインパターン５３の上面よりも低くなるようにエッチバックする際に、大きなスリット（ボイド）が形成されにくい材料、つまり、従来の不純物含有ポリシリコンよりもエッチングされにくい材料も犠牲膜５５として用いることができる。犠牲膜５５としては、例えば、不純物を含まないポリシリコン膜やアモルファスシリコン膜、アモルファスカーボン膜、有機塗布膜などが挙げられる。

次に、図３に示すように、犠牲膜５５に溝を形成するためのマスク膜として、第２のラインパターン５３の側壁にマスクサイドウォール５６を形成する。

次に、図４に示すように、マスクサイドウォール５６をマスクとしてマスクサイドウォール５６間に露出する犠牲膜５５を選択的に除去し、溝５７を形成する。溝５７により第１の開口部５４内の犠牲膜５５は、２つのダミープラグ５５Ａおよび５５Ｂに分割される。

背景技術のように、犠牲膜５５に代えて、不純物含有ポリシリコンを使用する場合は、この溝の形成の段階でも溝の側壁に露出するシーム部分にサイドエッチングが進行していたが、シームレスに形成される犠牲膜５５を用いる場合には、このようなサイドエッチングは発生しない。また、犠牲膜５５にシームが形成されている場合にも、不純物含有ポリシリコンなどの導体膜に比較してエッチングされにくい材料を用いることで、サイドエッチングの影響は小さい。

次に、図５に示すように、全面に分離絶縁膜５８を形成し、溝５７を埋め込む。

次に、図６に示すように、分離絶縁膜５８、マスクサイドウォール５６、第２のラインパターン５３をエッチバックして、ダミープラグ５５Ａおよび５５Ｂの上面を露出させ、続いて、図７に示すように、ダミープラグ５５Ａおよび５５Ｂを選択的に除去することで、２つのコンタクトホール（第２および第３の開口部５９Ａ，５９Ｂ）を形成する。なお、犠牲膜５５にシームが形成される場合にも、シームが拡張されたスリットに入り込んだ分離絶縁膜は、ダミープラグの除去に際してその多くの部分が除去される。

その後は、図８に示すように、全面に導体膜６０を成膜して第２および第３の開口部５９Ａ，５９Ｂを埋設し、図９に示すようにエッチバックすることで第１および第２のコンタクトプラグ６０Ａ，６０Ｂを形成することができる。

背景技術で説明したように、導体膜６０として不純物含有ポリシリコンを用いた場合、第２および第３の開口部５９Ａ，５９Ｂの中心付近にシーム６０Ｓが形成される（図８参照）が、シームの長さは、第１の開口部５４に不純物含有ポリシリコンを埋め込んでエッチバックした場合に比較して短い。また、エッチバック量も、初期の第２のラインパターンの上面から後退させる場合よりも少なくすることができる。このため、エッチバック後の第１および第２のコンタクトプラグ６０Ａ，６０Ｂの表面に形成されるスリット６０ＳＬも浅く、短いものとなる（図９参照）。このような浅く、短いスリットはその後のデバイス形成工程においては殆ど影響することがなく、歩留まりの低下は起こらない。

特に本発明では、形成するコンタクトプラグの短辺の長さが最小加工寸法（Ｆ値）近傍となる微細コンタクトの形成において、僅かなコンタクト面積の低下が問題となる場合に有利な方法である。

次に、本発明の実施形態例について図面を参照して詳細に説明する。以下の実施形態例では、メモリセルにおけるセルコンタクトプラグの製造の場合について説明するが、本発明はこれに限定されず、コンタクトプラグの上層と下層のピッチが異なる場合や、微細ピッチで形成する必要があるコンタクトプラグの何れにも適用することができる。

〔実施形態例１〕
図１０〜図２７を参照して、本発明の実施形態例１の製造方法を説明する。
半導体基板に対して平行な平面上において、Ｘ方向、Ｘ方向に直交するＹ方向を、図１（Ｃ）に示すように定義する。メモリセルの素子形成領域Ａが延在する方向をα方向、α方向に直交するβ方向として、それぞれ図１０（Ｃ）のように定義する。また、半導体基板に対して垂直な方向をＺ方向とする。なお、本発明において、Ｘ方向を第１の方向と定義した場合、Ｙ方向を第２の方向、α方向を第３の方向、β方向を第４の方向とする。

図１０〜図１３、図１６、図１８〜図１９、図２３〜図２６における分図（Ｃ）はそれぞれの工程における上面図を示す。
図１９（Ｄ）、図２１（Ｄ）、図２２（Ｄ）は、それぞれ図１９（Ａ）、図２１（Ａ）、図２２（Ａ）のＺ１−Ｚ１’で切った半導体基板に平行な断面図を示す。
図１０〜図２６においては、（Ａ）は各図（Ｃ）又は（Ｄ）に示すＸ方向に沿ったＸ１−Ｘ１’線で切った半導体基板に垂直な断面図を示す。各図（Ｂ）又は（Ｂ１）は、各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ１−Ｙ１’線で切った半導体基板に垂直な断面図を示す。各図（Ｂ２）は、各図（Ｃ）又は（Ｄ）に示すＹ方向に沿ったＹ２−Ｙ２’線で切った半導体基板に垂直な断面図を示す。
図２７（Ａ）は、図２７（Ｅ）のＸ１−Ｘ１’線で切った半導体基板に垂直な断面図を示し、図２７（Ｅ）は、絶縁膜の一部を透過した上面図を示す。

〔図１０工程〕
半導体基板１に、素子分離膜２から成る素子分離領域Ｉを形成する。半導体基板１にはシリコン基板を、素子分離膜２にはシリコン酸化膜を用いる。素子分離領域Ｉにより区画されて、半導体基板１から成る素子形成領域Ａが画定される。素子形成領域Ａは、平面上、Ｘ方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施形態例では、Ｐ型の半導体基板を用いるとする。平面で見て、素子分離領域の幅Ｗ１−Ｉを５０ｎｍ、素子形成領域の幅Ｗ１−Ａを５０ｎｍとする。また、素子分離膜２の深さは３００ｎｍとする。

〔図１１工程〕
素子形成領域Ａの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層３を形成する。不純物にはリンを用い、イオン注入法により、エネルギー３０ＫｅＶ、ドーズ量２×１０^１３ａｔｏｍｓ／ｃｍ^２で導入した。拡散層３の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。その後、基板上にマスク絶縁膜４を形成する。材料はシリコン酸化膜で、膜厚は５０ｎｍとする。さらに、半導体基板にゲートトレンチを形成するための第１レジスト開口部５Ａが形成された第１レジストマスク５を形成する。第１レジスト開口部５Ａのパターンは、Ｘ方向に開口幅Ｓ４＝４０ｎｍを持ち、Ｙ方向に延在して開口される形状を有し、Ｘ方向にピッチ８０ｎｍで配列される。隣接する第１レジスト開口部の間には、幅Ｌ４＝４０ｎｍでＹ方向に延在する第１レジストマスク５が形成される。なお、本実施形態１では、最小加工寸法Ｆを４０ｎｍとし、第１レジストマスク５は、Ｆ値を用いたライン・アンド・スペースパターンで形成されている。第１レジストマスク５を用いて、マスク絶縁膜４をエッチングする。素子形成領域Ａでは半導体基板１（拡散層３）、素子分離領域Ｉでは素子分離膜２が露出する。

引き続き、露出した半導体基板１、素子分離膜２をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ６と呼ぶ。ゲートトレンチ６は、半導体基板１から素子分離膜２にかけて連続的に形成される。素子形成領域Ａに形成されたゲートトレンチ６Ａと、素子分離領域Ｉに形成されたゲートトレンチ６Ｉは略同じ深さになるように形成され、半導体基板主表面から２００ｎｍの深さに形成した。

α方向に延在して形成されていた素子形成領域Ａは、ゲートトレンチ６ＡによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の半導体に分離される（半導体ピラー１Ｐと呼ぶ）。同様に、α方向に延在して形成されていた素子分離領域Ｉは、ゲートトレンチ６ＩによりＸ方向に分離されて、平面形状が平行四辺形を有するピラー状の素子分離膜に分離される（絶縁体ピラー２Ｐと呼ぶ）半導体ピラー１Ｐと絶縁体ピラー２ＰはＹ方向に交互に列状に並んで形成される。

〔図１２工程〕
第１レジストマスク５を除去する。ゲートトレンチ６内に露出した半導体基板表面に、ゲート絶縁膜７を形成する。ゲート絶縁膜７はシリコン酸化膜で、熱酸化法で５ｎｍ形成した。なお、ゲート絶縁膜７の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、ＣＶＤ法、ＡＬＤ法などを用いても良い。

ゲート電極材料として、バリア層８Ｂとしての窒化チタン膜とメタル層８Ｍとしてのタングステン膜を順次、形成する。膜厚は、それぞれ５ｎｍ、６０ｎｍ形成した。なお、ゲート電極材料としては、これらに限定されず、ドープトシリコン膜、その他の高融点金属膜や、またこれらの積層膜などを用いても良い。

メタル層８Ｍとバリア層８Ｂを順次エッチバックして埋め込みゲート電極８を形成する。このエッチバックは、メタル層８Ｍ上面及びバリア層８Ｂ上端の位置が、半導体基板主表面から、略１００ｎｍリセスするように行う。埋め込みゲート電極８の、ゲートトレンチ６底部からの高さは１００ｎｍに形成される。

ゲートトレンチ６内の埋め込みゲート電極８の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を５０ｎｍ形成する。このシリコン窒化膜を埋め込み窒化膜９と呼ぶ。引き続き、埋め込み窒化膜９をエッチバックして、ゲートトレンチの埋め込みゲート電極８の上に、埋め込み窒化膜９を埋め込んで、マスク絶縁膜４上の埋め込み窒化膜９を除去する。平面で見ると、幅が４０ｎｍの埋め込み窒化膜９と、幅が４０ｎｍのマスク絶縁膜４が、Ｘ方向に交互に形成される。

〔図１３工程〕
マスク絶縁膜４をエッチングして、マスク絶縁膜４の下に存在していたソース拡散層３Ｓ（第３の拡散領域）上面、素子分離膜２の上面を露出させる開口部を形成する。この開口部を、ビット線コンタクト開口部１１と呼ぶ。エッチングは、シリコン窒化膜とシリコン酸化膜のエッチング速度が概ね同じ速度を持つような条件で行い、マスク絶縁膜４をエッチングすると共に、開口された埋め込み窒化膜９もエッチング除去し、エッチングされた埋め込み窒化膜９の上面とソース拡散層３Ｓ上面が概ね同じ高さになるようにエッチングを行う。エッチングの断面形状は、図４（Ａ）に示されるように、テーパー形状となるように行うのが好ましい。これは、次に形成されるビット線が段差部で断線するのを防止するため、さらにビット線のパターニングの際に、段差部でエッチング残りが発生するのを抑制するためである。

ビット線１２材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次、４０ｎｍ、１０ｎｍ、４０ｎｍの厚みに形成し（それぞれビット線ポリシリコン膜１２ａ、ビット線窒化タングステン膜１２ｂ、ビット線タングステン膜１２ｃと呼ぶ）、その上にシリコン窒化膜から成るハードマスクを１５０ｎｍの厚みに形成する（ビット線ハードマスク１３と呼ぶ）。これにより開口されたビット線コンタクト開口部で露出したソース拡散層３Ｓと、ビット線ポリシリコン膜１２ａが電気的に接続される。なお、ビット線ハードマスク１３の膜厚は、後工程で形成されるドレインコンタクトプラグの上面及び下面の中心位置の所望のずれ量が得られるように適宜調整される。

その後、ビット線ハードマスク１３をマスクに、ビット線タングステン膜１２ｃ、ビット線窒化タングステン膜１２、ビット線ポリシリコン膜１２ａを順次エッチングして、ビット線１２を形成する。

〔図１４工程〕
ビット線１２の表面から基板上を覆ってシリコン窒化膜を１０ｎｍの厚みに形成する。このシリコン窒化膜を第１サイドウォール膜と呼ぶ。第１サイドウォール膜をエッチバックして、ビット線の側壁に幅１０ｎｍを有する第１サイドウォール１５を形成する。

その後、ビット線間を埋め込むように、シリコン酸化膜を３００ｎｍの厚みに成長する。このシリコン酸化膜を第１層間膜１６と呼ぶ。ＣＭＰ法により第１層間膜を研磨して、表面を平坦化する。ビット線ハードマスク１３上に１００ｎｍの厚さの第１層間膜１６が残るように形成する。さらに、第１層間膜１６上にビット線コンタクト開口部１１と重なるようにＹ方向に延在するレジストマスクを形成する。このレジストマスクを第２レジストマスク１７と呼ぶ。

〔図１５工程〕
第２レジストマスク１７を用いて第１層間膜１６をエッチングして、Ｙ方向に延在する溝（第１の溝）を形成する。これによりビット線に対して自己整合的に開口部を形成される。この開口部を第１コンタクトホール１８と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線１２の上面のビット線ハードマスク１３、ビット線の側壁の第１サイドウォール１５を残存させビット線１２を露出しないように行う。基板上では、マスク絶縁膜４も除去されてドレイン拡散層３Ｄ、埋め込み窒化膜９上面が露出される。さらに露出した埋め込み窒化膜９を基板表面高さまでエッチバックする。このとき、ビット線１２の上面のビット線ハードマスク１３、ビット線の側壁の第１サイドウォール１５もエッチングされるが、エッチバック量が少ないためビット線１２は露出しない。

本実施形態例では、第１コンタクトホール１８のＸ方向の断面形状は、図１５（Ａ）に示すように、上部よりも底部の開口幅が小さくなるよう行い、第２レジストマスク１７の下に残る第１層間膜１６の断面形状が台形状の裾引き形状になるように形成した。この残存する第１層間膜１６を第１層間膜フィン１６Ｆと呼ぶ。第１層間膜フィン１６Ｆは、Ｘ方向断面が台形状で、Ｙ方向にはビット線１２の上を跨いで延在して形成される。ビット線上の部分での第１層間膜フィン１６Ｆは、ビット線ハードマスク１３上に１００ｎｍの高さを持つ。

ここで、第１層間膜１６のエッチング条件を最適化することで、４５°程度まで所望のテーパー角に調節することができる。この結果、第１コンタクトホール１８は、Ｙ方向が第１サイドウォール１５で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、底部には隣接ドレイン拡散層対の上のマスク絶縁膜４と分離部ゲートトレンチ６の上の埋め込み窒化膜９とＴｒ部ゲートトレンチ６の上の埋め込み窒化膜９が露出する。

第１コンタクトホール１８内、ビット線１２上、第１層間膜フィン１６Ｆ上を覆うようにシリコン窒化膜を５ｎｍ形成する。このシリコン窒化膜を第２サイドウォール膜１９と呼ぶ。この第２サイドウォール膜１９は、次工程で形成するパッドポリシリコン膜をさらに後の工程で除去する際に半導体基板（ドレイン拡散層）３Ｄがエッチングされるのを防止するエッチングストッパーとして機能する。この工程を経て、第１コンタクトホール１８は、Ｙ方向はシリコン窒化膜（第１サイドウォール膜１５）で覆われたビット線で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆで挟まれて形成され、内壁面に第２サイドウォール膜１９が露出する。

〔図１６工程〕
第１コンタクトホール１８の第２サイドウォール膜１９で覆われた内壁上に、不純物を含有しない（ノンドープ）ポリシリコン膜（犠牲膜）を１００ｎｍの厚みで堆積する。このポリシリコン膜をパッドポリシリコン２０と呼ぶ。この工程を経て、ドレインコンタクトホール底部に形成された第２サイドウォール１９上面にパッドポリシリコン２０が形成される。

パッドポリシリコン２０を、第１層間膜フィン１６Ｆ上面が露出するように、エッチバックを行い、第１層間膜フィン１６Ｆの間の領域内にパッドポリシリコン２０を埋め込む。各第１コンタクトホール１８内にパッドポリシリコン２０の埋設体が形成される。パッドポリシリコン２０には成膜の際にシーム２０Ｓが形成されており、エッチバックにより表面にスリット２０ＳＬが僅かに形成される。

基板上面では、第１層間膜フィン１６Ｆの上部約１００ｎｍの部分が突き出し、この突き出した第１層間膜フィン１６ＦはＹ方向に延在して形成されている。

〔図１７工程〕
露出している、高さ約１００ｎｍの第１層間膜フィン１６Ｆの側面、上面から、ビット線１２上、パッドポリシリコン２０埋設体上を覆うように、シリコン窒化膜を、６０ｎｍ形成する。このシリコン窒化膜を第３サイドウォール膜２１と呼ぶ。第３サイドウォール膜２１は、Ｘ方向に隣接する第１層間膜フィン１６Ｆ間に凹部２１Ｃが形成される膜厚で形成する。なお、第３サイドウォール膜２１の膜厚は、後の図１９工程で形成するパッドポリシリコン溝２０Ｔの開口幅に応じて調整する。

〔図１８工程〕
第３サイドウォール膜２１をエッチバックして、第１層間膜フィン１６Ｆ側壁に第３サイドウォール２１ＳＷを形成する。第３サイドウォール２１ＳＷのＸ方向の幅Ｗ２１は６０ｎｍに形成された。第３サイドウォール２１ＳＷに挟まれて、パッドポリシリコン２０埋設体の上面に、Ｘ方向開口幅Ｓ２１が４０ｎｍを持つ部分が露出される。この開口部を第３サイドウォール開口部２１Ａと呼ぶ。第３サイドウォール開口部２１ＡはＹ方向に延在して開口され、開口部ではパッドポリシリコン２０埋設体上面が露出される。

〔図１９工程〕
第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆをマスクにして、第３サイドウォール開口部２１Ａに露出されたパッドポリシリコン２０の埋設体を異方性条件でドライエッチングして、パッドポリシリコン２０にパッドポリシリコン溝２０Ｔを形成する。このエッチングは、例えば、臭化水素（ＨＢｒ）１００ｓｃｃｍ、塩素（Ｃｌ_２）１００ｓｃｃｍ、酸素（Ｏ_２）１０ｓｃｃｍをエッチングガスとし、圧力０．５Ｐａ、高周波パワー５００Ｗ、バイアスパワー１５０Ｗ、を条件とするプラズマ雰囲気で実施する。この際、パッドポリシリコン２０は不純物を含有していないため、サイドエッチが少ない。ポリシリコンは、不純物濃度が高いほどエッチングされやすい傾向がある。パッドポリシリコン２０は、パッドポリシリコン溝２０ＴによりＸ方向左右に２分離される。

ここで、図１９（Ａ）のＱ方向から見たパッドポリシリコン２０の分割面の拡大図を図２０（ａ１）に、また、側面図を図２０（ａ２）に示す。さらに、比較例として、従来例のドープトポリシリコン３５を埋設して、同様に分割した場合の分割面の拡大図とその側面図を図２０（ｂ１）、（ｂ２）に示す。パッドポリシリコン２０はシーム２０Ｓに沿って僅かにサイドエッチが入り、小さなボイド２０Ｖが形成される。従来のドープトポリシリコン３５の場合、第３サイドウォール膜２１の形成前のエッチバックで大きなスリット３５ＳＬが形成され、さらに分割の際にシーム３５Ｓに沿って大きくサイドエッチが進行し、大きなボイド３５Ｖが形成される場合がある。その後、このボイド３５Ｖに次工程の分離絶縁膜が入り込むことで、コンタクト面積が減少する。本発明では小さなボイド２０Ｖが形成されるため、分離絶縁膜の入り込みが少なく、さらに後工程で犠牲膜であるパッドポリシリコン２０を除去して第１および第２のドレインコンタクトホールを形成する工程で、小さなボイド２０Ｖに入り込んだ分離絶縁膜も除去されるため、コンタクト面積の減少は極めて少なくなる。

〔図２１工程〕
露出している、第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、およびパッドポリシリコン溝２０Ｔを埋め込むように上に露出した第２サイドウォール１９の上面を覆うように、シリコン窒化膜を、６０ｎｍ形成する。このシリコン窒化膜を分離シリコン窒化膜２２と呼ぶ。

〔図２２工程〕
分離シリコン窒化膜２２、第３サイドウォール２１ＳＷ、第１層間膜フィン１６Ｆ、及びパッドポリシリコン膜２０を、ビット線の上部のビット線ハードマスク１３上面が露出するように、ＣＭＰ法を用いて研磨する。その結果、第１層間膜フィン１６Ｆとビット線１２とパッドポリシリコン溝２０Ｔに埋め込まれた分離シリコン窒化膜２３で区画された領域内にパッドポリシリコン膜が埋め込まれる。区画された領域内のパッドポリシリコン膜２０のそれぞれを、第１ダミープラグ２３Ａおよび第２ダミープラグ２３Ｂと呼ぶ（第１および第２ダミープラグを合わせてダミープラグ２３と呼ぶことがある）。

〔図２３工程〕
分離シリコン窒化膜２２、第１層間膜フィン１６Ｆをマスクにして、第１層間膜フィン１６Ｆとビット線１２で区画された領域内に露出されたダミープラグ２３を異方性条件でドライエッチングして、選択的に除去する。このエッチングは、例えば、臭化水素（ＨＢｒ）１００ｓｃｃｍ、塩素（Ｃｌ_２）１００ｓｃｃｍ、酸素（Ｏ_２）１０ｓｃｃｍをエッチングガスとし、圧力０．５Ｐａ、高周波パワー５００Ｗ、バイアスパワー１５０Ｗ、を条件とするプラズマ雰囲気で実施する。

その後、第２サイドウォール膜１９をエッチバックして、ドレインコンタクトホール内の側壁であるビット線１２の第１サイドウォール１５側壁、第１層間膜フィン１６Ｆの側壁に第２サイドウォール１９Ｓを形成すると共に、隣接ドレイン拡散層対（３Ｄ−ｐａｉｒ）を構成するドレイン拡散層３Ｄ１−Ｒ（第１の拡散領域）とドレイン拡散層３Ｄ２−Ｌ（第２の拡散領域）の上面を露出させる。また、この時、埋め込み窒化膜９の一部も除去される。

この工程を経て、第１コンタクトホール１８は、Ｙ方向はシリコン窒化膜（第２サイドウォール１９Ｓ）で覆われたビット線１２で挟まれ、Ｘ方向はシリコン酸化膜から成る第１層間膜フィン１６Ｆと分離シリコン窒化膜２２で挟まれて形成され、底部に隣接ドレイン拡散層対のドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌの上面、素子分離膜２上面、分離部ゲートトレンチおよびＴｒ部ゲートトレンチ上の埋め込み窒化膜９が露出する。図２３（ｃ）の中央部では、隣接ドレイン拡散層対を構成するドレイン拡散層３Ｄ１−Ｒとドレイン拡散層３Ｄ２−Ｌの上面が露出される。ドレイン拡散層３Ｄ１−Ｒを露出するコンタクトホールを第１ドレインコンタクトホール（第２の開口部）２４Ａ、ドレイン拡散層３Ｄ２−Ｌを露出するコンタクトホールを第２ドレインコンタクトホール（第３の開口部）２４Ｂと呼ぶ。

〔図２４工程〕
基板上のエッチング残渣を除去するために、洗浄処理を行った後、各ドレインコンタクトホールの内壁上に、プラグ用の導体膜を成膜する。ここでは、導体膜として不純物としてＰ（リン）を高濃度に含有するポリシリコン膜２５を１００ｎｍ、形成する。ポリシリコン膜２５内に含有される不純物濃度は、７Ｅ２０〜１．５Ｅ２１（atoms/cm³）とする。ポリシリコン膜２５は、ＤＯＰＯＳ（Doped Polysilicon）を使用したり、ポリシリコン膜を形成した後、不純物を注入することにより形成することができる。この工程を経て、ドレインコンタクトホール底部に露出されたドレイン拡散層３Ｄ上面にポリシリコン膜２５が形成される。ポリシリコン膜２５はコンフォーマルに形成されるため、各ドレインコンタクトホールの中央部にシーム２５Ｓが形成される。

〔図２５工程〕
ポリシリコン膜２５を、ビット線の上部のビット線ハードマスク１３上面が露出するように、エッチバックを行い、第１層間膜フィン１６Ｆとビット線１２と分離シリコン窒化膜２２で区画された領域（ドレインコンタクトホール）内にポリシリコン膜２５を埋め込む。この埋め込まれたポリシリコン膜２５を、ドレインコンタクトプラグと呼び、第１ドレインコンタクトホール２４Ａ内を第１ドレインコンタクトプラグ（第１のコンタクトプラグ）２５Ａ、第２ドレインコンタクトホール２４Ｂ内を第１ドレインコンタクトプラグ（第２のコンタクトプラグ）２５Ｂと呼ぶ。各第１コンタクトホール１８内に分離シリコン窒化膜２２で分離されたツインプラグ（第１および第２のコンタクトプラグ）が形成され、隣接する第１コンタクトホール１８間および各第１コンタクトホール１８内で、各コンタクトプラグは電気的に分離される。シーム２５Ｓの部分は他の部分よりエッチングされやすいため、スリット２５ＳＬが形成される。

この工程を経て、第１コンタクトホール１８内には、Ｘ方向中央部分で左右に分離された２個のドレインコンタクトプラグ（第１のコンタクトプラグ２５Ａ、第２のコンタクトプラグ２５Ｂ）が形成される。本発明では、ドレインコンタクトプラグは各第１コンタクトホール１８内で、分離シリコン窒化膜２２によって、第１および第２ドレインコンタクトプラグ２５Ａ、２５Ｂに分離されているため、従来技術のようにエッチングで分離する必要がなく、サイドエッチが発生せず、第１および第２ドレインコンタクトプラグ２５Ａ、２５Ｂの面積は減少しない。スリット２５ＳＬがコンタクト中央付近に形成されることで、コンタクト面積が大きくなる。そのため、ドレインコンタクト抵抗の上昇による高抵抗不良を防止できる

〔図２６工程〕
第１コンタクトホール１８内の第１および第２ドレインコンタクトプラグ２５Ａ，２５Ｂ上にドレインコンタクトバリア材２６Ｂとして窒化チタン膜を５ｎｍ、ドレインコンタクトパッド材２６Ｍとしてタングステン膜を５０ｎｍ順次、成膜する。ＣＭＰ法によりドレインコンタクトバッド材とドレインコンタクトバリア材を研磨除去して、ドレインコンタクトホール内にドレインコンタクトパッド２６を形成する。

〔図２７工程〕
ドレインコンタクトパッド２６を覆うように、シリコン窒化膜を用いてストッパー膜２７を形成する。ドレインコンタクトパッド２６上に窒化チタン等でキャパシタ素子のシリンダー状の下部電極２８を形成する。下部電極２８は、ストッパー膜２７上に犠牲層間膜を形成する工程、犠牲層間膜にシリンダーホール形成する工程、下部電極２８を形成する工程、および犠牲層間膜を除去する工程を経て形成される。

そして、下部電極２８の表面を覆うように容量絶縁膜２９を形成した後に、窒化チタン等でキャパシタ素子の上部電極３０を形成する。

その後、図示していないが配線形成工程を繰り返すことで多層配線を形成し、半導体装置１００を形成する。

なお、本実施形態例では、図１９に示すように、ポリシリコン溝２０Ｔの壁面は垂直（テーパー角＝０°）に形成される例を示しているが、図２８の変形例に示すように、テーパー状（テーパー角＞０°）に形成してもよい。通常、第１層間膜フィン１６Ｆの壁面のテーパー角よりもポリシリコン溝２０Ｔの壁面のテーパー角は小さくなることで、形成されるコンタクトプラグの上面は下面よりも面積が大きくなる。なお、図２８の（Ａ），（Ｂ１），（Ｂ２），（Ｃ），（Ｄ）はそれぞれ図１９の（Ａ），（Ｂ１），（Ｂ２），（Ｃ），（Ｄ）に対応する。

このようなエッチングは、シリコン窒化膜、シリコン酸化膜に対して選択比が得られる条件で行い、第２サイドウォール１９で包まれたビット線１２、第１層間膜フィン１６Ｆは残存するように行う。ポリシリコン溝２０Ｔの底部には分離部ゲートトレンチ上部の埋め込み窒化膜９が露出される。ポリシリコン溝２０Ｔの底部の開口幅Ｓ２０は、ドレイン拡散層３Ｄが露出しないように形成することが好ましい。ドレイン拡散層３Ｄを露出しないように形成することにより、第１および第２ドレインコンタクトプラグ２５Ａ，２５Ｂは、ドレイン拡散層３Ｄ１−Ｒ、３Ｄ２−ＬそれぞれにＸ方向で最大限接触させることができ、接触抵抗の低減化ができるからである。好ましくは、合わせずれを起こしてもドレイン拡散層３Ｄ上を露出しないように、開口幅Ｓ２０を小さく形成する。本変形例では、合わせ余裕１０ｎｍができるように、第３サイドウォール２１ＳＷの開口幅Ｓ２１＝４０ｎｍに対して、底部の開口幅Ｓ２０＝２０ｎｍに形成する。

１ 半導体基板
１Ｐ 半導体ピラー
２ 素子分離膜
２Ｐ 絶縁体ピラー
３ 拡散層
３Ｓ ソース拡散層（第３の拡散領域）
３Ｄ ドレイン拡散層
３Ｄ１−Ｌ ドレイン拡散層（第１の拡散領域）
３Ｄ２−Ｒ ドレイン拡散層（第２の拡散領域）
４ マスク絶縁膜
５ 第１レジストマスク
５Ａ 第１レジスト開口部
６ ゲートトレンチ
７ ゲート絶縁膜
８ 埋め込みゲート電極
８Ｂ バリア層
８Ｍ メタル層
９ 埋め込み窒化膜
１１ ビット線コンタクト開口部
１２ ビット線
１２ａ ビット線ポリシリコン膜
１２ｂ ビット線窒化タングステン膜
１２ｃ ビット線タングステン膜
１３ ビット線ハードマスク
１５ 第１サイドウォール
１６ 第１層間膜
１６Ｆ 第１層間膜フィン
１７ 第２レジストマスク
１８ 第１コンタクトホール
１９ 第２サイドウォール膜
１９Ｓ 第２サイドウォール
２０ パッドポリシリコン
２０Ｔ パッドポリシリコン溝
２０Ｓ シーム
２０ＳＬ スリット
２０Ｖ ボイド
２１ 第３サイドウォール膜
２１ＳＷ 第３サイドウォール
２１Ａ 第３サイドウォール開口部
２２ 分離シリコン窒化膜
２３ ダミープラグ
２３Ａ 第１ダミープラグ
２３Ｂ 第２ダミープラグ
２４Ａ 第１ドレインコンタクトホール
２４Ｂ 第２ドレインコンタクトホール
２５ 導体膜（不純物含有ポリシリコン膜）
２５Ａ 第１ドレインコンタクトプラグ
２５Ｂ 第２ドレインコンタクトプラグ
２５Ｓ シーム
２５ＳＬ スリット
２６ ドレインコンタクトパッド
２６Ｂ ドレインコンタクトバリア材
２６Ｍ ドレインコンタクトパッド材
２７ ストッパー膜
２８ 下部電極
２９ 容量絶縁膜
３０ 上部電極
３５ ドープトポリシリコン
３５Ｓ シーム
３５ＳＬ スリット
３５Ｖ ボイド
５１ 基板
５２ 第１のラインパターン
５３ 第２のラインパターン
５４ 第１の開口部
５５ 犠牲膜
５５Ａ、５５Ｂ ダミープラグ
５６ マスクサイドウォール
５７ 溝
５８ 分離絶縁膜
５９Ａ 第２の開口部
５９Ｂ 第３の開口部
６０ 導体膜
６０Ａ 第１のコンタクトプラグ
６０Ｂ 第２のコンタクトプラグ
１００ 半導体装置
Ｓ２０ パッドポリシリコン溝の底部幅
Ｓ２１ 第３サイドウォール開口幅
Ｗ２１ 第３サイドウォール幅

Claims (14)

1. 第１の方向に延在する複数の第１のラインパターンと、前記第１の方向と交差する第２の方向に、前記複数の第１のラインパターン上を跨いで延在する複数の第２のラインパターンとで、第１の開口部を画定する工程と、
   前記第１の開口部内に犠牲膜を、前記第２のラインパターンの上面よりも低くなるように埋め込む工程と、
   前記第２のラインパターンのそれぞれの側壁にマスク膜を前記犠牲膜の一部が露出するように形成する工程と、
   前記マスク膜をマスクに前記犠牲膜を選択的に除去して溝を形成する工程と、
   前記溝に分離絶縁膜を埋め込む工程と、
   前記マスク膜、前記分離絶縁膜の一部、および前記第２のラインパターンの一部を前記分離絶縁膜で分離された前記犠牲膜の上面が露出するように除去する工程と、
   前記犠牲膜を選択的に除去して、前記第１の開口部に前記分離絶縁膜を介して対向する第２および第３の開口部を形成する工程と、
   前記第２および第３の開口部内に導体膜を埋設し、第１および第２のコンタクトプラグを形成する工程と、
   を含む半導体装置の製造方法。
2. 前記犠牲膜は、前記第１の開口部内にシームレスに形成される請求項１に記載の半導体装置の製造方法。
3. 前記犠牲膜は、前記第１の開口部内にシームを有して形成され、前記導体膜よりもエッチングされにくい材料である請求項１に記載の半導体装置の製造方法。
4. 前記犠牲膜が不純物を含まないシリコン膜であり、前記導体膜が不純物含有シリコン膜である請求項３に記載の半導体装置の製造方法。
5. 前記第１の開口部は、その内壁にライナー絶縁膜が形成されたものであって、前記第２及び第３の開口部を形成する工程において、前記第２及び第３の開口部底の前記ライナー絶縁膜を除去することを含む請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
6. 前記第２のラインパターンは、前記第１の方向において、前記第１の開口部の上部が、底部より広くなる傾斜した側面形状を有する請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
7. 前記犠牲膜を選択的に除去して形成される前記溝は、底部の幅が開口上部の幅よりも狭い請求項６に記載の半導体装置の製造方法。
8. 前記第１の開口部は、半導体基板上に形成され、互いに隔離された第１および第２の拡散領域を露出して形成される請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
9. 前記第１のラインパターンは、前記半導体基板上に形成された第３の拡散領域に接続された配線を含む請求項８に記載の半導体装置の製造方法。
10. 前記半導体基板上に、前記第１及び第２の方向と異なる第３の方向に延在する複数の素子分離領域を形成し、前記素子分離領域間に前記第３の方向に延在する活性領域を規定する工程と、
    前記活性領域表面に前記半導体基板と反対の導電型の不純物を注入して、拡散領域を形成する工程と、
    前記第２の方向に延在する複数の埋め込みワード線を形成し、前記拡散領域を前記第１、第３および第２の拡散領域の順に繰り返し分離する工程と、
    前記前記第１のラインパターンとして、前記第３の拡散領域に接続され、上部及び側面を絶縁膜で覆われたビット線を形成する工程、
    前記ビット線を覆う絶縁膜を成膜し、隣接する第１の拡散領域から第２の拡散領域上の前記絶縁膜を除去し、前記第３の拡散領域上方の絶縁膜を残して、前記第２のラインパターンを形成する工程と
    を備える請求項９に記載の半導体装置の製造方法。
11. 前記第１および第２のコンタクトプラグを形成する工程は、前記第１および第２のコンタクトプラグ上面を残存する前記第１および第２のラインパターン上面よりも低くする工程を有する請求項１０に記載の半導体装置の製造方法。
12. 前記第１および第２のコンタクトプラグを形成する工程に続いて、前記第１および第２のコンタクトプラグ上面にパッド電極を形成する工程をさらに有する請求項１１に記載の半導体装置の製造方法。
13. 前記パッド電極に接するキャパシタを形成する工程をさらに有する請求項１２に記載の半導体装置の製造方法。
14. 前記キャパシタ形成する工程は、前記パッド電極に接するシリンダー状の下部電極の形成工程を含む請求項１３に記載の半導体装置の製造方法。

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