WO2014092003A2 - 半導体装置およびその製造方法 - Google Patents

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献一 杉野
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Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • a DRAM Dynamic Random Access Memory having a memory cell region including a word line and a bit line and a peripheral circuit region for driving the memory cell is used.
  • Patent Document 1 Japanese Patent Laid-Open No. 2011-129771
  • a word line constituting a memory cell is embedded in a semiconductor substrate and a bit line is arranged on the upper surface of the semiconductor substrate.
  • a DRAM having a configuration arranged in the above is disclosed.
  • 15 to 18 of Patent Document 1 describe a method of forming a gate electrode of a planar transistor in a peripheral circuit region using the same process as that of forming a bit line in a memory cell area.
  • a silicon film 78B, a metal film 79, and a silicon nitride film 80 are stacked in the memory cell region of FIG.
  • the silicon film 306 is formed in the peripheral circuit region of FIG.
  • a metal film 79 and a silicon nitride film 80 are formed.
  • a bit line 81 is formed in the memory cell region of FIG. 17B, and in FIG. 17E, a gate electrode of a planar transistor constituting the peripheral circuit region is formed. 310 is formed simultaneously.
  • Patent Document 1 a dry etching process is performed in which the same material is formed in the memory cell region and the peripheral circuit region, and a bit line is formed in the memory cell region and a gate electrode is simultaneously formed in the peripheral circuit region. Yes.
  • the dry etching process has a problem that the semiconductor substrate around the gate electrode in the peripheral circuit region is unexpectedly etched. Further, when the silicon film in the peripheral circuit region is composed of two laminated films, there is a problem that etching residue occurs.
  • FIGS. 18A, 18B, and 18C show similar configurations corresponding to FIGS. 17A, 17D, and 17E disclosed in Patent Document 1, and FIG. 18A is a cross-sectional view of a memory cell region. 18B and 18C respectively represent cross-sectional views of the peripheral circuit region in different directions.
  • FIGS. 18A, 18B, and 18C show similar configurations corresponding to FIGS. 17A, 17D, and 17E disclosed in Patent Document 1, and FIG. 18A is a cross-sectional view of a memory cell region.
  • 18B and 18C respectively represent cross-sectional views of the peripheral circuit region in different directions.
  • an interlayer insulating film 75, a silicon film 78B, a metal (tungsten; W) film 79, and silicon are formed on the semiconductor substrate 100 on which the element isolation region 200 and the buried gate electrode 300 are formed.
  • a laminated film of the nitride film 80 is formed.
  • the first silicon film 300, the second silicon film 78A, and the metal (tungsten; via the gate insulating film 501) are formed on the semiconductor substrate 100 where the element isolation region 200 is formed.
  • W A laminated film of a film 79 and a silicon nitride film 80 is formed.
  • the silicon film 78B in the memory cell region and the second silicon film 78A in the peripheral circuit region are formed simultaneously and have the same film thickness.
  • the interlayer insulating film 75 is formed under the silicon film 78B in the memory cell region.
  • an interlayer insulating film cannot be formed in the peripheral circuit region for the sake of forming a transistor. Therefore, in the peripheral circuit region, the first silicon film 300 constituting the gate electrode is formed in advance by an amount corresponding to the film thickness of the interlayer insulating film 75 in the memory cell region. As a result, no step is generated between the memory cell region and the peripheral circuit region.
  • the purpose is to avoid the problem that the metal film 79 is disconnected at the step portion due to the occurrence of a step between the memory cell region and the peripheral circuit region. Thereafter, by performing lithography and dry etching on the laminated film of the memory cell region and the peripheral circuit region, a bit line is formed in the memory cell region and a gate electrode is formed in the peripheral circuit region at the same time.
  • the above-described dry etching method has a large difference in etching rate between the dense pattern of bit lines formed in the memory cell region and the isolated pattern of gate electrodes formed in the peripheral circuit region. It becomes difficult to process. In other words, the isolated pattern in the peripheral circuit region has a higher etching rate than the dense pattern in the memory cell region.
  • the silicon nitride film 80, the W film 79, and the silicon films 78B, 78A, and 300 all of sulfur hexafluoride (SF 6 ), carbon tetrafluoride (CF 4 ), and trifluoromethane (CHF 3 ) are used.
  • the silicon nitride film 80, the W film 79, and the silicon films 78A and 300 in the peripheral circuit region are etched while the laminated film in the memory cell region is being etched, and the exposed gate insulating film 501 is overexposed. It was supposed to be etched. Since the thickness of the gate insulating film 501 is as thin as about 4 nm, the exposed semiconductor substrate 100 is further removed by removing the gate insulating film 501 in the peripheral circuit region, as shown in FIG. There was a problem.
  • the silicon film in the peripheral circuit region is a two-layered film including the first silicon film 300 and the second silicon film 78A. For this reason, an intervening layer D3 that inhibits dry etching may be formed at the interface between the first silicon film 300 and the second silicon film 78A. In this case, there is a problem that silicon residue D1 is generated on the gate insulating film 501.
  • One embodiment is: A semiconductor substrate; A first wiring having a second silicon film containing impurities and a conductor film in this order on the semiconductor substrate in the first region; A second wiring having a first silicon film containing impurities, an etching stop film, a second silicon film containing impurities, and a conductor film in this order on the semiconductor substrate in the second region;
  • the present invention relates to a semiconductor device.
  • Other embodiments are: Forming a first silicon film containing impurities and an etching stop film in this order on the semiconductor substrate in the second region; Forming a second silicon film containing impurities and a conductor film in this order on the semiconductor substrate in the first and second regions; By etching the conductive film and the second silicon film in the first and second regions until the etching stop film is exposed, the first wiring having the second silicon film and the conductive film in the first region is formed.
  • the present invention relates to a method for manufacturing a semiconductor device.
  • a semiconductor device having excellent device characteristics can be provided.
  • FIG. 1 is a plan view illustrating a semiconductor device according to a first embodiment.
  • 1 is a cross-sectional view illustrating a semiconductor device according to a first embodiment.
  • FIG. 6 is a diagram illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example.
  • FIG. 3 is a cross-sectional view illustrating a method for manufacturing the semiconductor device of the first example. It is a figure explaining the problem of the semiconductor device of a prior art.
  • the inventor has provided a first silicon film for level difference compensation formed in the second region (for example, the peripheral circuit region) and an etching stop film having etching resistance between the second silicon film. It was set as the structure provided. Below, the structure of this invention is demonstrated with reference to FIG. 1 as an example.
  • FIG. 1 is a diagram illustrating a configuration of a main part of a semiconductor device according to an example of the present invention.
  • FIGS. 1A, 1B, and 1C are cross-sectional views of a peripheral circuit region (second region), respectively. It is a figure equivalent to the cross section of a B 'direction.
  • 1A, FIG. 1B, and FIG. 1C show peripheral circuit regions at different manufacturing stages, and the steps are performed in the order of FIG. 1A, FIG. 1B, and FIG. 1C.
  • a gate insulating film 501 is formed over the semiconductor substrate 100.
  • a first silicon film 502, an etching stop film 503, a second silicon film 504, a first conductor film 512, a second conductor film 513, and a cover insulating film 514 are formed in this order on the gate insulating film 501.
  • the etching stop film 503 is, for example, dry with fluorine-containing plasma derived from sulfur hexafluoride gas (SF 6 ), carbon tetrafluoride gas (CF 4 ), trifluoromethane gas (CHF 3 ) or the like used as an etching gas. In etching, a film having high etching resistance is used.
  • the etching stop film 503 includes a single layer film of a titanium nitride (TiN) film, a two-layer film having a TiN film on a titanium (Ti) film, and a Ti film / TiN film / Ti film 3.
  • TiN titanium nitride
  • Ti titanium
  • Ti titanium
  • Ti titanium
  • TiN titanium nitride
  • Ti titanium
  • TiN titanium nitride
  • the etching stop film 503 may be a two-layered film having a nickel film on a nickel silicide film, or a three-layered film of nickel silicide film / nickel film / nickel silicide film. These materials have a characteristic that they are not dry-etched by fluorine-containing plasma.
  • a photoresist film 91 is provided on the cover insulating film 514 by a lithography method, and a dry etching method using fluorine-containing plasma is performed. As a result, the etching proceeds sequentially from the cover insulating film 514 toward the lower film. At this time, as shown in FIG. 1B, in the peripheral circuit region, the etching stop film 503 is not removed by etching using the fluorine-containing plasma, so that the etching stops when the upper surface of the etching stop film 503 is exposed.
  • the etching stop film 503 is etched by the dry etching method by which the upper surface of the first silicon film 502 is exposed.
  • the etching can be stopped on the gate insulating film 501 by etching the first silicon film 502 that is a single-layer film by using a dry etching method using fluorine-containing plasma similar to FIG. 1B. .
  • the stacked film on the semiconductor substrate 100 can be sufficiently over-etched while the etching is stopped at the etching stop film 503 in the peripheral circuit region. Absent. In the memory cell region, even if overetching occurs, the device characteristics are not adversely affected.
  • the gate electrode of the transistor constituting the second region (peripheral circuit region), the first silicon film formed on the gate insulating film, It is composed of a laminated film of an etching stop film and a second silicon film. Therefore, even when the gate electrode laminated film is sequentially etched from the upper layer toward the lower layer, the etching stops at the etching stop film, and the first silicon film is continuously etched. Absent. As a result, after etching the etching stop film, the first silicon film can be independently etched as a single layer film, so that in the peripheral circuit region (second region), the gate insulating film and finally the semiconductor substrate The problem of excessive etching can be avoided.
  • an etching stop film serving as an etching stopper is formed below the second silicon film. Is formed. Therefore, the second and third silicon films can be sufficiently over-etched, and the problem of the remaining etching of these films can be avoided.
  • first region and second region described in the claims correspond to a memory cell region and a peripheral circuit region, respectively.
  • the “first wiring” and the “second wiring” recited in the claims correspond to the bit line 500A and the third gate electrode 500B, respectively.
  • FIG. 2 is a plan view schematically showing an example of the layout of the DRAM which is the semiconductor device of this embodiment.
  • 3A is a cross-sectional view taken along line AA ′ in FIG.
  • the AA ′ line is a broken line cross-sectional view, and the left side of the figure is a cross section that does not include the bit line contact plug 511, and the right side is a cross section that includes the bit line contact plug 511.
  • FIG. 3B shows a BB ′ cross section of the peripheral circuit region.
  • the semiconductor device 1 constitutes a DRAM having a memory cell region (first region) 2 and a peripheral circuit region (second region) 3 disposed around the semiconductor cell 100 on a semiconductor substrate 100.
  • an interlayer insulating film and a capacitor formed above the bit line (first wiring) 500A are omitted in order to make the drawing easy to see.
  • the semiconductor substrate 100 is described as a p-type silicon single crystal.
  • the present invention is not limited to this, and an n-type silicon single crystal, a TFT silicon substrate, or the like may be used.
  • the memory cell region 2 includes a first element isolation region 200A extending in the X ′ direction (third direction) inclined in the X direction (second direction) and a Y direction (first direction) perpendicular to the X direction. ),
  • the island-shaped active region 101 made of the semiconductor substrate 100 is isolated in the X ′ direction by the second element isolation region 200B.
  • the active region 101 is shown as a parallelogram having long sides in the X ′ direction.
  • the shape of the active region 101 is not limited to this, and the four corners of the parallelogram are rounded. It may be oval.
  • the active regions 101 are repeatedly arranged in the X ′ direction and the Y direction at equal pitch intervals.
  • the interval between the active regions 101 adjacent in the Y direction is not particularly limited.
  • the active region 101 may have the same width as the Y direction, or may have a smaller size.
  • a plurality of first word trenches 310 extending in a straight line in the Y direction are disposed across the plurality of first element isolation regions 200A and the plurality of active regions 101.
  • the end of the first word trench 310 in the Y direction is located in the element isolation region 200 constituting the peripheral circuit region 3.
  • Each active region 101 in contact with the bottom surface of the first word trench 310 is provided with a lower diffusion layer, which will be described later, to form a bit line contact connection region 7.
  • Side surfaces facing the X direction of the first word trench 310 extending in the Y direction are defined as a first side surface 310a and a second side surface 310b.
  • a first buried word line 300A extending in the Y direction via the first gate insulating film is disposed on the first side surface 310a.
  • a second buried word line 300B extending in the Y direction via the first gate insulating film is disposed on the second side surface 310b. That is, in the semiconductor device 1 of the present embodiment, one first word trench 310 that is vertically cut in the Y direction is arranged in one active region 101 and is opposed to the X direction in one first first word trench 310. The wiring is arranged on each side surface.
  • the first embedded word line 300A functions as the gate electrode of the corresponding transistor, and includes the first cell gate electrode.
  • the second buried word line 300B includes a second cell gate electrode.
  • the active region 101 sandwiched between the first buried word line 300A and the second buried word line 300B and serving as the bottom surface of the first word trench 310 is a bit line contact connection region 7.
  • a bit line contact plug 511 is disposed in each bit line contact connection region 7.
  • a bit line 500A extending in a straight line in the X direction (second direction) is arranged so as to connect a plurality of bit line contact plugs 511 arranged in the X direction.
  • the active region 101 adjacent to the first buried word line 300A located on the side surface of the first word trench 310 via the first gate insulating film becomes the first capacitor contact connection region 8A.
  • a first upper diffusion layer to be described later is provided on the upper portion including the upper surface of the first capacitor contact connection region 8A.
  • a first capacitor contact plug 700A is arranged between bit lines 500A including the first capacitor contact connection region 8A and adjacent in the Y direction.
  • the active region 101 adjacent to the second buried word line 300B becomes the second capacitor contact connection region 8B.
  • a second upper diffusion layer which will be described later, is provided on the upper portion including the upper surface of the second capacitor contact connection region 8B.
  • a second capacitor contact plug 700B is disposed between bit lines 500A that include second capacitor contact connection region 8B and are adjacent in the Y direction.
  • the first capacitor contact connection region 8A is in contact with two side surfaces facing in the Y direction with the first element isolation region 200A in contact with one side surface facing in the X direction, with the second element isolation region 200B in contact with the other side surface.
  • a first silicon pillar (first semiconductor pillar) is formed in which the first gate insulating film is in contact with the side surface (first side surface 310a).
  • the second capacitor contact connection region 8B constitutes a second silicon pillar (second semiconductor pillar).
  • the first upper diffusion layer, the first gate insulating film, the first buried word line 300A, and the lower diffusion layer 103 form the first side surface 310a of the first word trench 310.
  • a first vertical cell transistor 4A is formed as a channel.
  • a second vertical cell transistor having the second side surface 310b of the first word trench 310 as a channel by the second upper diffusion layer, the first gate insulating film, the second buried word line 300B, and the lower diffusion layer 103. 4B is configured.
  • the lower diffusion layer 103 is shared by the two vertical cell transistors 4A and 4B.
  • peripheral circuit area 3 In the peripheral circuit region 3 disposed adjacent to the memory cell region 2 in the X direction, a plurality of peripheral circuit active regions 105 surrounded by the element isolation region 200 are disposed. Note that the shape, number and arrangement of the peripheral circuit active region 105 are not limited to those shown in FIG.
  • a third gate electrode (second wiring) 500B is disposed directly above the center in the X direction of the peripheral circuit active region 105 via a second gate insulating film. In FIG. 2, the third gate electrode 500B extends in the Y direction so as to vertically cross the center of the peripheral circuit active regions 105 arranged in the Y direction. However, the arrangement of the third gate electrode 500B is not necessarily limited to this. There is no need to be like this.
  • the peripheral circuit active region 105 adjacent to the third gate electrode 500B in the X direction is provided with the source / drain diffusion layer 102, and the peripheral circuit wiring disposed in the upper layer via the contact plug 750c of the peripheral transistor. 770 (not shown) is electrically connected.
  • the third gate electrode 500B, the two source / drain diffusion layers 102, and the second gate insulating film constitute the peripheral circuit transistor 5.
  • a first word trench 310 extending in the X ′ direction and vertically extending in the Y direction is provided across the plurality of active regions 101 and the plurality of first element isolation regions 200 ⁇ / b> A arranged in alignment in the Y direction.
  • the first word trench 310 has a first side surface 310a, a bottom surface 310c, and a second side surface 310b.
  • the first cell gate electrode 312A is disposed on the first side surface 310a with the first gate insulating film 311 interposed therebetween.
  • the lower diffusion layer 103 is provided in the center of the bottom surface 310c over the entire Y direction.
  • the bottom of the lower diffusion layer 103 is formed to be shallower than the depth of the second element isolation region 200B.
  • a second cell gate electrode 312B is disposed on the second side surface 310b with the first gate insulating film 311 interposed therebetween.
  • the active region 101 facing the first cell gate electrode 312A through the first gate insulating film 311 becomes the first capacitor contact connection region 8A, and constitutes the first semiconductor pillar as described above.
  • a first upper diffusion layer 104A is provided on the upper portion including the upper surface of the first semiconductor pillar.
  • the active region 101 facing the second cell gate electrode 312B through the first gate insulating film 311 becomes the second capacitor contact connection region 8B, and constitutes a second semiconductor pillar.
  • a second upper diffusion layer 104B is provided on the upper portion including the upper surface of the second semiconductor pillar.
  • the first upper diffusion layer 104A, the first gate insulating film 311, the first cell gate electrode 312A including the first buried word line 300A, and the lower diffusion layer 103 constitute a first vertical cell transistor.
  • the second upper diffusion layer 104B, the first gate insulating film 311, the second cell gate electrode 312B including the second buried word line 300B, and the lower diffusion layer 103 constitute a second vertical cell transistor.
  • a cap insulating film 314 is disposed in contact with the upper surfaces of the first cell gate electrode 312A and the second cell gate electrode 312B.
  • the first upper diffusion layer 104A and the second upper diffusion layer 104B are each one of the source / drain, and the lower diffusion layer 103 shared by the two transistors is the other one of the source / drain.
  • the lower diffusion layer 103 having an n-type impurity concentration of 1 ⁇ 10 20 to 1 ⁇ 10 21 (atoms / cm 3 ) is in contact with the bottom surface 310c of the first word trench 310.
  • a new second word trench extending in the Y direction is provided.
  • 316 is configured.
  • a bit line contact plug 511 is formed through the sidewall insulating film 315 extending in the Y direction of the second word trench 316 and connected to the lower diffusion layer 103.
  • the space between the plurality of bit line contact plugs 511 provided in the second word trench 316 and adjacent in the Y direction is buried with the first interlayer insulating film 400.
  • a laminated film of a pad insulating film 301 and a first interlayer insulating film 400 having an upper surface that is flush with the upper surface of the cap insulating film 314 and the upper surface of the bit line contact plug 511 is provided.
  • the pad insulating film 301 is the same as the second gate insulating film 501 in the peripheral circuit region 3 described later.
  • a bit line (first wiring) 500A is provided on the upper surface of the cap insulating film 314 and the upper surface of the first interlayer insulating film 400, connected to the plurality of bit line contact plugs 511 and extending in the X direction (see FIG. 1A). It has been.
  • the bit line 500 ⁇ / b> A has a laminated structure of a first conductor film 512 and a second conductor film 513.
  • a cover insulating film 514 is provided on the upper surface of the bit line 500A, and a sidewall insulating film 515 is provided so as to cover the side surfaces of the bit line 500A and the cover insulating film 514.
  • a second interlayer insulating film 600 is disposed on the entire surface so as to cover the sidewall insulating film 515.
  • the capacitor contact hole 710 is opened through the second interlayer insulating film 600, and the first upper diffusion layer 104A and the second upper diffusion layer 104B are exposed at the bottom of the capacitor contact hole 710 (hereinafter referred to as the first contact).
  • the upper diffusion layer 104A and the second upper diffusion layer 104B are collectively referred to as the upper diffusion layer 104).
  • a contact plug 712 is disposed inside the capacitor contact hole 710 and is connected to the upper surface of the upper diffusion layer 104.
  • a third interlayer insulating film 790 and a stopper film 780 are disposed on the entire surface of the semiconductor substrate 100 including the upper surface of the capacitor contact plug 712.
  • a capacitor lower electrode 811 passing through the third interlayer insulating film 790 and the stopper film 780 is connected to the upper surface of the capacitor contact plug 712.
  • a capacitor insulating film 812 and a capacitor upper electrode 813 are provided so as to cover the capacitor lower electrode 811, thereby forming a cylinder type capacitor 800.
  • FIG. 3B shows a B-B ′ cross section of the peripheral circuit region 3 shown in FIG. 2.
  • a second gate insulating film 501 made of a silicon oxide film, a high dielectric constant film, or a laminated film of a silicon oxide film and a high dielectric constant film is directly above the central portion of the peripheral circuit active region 105 surrounded by the element isolation region 200.
  • a third gate electrode (second wiring) 500B in which a first silicon film 502, an etching stop film 503, a second silicon film 504, a first conductor film 512, and a second conductor film 513 are sequentially stacked is provided. .
  • a cover insulating film 514 is provided on the third gate electrode 500B.
  • the laminated film composed of the first conductor film 512 and the second conductor film 513 in the memory cell region 2 is positioned at a position in the direction perpendicular to the surface of the semiconductor substrate on the uppermost surface of the laminated film composed of the first conductor film 512 and the second conductor film 513.
  • the total film thickness of the first silicon film 502, the etching stop film 503, and the second silicon film 504 is adjusted so as to be the same as the position in the direction perpendicular to the uppermost semiconductor substrate surface.
  • the first silicon film 300 and the second silicon film 78A are disposed between the metal film 79 and the gate insulating film 501, but in this embodiment, the first silicon film 502 and A three-layer structure of an etching stop film 503 and a second silicon film 504 is formed.
  • a sidewall insulating film 515 is provided so as to cover the side surface of the third gate electrode 500B, and a second interlayer insulating film 600 is further provided.
  • a contact plug 750c is connected to the upper surface of the peripheral circuit active region 105 serving as a peripheral contact connection region through the second interlayer insulating film 600, the sidewall insulating film 515, and the second gate insulating film 501.
  • Peripheral wiring 770 is arranged so as to be connected to the upper surface of contact plug 750c.
  • a third interlayer insulating film 790 and a stopper film 780 are provided so as to cover the peripheral wiring 770.
  • a fourth interlayer insulating film 900 is provided so as to cover the capacitor 800 in the memory cell region 2 and a stopper film 780 and a third interlayer insulating film 790 in the peripheral circuit region 3.
  • the memory cell region 2 passes through the fourth interlayer insulating film 900 and connects to the upper electrode 813
  • the peripheral circuit region 3 passes through the fourth interlayer insulating film 900, the stopper film 780, and the third interlayer insulating film 790.
  • a wiring contact 910 connected to the peripheral wiring 770 is provided.
  • a wiring 920 is provided so as to be connected to the wiring contact 910, and a protective insulating film 930 is further provided on the fourth interlayer insulating film 900.
  • FIGS. 4A is a diagram corresponding to the plan view shown in FIG. 2
  • FIG. 4B is a diagram corresponding to the AA ′ sectional view shown in FIG. 3A
  • FIG. 4C is a BB ′ sectional view shown in FIG. 3B.
  • FIG. 5 to 17 the A diagram corresponds to the A-A 'sectional view shown in FIG. 3A
  • the B diagram corresponds to the B-B' sectional diagram shown in FIG. 3B.
  • An element isolation region is formed on the semiconductor substrate 100 made of p-type single crystal silicon by using a known STI (Shallow Trench Isolation) formation method. Specifically, a first element isolation region 200A and a second element isolation region 200B are formed in the memory cell region 2, and an element isolation region 200 is formed in the peripheral circuit region 3. As a result, a plurality of active regions 101 made of the semiconductor substrate 100 are formed in each of the memory cell region 2 and the peripheral circuit region 3.
  • STI Shallow Trench Isolation
  • the peripheral circuit region 3 is covered with a photoresist mask (not shown) by lithography, and an n-type impurity diffusion layer 104 is formed near the upper surface of the active region 101 in the memory cell region 2 by ion implantation. .
  • the n-type impurity diffusion layer 104 is a region that becomes an upper diffusion layer of the vertical transistor in a later step.
  • a second gate insulating film 501 that is an oxide film, a first polysilicon film 502, a titanium (Ti) film / titanium nitride (TiN) film are formed on the entire surface of the semiconductor substrate 100.
  • An etching stop film 503 that is a composite film of / titanium (Ti) film and a second polysilicon film 504 are formed in this order.
  • the second gate insulating film 501 is referred to as a mat insulating film 301 in the memory cell region 2.
  • the second gate insulating film 501 (mat insulating film 301) is described as an oxide film having a thickness of about 5 nm.
  • a high dielectric constant insulating film having a higher dielectric constant than silicon oxide ( High-K film) or a composite film of a silicon oxide film and a Highh-K film may be used.
  • the total thickness of the first polysilicon film 502, the etching stop film 503, and the second polysilicon film 504 is adjusted to be equal to the thickness of a first interlayer insulating film described later.
  • the thickness of a first interlayer insulating film described later is 20 nm
  • the thickness of the first polysilicon film 502 is 10 nm
  • the thickness of the second polysilicon film 504 is 5 nm.
  • the first polysilicon film 502, the etching stop film 503, and the second polysilicon film 504 in the memory cell region 2 are removed by lithography and dry etching.
  • a mask film 302 is formed on the entire surface of the semiconductor substrate 100.
  • the mask film 302 is a multilayer film including an amorphous carbon film or the like and having a photoresist as the uppermost layer.
  • a first word trench 310 having a depth of, for example, 150 nm is formed by a known method, and the lower diffusion layer 103 and the lower diffusion layer 103 are formed in the active region 101 in contact with the bottom portion 310c.
  • a first buried word line 300A (see FIG. 2) including a first gate insulating film 311, a metal word line 312, a cap insulating film 314, and a sidewall insulating film 315 on the first side surface 310a, and a second side surface 310b.
  • a second buried word line 300B (see FIG. 2) having the same configuration is formed, and BARC 97 is buried in the remaining second word trench 316 portion.
  • the mask film 302 is removed by ashing or the like.
  • the BARC 97 embedded in the second word trench 316 is also removed.
  • the remaining first word trench 310 is embedded in the entire surface of the semiconductor substrate 100 including the remaining first word trench 310, and a mat oxide film is formed in the memory cell region 2.
  • a first interlayer insulating film 400 of about 20 nm is formed on the second polysilicon film 504 in the peripheral circuit region 3 on 301.
  • the first interlayer insulating film 400 in the peripheral circuit region 3 is removed by lithography and dry etching. As a result, the upper surface of the first interlayer insulating film 400 in the memory cell region 2 and the upper surface of the second polysilicon film 504 in the peripheral circuit region 3 are flush with each other.
  • a bit contact hole 510 is formed by a known method.
  • the lower diffusion layer 103 is exposed on the bottom surface of the bit contact hole 510.
  • a first conductor film 512, a second conductor film 513, and a cover insulating film 514 are sequentially formed on the entire surface of the semiconductor substrate 100 so as to fill the bit contact hole 510.
  • the first conductor film 512 embedded in the bit contact hole 510 constitutes a bit contact plug 511.
  • the first conductor film 512 can be formed of a silicon film containing n-type impurities of 1 ⁇ 10 20 to 1 ⁇ 10 21 (atoms / cm 3 ). Further, as will be described later, it can be formed of a metal film having a lower resistance.
  • the second conductor film 513 can be formed of a stacked metal composed of a metal silicide film such as titanium silicide, a metal nitride film such as titanium nitride, a tungsten silicide film, and a tungsten film in order from the bottom. At least the tungsten film is formed by sputtering.
  • the cover insulating film 514 is formed of a silicon nitride film formed by a CVD method.
  • the first conductor film 512 including the bit contact plug 511 is formed of a silicon film, and the second conductor film 513 is formed of a metal film.
  • the material of the bit contact plug 511 is not limited to this, and the bit contact plug 511 can also be formed of a metal film.
  • a photoresist pattern 91 is formed on the cover insulating film 514 in the memory cell region 2 and the peripheral circuit region 3 by lithography.
  • the cover insulating film 514 located in the memory cell region 2 the second conductor film 513, the first conductor film 512, the cover insulating film 514 located in the peripheral circuit region, the first The two conductor film 513, the first conductor film 512, and the second polysilicon film 504 are sequentially etched.
  • Ti / TiN / Ti is used as an etching stop film, in other words, etching is performed under the condition that the selection ratio of polysilicon to Ti / TiN / Ti is high.
  • reactive ion etching using fluorine-containing plasma derived from gases such as sulfur hexafluoride gas (SF 6 ), carbon tetrafluoride gas (CF 4 ), and trifluoromethane gas (CHF 3 ) is performed. .
  • a laminated film of the first polysilicon film 502, the etching stop film 503, and the second polysilicon film 504 is formed in the peripheral circuit region in the steps of FIGS. 13A and 13B. Therefore, even when the etching of the second polysilicon film 504 is advanced, the etching is not stopped at the etching stop film 503 and the first silicon film 502 is not continuously etched. As a result, after the etching stop film 503 is etched, the first silicon film 502 can be independently etched as a single layer film, so that the second gate insulating film 501 and finally the semiconductor substrate 100 are excessively etched. To avoid problems.
  • the etching rate difference between the stacked film of the memory cell region 2 and the peripheral circuit region 3 occurs due to miniaturization, the etching rate difference can be absorbed by the etching delay due to the etching stop film 503. it can. For this reason, the etching of the second gate insulating film 501 does not occur, and the substrate is hardly damaged.
  • the etching stop film 503 (Ti / TiN / Ti) is etched.
  • the etching condition of the etching stop film 503 is plasma etching using chlorine gas such as chlorine gas (Cl 2 ), boron trichloride gas (BCl 3 ), carbon tetrachloride gas (CCl 4 ).
  • the first polysilicon film 502 located in the peripheral circuit region 3 is etched by lithography and polysilicon film dry etching.
  • the etching conditions for the first polysilicon film 502 can be the same as the etching conditions for the second polysilicon film 504 in FIGS. 14A and 14B.
  • bit line 500A connected to the upper surface of the bit contact plug 511 and extending in a straight line in the X direction is formed in the memory cell region.
  • the second conductor film 513, the first conductor film 512, the second polysilicon film 504, the etching stop film 503, and the first polysilicon film formed on the upper surface of the second gate insulating film 501 are formed.
  • a third gate electrode 500B having a polymetal structure 502 is formed.
  • an n-type impurity such as phosphorus arsenic is implanted through the second gate insulating film 501 by using an ion implantation method, and a peripheral circuit region is obtained.
  • the source / drain diffusion layer 102 is formed.
  • bit line 500A in the memory cell region 2 and the cover insulating film 514 thereon, and the third gate electrode 500B in the peripheral circuit region 3 and the cover insulating film 514 thereon are formed.
  • a silicon nitride film having a thickness of about 10 nm is formed on the entire surface of the semiconductor substrate 100 so as to cover it.
  • a sidewall insulating film 515 is formed by etching back, leaving only the side surfaces of the cover insulating film 514 on the bit line 500A and the cover insulating film 514 on the third gate electrode 500B.
  • FIG. 17A and FIG. 17B so as to bury a convex portion formed of the bit line 500A and the cover insulating film 514 thereon, and the third gate electrode 500B and the cover insulating film 514 thereon.
  • a coating film containing polysilazane is formed on the entire surface.
  • heat treatment is performed in an oxidizing atmosphere to modify the polysilazane into a silicon oxide film, thereby forming a second interlayer insulating film 600.
  • the surface of the second interlayer insulating film 600 is planarized by CMP.
  • a step of forming a capacitor contact plug 700 and a contact plug 750c in the memory cell region, a step of forming a peripheral wiring 770, a stopper film 780, and a first film are formed by a known method.
  • a step of forming a three-layer insulating oxide film 790, a step of forming a capacitor 800, a step of forming a fourth interlayer insulating oxide film 900, a step of forming a wiring contact plug 910 and a wiring 920, and a protective insulating film 930 Through the step of forming, the semiconductor device 1 of this embodiment shown in FIGS. 2 to 3 can be formed.

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関する。
　半導体装置の一つとして、ワード線およびビット線を備えるメモリセル領域と、メモリセルを駆動するための周辺回路領域と、を有するＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が利用されている。
　特許文献１（特開２０１１－１２９７７１号公報）には、微細化の要求に対処するため、メモリセルを構成するワード線を半導体基板内に埋めこんで配設し、ビット線を半導体基板の上面に配設する構成のＤＲＡＭが開示されている。特許文献１の図１５から図１８には、メモリセル領域にビット線を形成する工程と同じ工程を用いて、周辺回路領域にプレーナ型トランジスタのゲート電極を形成する方法が記載されている。具体的には、図１７（Ａ）のメモリセル領域にはシリコン膜７８Ｂ、金属膜７９、シリコン窒化膜８０が積層形成され、図１７（Ｄ）の周辺回路領域には同じ工程によりシリコン膜３０６、金属膜７９、シリコン窒化膜８０が形成されている。その後、リソグラフィー法とドライエッチング法を用いて、図１７（Ｂ）のメモリセル領域にはビット線８１を形成すると共に、図１７（Ｅ）には周辺回路領域を構成するプレーナ型トランジスタのゲート電極３１０を、同時に形成する。
特開２０１１－１２９７７１号公報
　上記特許文献１に開示の従来技術では、同一材料をメモリセル領域と周辺回路領域に成膜し、メモリセル領域にビット線、周辺回路領域にゲート電極を同時に形成するドライエッチング工程を実施している。しかし、そのドライエッチング工程において、周辺回路領域のゲート電極周囲の半導体基板が予期せずにエッチングされてしまう問題があった。また、周辺回路領域のシリコン膜が２層の積層膜で構成されている場合には、エッチング残りが発生する問題があった。
　図１８Ａ、１８Ｂ、１８Ｃは、特許文献１に開示された図１７（Ａ）、（Ｄ）、（Ｅ）に対応する類似の構成を示しており、図１８Ａはメモリセル領域の断面図、図１８Ｂおよび１８Ｃはそれぞれ、周辺回路領域の異なる方向の断面図を表す。以下では、図１８Ａ、１８Ｂ、１８Ｃを用いて従来技術の問題点をより詳細に説明する。
　図１８Ａに示すように、メモリセル領域では、素子分離領域２００、埋め込みゲート電極３００が形成された半導体基板１００上に、層間絶縁膜７５、シリコン膜７８Ｂ、金属（タングステン；Ｗ）膜７９、シリコン窒化膜８０の積層膜が形成されている。一方、図１８Ｂに示すように、周辺回路領域では、素子分離領域２００が形成された半導体基板１００上にゲート絶縁膜５０１を介して第１シリコン膜３００、第２シリコン膜７８Ａ、金属（タングステン；Ｗ）膜７９、シリコン窒化膜８０の積層膜が形成されている。メモリセル領域のシリコン膜７８Ｂと周辺回路領域の第２シリコン膜７８Ａは同時に形成され、同じ膜厚で構成される。
　前述のように、メモリセル領域では、シリコン膜７８Ｂの下に層間絶縁膜７５が形成されている。これに対して、周辺回路領域ではトランジスタを形成する都合上、層間絶縁膜を形成することができない。従って、周辺回路領域では、メモリセル領域の層間絶縁膜７５の膜厚相当分だけ、ゲート電極を構成する第１シリコン膜３００を予め形成する。これにより、メモリセル領域と周辺回路領域との間に段差が生じないようにしている。この目的は、メモリセル領域と周辺回路領域で段差が生じることに起因して金属膜７９が段差部で断線する問題を回避することにある。この後、メモリセル領域と周辺回路領域の積層膜に対してリソグラフィー法とドライエッチング法を行うことにより、メモリセル領域にビット線を、周辺回路領域にゲート電極を、同時に形成する。
　しかしながら、ＤＲＡＭの微細化が進むにつれて、上記のドライエッチング法では、メモリセル領域に形成するビット線の密集パターンと周辺回路領域に形成するゲート電極の孤立パターンの間でエッチングレートの粗密差が大きくなり、その加工が難しくなっている。すなわち、メモリセル領域の密集パターンよりも、周辺回路領域の孤立パターンの方がエッチングレートが速くなる。また、シリコン窒化膜８０、Ｗ膜７９、シリコン膜７８Ｂ、７８Ａ、３００のエッチングでは、いずれも、六フッ化硫黄 (ＳＦ6)、四フッ化炭素 (ＣＦ4)、トリフルオロメタン (ＣＨＦ3)のガスに由来するフッ素含有プラズマを用いるため、材料間のエッチング選択性を確保することが難しい。従って、メモリセル領域内の積層膜をエッチングしている間に、周辺回路領域のシリコン窒化膜８０、Ｗ膜７９、シリコン膜７８Ａ，３００がエッチングされてしまい、さらに露出したゲート絶縁膜５０１がオーバーエッチングされることとなっていた。ゲート絶縁膜５０１の膜厚は４ｎｍ程度と薄いため、図１８Ｃに示すように、周辺回路領域においてゲート絶縁膜５０１が除去されて露出した半導体基板１００が更に除去される、基板やられＤ２が生じるという問題が発生していた。
　また、周辺回路領域のシリコン膜は第１シリコン膜３００と第２シリコン膜７８Ａの２層の積層膜になっている。このため、第１シリコン膜３００と第２シリコン膜７８Ａの界面には、ドライエッチングを阻害するような介在層Ｄ３ができる場合があった。この場合、ゲート絶縁膜５０１上にシリコン残渣Ｄ１が発生するという問題が発生していた。
  これらの問題は、配線のショートや断線の原因となって電気特性を悪化させ、半導体装置の装置特性を劣化させるものとなっていた。
　一実施形態は、
　半導体基板と、
　第１領域の前記半導体基板上に、不純物を含有する第２シリコン膜と、導体膜と、をこの順に有する第１配線と、
　第２領域の前記半導体基板上に、不純物を含有する第１シリコン膜と、エッチングストップ膜と、不純物を含有する第２シリコン膜と、導体膜とをこの順に有する第２配線と、
　を有する、半導体装置に関する。
　他の実施形態は、
　第２領域の半導体基板上に、不純物を含有する第１シリコン膜と、エッチングストップ膜とをこの順に形成する工程と、
　第１および第２領域の前記半導体基板上に、不純物を含有する第２シリコン膜と、導体膜と、をこの順に形成する工程と、
　前記エッチングストップ膜が露出するまで、前記第１および第２領域の導体膜、前記第２シリコン膜をエッチングすることにより、前記第１領域に前記第２シリコン膜および導体膜を有する第１配線を形成する工程と、
　前記第２領域の前記エッチングストップ膜をエッチングする工程と、
　前記第２領域の前記第１シリコン膜をエッチングすることにより、前記第２領域に、前記第２シリコン膜、導体膜、エッチングストップ膜および第１シリコン膜を有する第２配線を形成する工程と、
　を有する、半導体装置の製造方法に関する。
　装置特性に優れた半導体装置を提供することができる。
本発明の半導体装置の一例の主要部の構成を表す断面図である。 第1実施例の半導体装置を表す平面図である。 第1実施例の半導体装置を表す断面図である。 第1実施例の半導体装置の製造方法を表す図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 第1実施例の半導体装置の製造方法を表す断面図である。 従来技術の半導体装置の問題点を説明する図である。
　本発明者は、上記問題を解決するため、第２領域（例えば、周辺回路領域）に形成する段差補償用の第１シリコン膜と、第２シリコン膜の間にエッチング耐性を有するエッチングストップ膜を設ける構成とした。以下では、一例として、図１を参照して、本発明の構成を説明する。
　図１は本発明の一例の半導体装置の主要部の構成を表す図であり、図１Ａ、図１Ｂおよび１Ｃは周辺回路領域（第２領域）の断面図を表し、それぞれ、図２のＢ－Ｂ’方向の断面に相当する図である。また、図１Ａ、図１Ｂ、図１Ｃはそれぞれ互いに異なる製造段階の周辺回路領域を表しており、図１Ａ、図１Ｂ、図１Ｃの順に工程を実施する。
　具体的には、図１Ａに示すように、半導体基板１００上にゲート絶縁膜５０１を形成する。次に、ゲート絶縁膜５０１上に、第１シリコン膜５０２、エッチングストップ膜５０３、第２シリコン膜５０４、第１導体膜５１２、第２導体膜５１３、およびカバー絶縁膜５１４をこの順に形成する。エッチングストップ膜５０３には、例えば、エッチングガスとして用いた六フッ化硫黄ガス (ＳＦ6)、四フッ化炭素ガス (ＣＦ4)、トリフルオロメタンガス(ＣＨＦ3)等に由来するフッ素含有プラズマによるドライエッチングにおいてエッチング耐性の高い膜を用いる。具体的には、エッチングストップ膜５０３として、窒化チタン（ＴｉＮ）膜の単層膜、チタン（Ｔｉ）膜上にＴｉＮ膜を有する２層の積層膜、Ｔｉ膜／ＴｉＮ膜／Ｔｉ膜からなる３層の積層膜、チタンシリサイド膜上にＴｉＮ膜を有する２層の積層膜、チタンシリサイド膜／ＴｉＮ膜／チタンシリサイド膜からなる３層の積層膜を用いることができる。また、チタンシリサイド膜と窒化チタン膜の代わりに、ニッケルシリサイド膜とニッケル膜を組み合わせて上記構成としても良い。すなわち、エッチングストップ膜５０３は、ニッケルシリサイド膜上にニッケル膜を有する２層の積層膜、または、ニッケルシリサイド膜／ニッケル膜／ニッケルシリサイド膜の３層の積層膜としても良い。これらの材料は、フッ素含有プラズマではドライエッチングされない特性がある。
　図１に示す、上記のエッチングストップ膜５０３を有する構成において、リソグラフィー法によりカバー絶縁膜５１４上にフォトレジスト膜９１を設け、フッ素含有プラズマによるドライエッチング法を行う。これにより、カバー絶縁膜５１４から順次、下方の膜に向かってエッチングを進める。この際、図１Ｂに示すように、周辺回路領域では、エッチングストップ膜５０３は、フッ素含有プラズマを用いたエッチングではエッチング除去されないため、エッチングストップ膜５０３の上面が露出した段階でエッチングが停止する。
　その後、図１Ｃに示すように、例えば、エッチングガスとして用いた塩素ガス（Ｃｌ2）、三塩化ホウ素ガス（ＢＣｌ3）、および四塩化炭素ガス（ＣＣｌ4）等のガスに由来する塩素含有プラズマによるドライエッチング法によりエッチングストップ膜５０３をエッチングして、第１シリコン膜５０２の上面を露出させる。
　続いて、図１Ｂと同様のフッ素含有プラズマによるドライエッチング法を用いて、単層膜となっている第１シリコン膜５０２をエッチングすることにより、ゲート絶縁膜５０１上でエッチングを停止することができる。
　また、エッチングレートが遅いメモリセル領域では、周辺回路領域のエッチングストップ膜５０３でエッチングが停止している間に、半導体基板１００上の積層膜を充分にオーバーエッチングできるので、エッチング不足になることはない。また、メモリセル領域では、オーバーエッチングが起こっても装置特性に悪影響を及ぼすことはない。
　以上のように、本発明の半導体装置の製造方法の一例によれば、第２領域（周辺回路領域）を構成するトランジスタのゲート電極を、ゲート絶縁膜上に形成される第１シリコン膜と、エッチングストップ膜と、第２シリコン膜の積層膜で構成している。従って、ゲート電極用の積層膜を上層から順次、下層に向かってエッチングを進めた場合であっても、エッチングストップ膜でエッチングが停止し、第１シリコン膜が連続してエッチングされるといったことがない。この結果、エッチングストップ膜をエッチングした後、第１シリコン膜を単層膜として独立してエッチングすることができるので、周辺回路領域（第２領域）において、ゲート絶縁膜および最終的には半導体基板を過剰にエッチングする問題を回避することができる。
　また、第１と第２ポリシリコン膜の間にはエッチングストップ膜が存在するため、第１と第２ポリシリコン膜の界面が存在しない。従って、第１と第２ポリシリコン膜の界面にドライエッチングを阻害する介在層が発生し、シリコン残渣が発生するという問題を防止できる。
　更に、仮に、第２シリコン膜上に第３シリコン膜を形成し、第２と第３シリコン膜との積層状態が生じたとしても、エッチングストッパーとなるエッチングストップ膜が第２シリコン膜の下層に形成されている。従って、第２と第３シリコン膜を充分にオーバーエッチングすることができ、これらの膜のエッチング残りが生じる問題も回避することができる。
　以下に、本発明を適用した実施例について図面を参照して説明する。この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、この具体例に何ら限定されるものではない。また、同一部材には同一符号を付し、説明を省略又は簡略化する。同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的なものであり、各図における長さ、幅、及び厚みの比率等は実際のものと同じとは限らず、各図における長さ、幅、厚みの比率、およびハッチング等は互いに一致していない場合がある。以下の実施例では、具体的に示した材料や寸法等の条件は例示に過ぎない。
　なお、下記実施例では、特許請求の範囲に記載の「第１領域」および「第２領域」はそれぞれ、メモリセル領域および周辺回路領域に相当する。
特許請求の範囲に記載の「第１配線」および「第２配線」はそれぞれ、ビット線５００Ａおよび第３ゲート電極５００Ｂに相当する。
　（第１実施例）
　以下、図２および３を用いて、本実施例の半導体装置について説明する。図２は、本実施例の半導体装置であるＤＲＡＭのレイアウトの一例を模式的に示す平面図である。図３Ａは、図２におけるＡ－Ａ’線の断面図である。Ａ－Ａ’線は、折れ線断面図となっており、図の左側がビット線コンタクトプラグ５１１を含まない断面であり、右側がビット線コンタクトプラグ５１１を含む断面となっている。図３Ｂは、周辺回路領域のＢ－Ｂ’断面を示している。
　まず、図２の平面図を参照して、本実施例の半導体装置の主要部分の配置について説明する。半導体装置１は、半導体基板１００上にメモリセル領域（第１領域）２と、その周囲に配置された周辺回路領域（第２領域）３を有する、ＤＲＡＭを構成している。なお、図２の平面図では、図面を見やすくするために、ビット線（第１配線）５００Ａよりも上方に形成される層間絶縁膜やキャパシタを省略している。本実施例では、半導体基板１００をｐ型のシリコン単結晶として説明するが、これに限るものではなく、ｎ型のシリコン単結晶やＴＦＴシリコン基板などであっても良い。
　メモリセル領域２は、Ｘ方向（第２方向）に傾斜するＸ’方向（第３方向）に延在する第１素子分離領域２００Ａと、Ｘ方向に垂直な方向となるＹ方向（第１方向）に延在する第２素子分離領域２００ＢによってＸ’方向に分離される半導体基板１００からなる島状の活性領域１０１を有している。なお、図２では、活性領域１０１はＸ’方向に長辺を有する平行四辺形で示されているが、活性領域１０１の形状はこれに限るものではなく、平行四辺形の４つの角が丸まった長楕円形であっても良い。さらに、活性領域１０１は等ピッチ間隔でＸ’方向及びＹ方向に繰り返し配置される構成となっている。Ｙ方向に隣接する活性領域１０１の間隔は特に制限されない。活性領域１０１のＹ方向の幅と同じとすることもでき、それより小さい寸法としても良い。
　複数の第１素子分離領域２００Ａおよび複数の活性領域１０１に跨って、Ｙ方向に直線で延在する複数の第１ワードトレンチ３１０が配置されている。第１ワードトレンチ３１０のＹ方向の終端は周辺回路領域３を構成する素子分離領域２００内に位置している。第１ワードトレンチ３１０の底面に接している各々の活性領域１０１には後述の下部拡散層が設けられ、ビット線コンタクト接続領域７となっている。Ｙ方向に延在する第１ワードトレンチ３１０のＸ方向に対向する側面を第１側面３１０ａおよび第２側面３１０ｂとする。第１側面３１０ａには、第１ゲート絶縁膜を介してＹ方向に延在する第１埋め込みワード線３００Ａが配置される。また、第２側面３１０ｂには、第１ゲート絶縁膜を介してＹ方向に延在する第２埋め込みワード線３００Ｂが配置されている。すなわち、本実施例の半導体装置１は、一つの活性領域１０１内に、Ｙ方向に縦断する一つの第１ワードトレンチ３１０が配置され、一つの第１第１ワードトレンチ３１０内でＸ方向に対向する側面にそれぞれ配線が配置される構成となっている。なお、第１埋め込みワード線３００Ａは、後述するように、対応するトランジスタのゲート電極として機能するものであり、第１セルゲート電極を含んでいる。同様に、第２埋め込みワード線３００Ｂは、第２セルゲート電極を含んでいる。
　第１埋め込みワード線３００Ａと第２埋め込みワード線３００Ｂで挟まれ、第１ワードトレンチ３１０の底面となる活性領域１０１は、ビット線コンタクト接続領域７となっている。各々のビット線コンタクト接続領域７にはビット線コンタクトプラグ５１１が配置されている。Ｘ方向に配列する複数のビット線コンタクトプラグ５１１を接続するように、Ｘ方向（第２方向）に直線で延在するビット線５００Ａが配置されている。
　第１ワードトレンチ３１０の側面に位置する第１埋め込みワード線３００Ａに、第１ゲート絶縁膜を介して隣接する活性領域１０１は、第１容量コンタクト接続領域８Ａとなる。第１容量コンタクト接続領域８Ａの上面を含む上部には後述の第１上部拡散層が設けられる。第１容量コンタクト接続領域８Ａを含み、Ｙ方向に隣り合うビット線５００Ａの間に第１容量コンタクトプラグ７００Ａが配置される。また、同様に第２埋め込みワード線３００Ｂに隣接する活性領域１０１は、第２容量コンタクト接続領域８Ｂとなる。第２容量コンタクト接続領域８Ｂの上面を含む上部には、後述の第２上部拡散層が設けられる。第２容量コンタクト接続領域８Ｂを含み、Ｙ方向に隣り合うビット線５００Ａの間に第２容量コンタクトプラグ７００Ｂが配置される。上記第１容量コンタクト接続領域８Ａは、後述するが、Ｙ方向に対向する二つの側面に第１素子分離領域２００Ａが接し、Ｘ方向に対向する一側面に第２素子分離領域２００Ｂが接し、他の側面（第１側面３１０ａ）に第１ゲート絶縁膜が接する第１シリコンピラー（第１半導体ピラー）を構成する。同様に、第２容量コンタクト接続領域８Ｂは、第２シリコンピラー（第２半導体ピラー）を構成する。
　上記、第１上部拡散層と、第１ゲート絶縁膜と、第１埋め込みワード線３００Ａと、下部拡散層１０３（図２には示していない）によって、第１ワードトレンチ３１０の第１側面３１０ａをチャネルとする第１縦型セルトランジスタ４Ａが構成される。また、第２上部拡散層と、第１ゲート絶縁膜と、第２埋め込みワード線３００Ｂと、下部拡散層１０３によって、第１ワードトレンチ３１０の第２側面３１０ｂをチャネルとする第２縦型セルトランジスタ４Ｂが構成される。下部拡散層１０３は二つの縦型セルトランジスタ４Ａ、４Ｂに共有される構成となっている。
　次に、周辺回路領域３について説明する。メモリセル領域２のＸ方向に隣接して配置された周辺回路領域３において、素子分離領域２００によって囲まれる複数の周辺回路活性領域１０５が配置されている。なお、周辺回路活性領域１０５の形状、数および配置については、図２に示されたものに限定されない。周辺回路活性領域１０５のＸ方向の中心直上に第２ゲート絶縁膜を介して第３ゲート電極（第２配線）５００Ｂが配置されている。図２では、Ｙ方向に複数配置された周辺回路活性領域１０５の中心を縦断するように、第３ゲート電極５００ＢがＹ方向に延在しているが、第３ゲート電極５００Ｂの配置は必ずしもこのようになっている必要は無い。第３ゲート電極５００Ｂに対して、Ｘ方向に隣接する周辺回路活性領域１０５には、ソース／ドレイン拡散層１０２が設けられ、周辺トランジスタのコンタクトプラグ７５０ｃを介して、上層に配置される周辺回路配線７７０（図示せず）と電気的に接続している。第３ゲート電極５００Ｂと、二つのソース／ドレイン拡散層１０２と、第２ゲート絶縁膜と、で周辺回路トランジスタ５を構成している。
　次に、図３Ａの断面図を参照する。Ｘ’方向に延在し、Ｙ方向に整列して配置された複数の活性領域１０１および複数の第１素子分離領域２００Ａに跨ってＹ方向に縦断する第１ワードトレンチ３１０が設けられている。第１ワードトレンチ３１０は、第１側面３１０ａ、底面３１０ｃ、第２側面３１０ｂを有している。第１側面３１０ａには、第１ゲート絶縁膜３１１を介して第１セルゲート電極３１２Ａが配置される。底面３１０ｃを構成する活性領域１０１には底面３１０ｃの中央部にＹ方向の全体に渡って下部拡散層１０３が設けられている。下部拡散層１０３は、その底部が第２素子分離領域２００Ｂの深さより浅く形成されている。第２側面３１０ｂには、第１ゲート絶縁膜３１１を介して第２セルゲート電極３１２Ｂが配置されている。
　第１ゲート絶縁膜３１１を介して第１セルゲート電極３１２Ａに対向する活性領域１０１は、第１容量コンタクト接続領域８Ａとなり、前述のように第１半導体ピラーを構成する。第１半導体ピラーの上面を含む上部には第１上部拡散層１０４Ａが設けられている。一方、第１ゲート絶縁膜３１１を介して第２セルゲート電極３１２Ｂに対向する活性領域１０１は、第２容量コンタクト接続領域８Ｂとなり、第２半導体ピラーを構成する。第２半導体ピラーの上面を含む上部には第２上部拡散層１０４Ｂが設けられている。第１上部拡散層１０４Ａと、第１ゲート絶縁膜３１１と、第１埋め込みワード線３００Ａからなる第１セルゲート電極３１２Ａと、下部拡散層１０３とで第１縦型セルトランジスタが構成される。また、第２上部拡散層１０４Ｂと、第１ゲート絶縁膜３１１と、第２埋め込みワード線３００Ｂからなる第２セルゲート電極３１２Ｂと、下部拡散層１０３とで第２縦型セルトランジスタが構成される。第１セルゲート電極３１２Ａ、および第２セルゲート電極３１２Ｂの上面に接してキャップ絶縁膜３１４が配置されている。第１上部拡散層１０４Ａおよび第２上部拡散層１０４Ｂは、各々ソース／ドレインの一方となり、二つのトランジスタに共有される下部拡散層１０３はソース／ドレインの他の一方となる。第１ワードトレンチ３１０の底面３１０ｃには、ｎ型不純物濃度が１×１０20～１×１０21（ａｔｏｍｓ／ｃｍ3）となる下部拡散層１０３が接している。
　図２に示したＹ方向に延在する第１ワードトレンチ３１０内に、第１埋め込みワード線３００Ａ、第２埋め込みワード線３００Ｂを配置することにより、Ｙ方向に延在する新たな第２ワードトレンチ３１６が構成される。第２ワードトレンチ３１６には、第２ワードトレンチ３１６のＹ方向に延在するサイドウォール絶縁膜３１５を貫通して、下部拡散層１０３に接続されるビット線コンタクトプラグ５１１が形成される。なお、図２において、第２ワードトレンチ３１６内に設けられＹ方向に隣接する複数のビット線コンタクトプラグ５１１の間の空間は第一層間絶縁膜４００により埋設された構成となっている。
　半導体基板１００の上面には、キャップ絶縁膜３１４の上面およびビット線コンタクトプラグ５１１の上面と面一となる上面を有するパッド絶縁膜３０１と第一層間絶縁膜４００の積層膜が設けられている。パッド絶縁膜３０１は、後述する周辺回路領域３の第２ゲート絶縁膜５０１と同じものである。キャップ絶縁膜３１４の上面および第一層間絶縁膜４００の上面には複数のビット線コンタクトプラグ５１１に接続してＸ方向に延在する（図１Ａ参照）ビット線（第１配線）５００Ａが設けられている。ビット線５００Ａは、第１導体膜５１２と第２導体膜５１３の積層構造となっている。ビット線５００Ａの上面にはカバー絶縁膜５１４が設けられ、ビット線５００Ａおよびカバー絶縁膜５１４の側面を覆うようにサイドウォール絶縁膜５１５が設けられている。サイドウォール絶縁膜５１５を覆うように全面に第二層間絶縁膜６００が配置されている。
　第二層間絶縁膜６００を貫通して、容量コンタクトホール７１０が開口され、容量コンタクトホール７１０の底には、第１上部拡散層１０４Ａと第２上部拡散層１０４Ｂが露出ている（以降、第１上部拡散層１０４Ａと第２上部拡散層１０４Ｂをあわせて上部拡散層１０４と記述する）。容量コンタクトホール７１０の内部には、コンタクトプラグ７１２が配置され、上部拡散層１０４の上面に接続している。容量コンタクトプラグ７１２の上面を含む半導体基板１００の全面に、第三層間絶縁膜７９０およびストッパー膜７８０が配置される。容量コンタクトプラグ７１２の上面には、第三層間絶縁膜７９０およびストッパー膜７８０を貫通する容量下部電極８１１が接続される。容量下部電極８１１を覆うように容量絶縁膜８１２および容量上部電極８１３が設けられ、シリンダ型のキャパシタ８００を構成している。
　次に、図３Ｂを参照する。図３Ｂは、図２に示した周辺回路領域３のＢ－Ｂ’断面を示している。素子分離領域２００で囲まれた周辺回路活性領域１０５の中心部分の直上に、シリコン酸化膜または高誘電率膜、あるいはシリコン酸化膜と高誘電率膜の積層膜からなる第２ゲート絶縁膜５０１と、第１シリコン膜５０２とエッチングストップ膜５０３と第２シリコン膜５０４と第１導体膜５１２および第２導体膜５１３と、が順に積層された、第３ゲート電極（第２配線）５００Ｂが設けられる。第３ゲート電極５００Ｂ上には、カバー絶縁膜５１４が設けられている。第１導体膜５１２および第２導体膜５１３からなる積層膜の最上面の半導体基板表面に垂直な方向の位置が、メモリセル領域２の第１導体膜５１２および第２導体膜５１３からなる積層膜の最上面の半導体基板表面に垂直な方向の位置と同じとなるように、第１シリコン膜５０２とエッチングストップ膜５０３と第２シリコン膜５０４の合計膜厚で調整されている。従来技術では、周辺回路領域において、金属膜７９とゲート絶縁膜５０１の間には第1シリコン膜３００と第２シリコン膜７８Ａのみが配置されていたが、本実施例では第１シリコン膜５０２とエッチングストップ膜５０３と第２シリコン膜５０４の３層構造で構成する。第３ゲート電極５００Ｂの側面を覆うようにサイドウォール絶縁膜５１５が設けられ、さらに第二層間絶縁膜６００が設けられている。周辺コンタクト接続領域となる周辺回路活性領域１０５の上面には、第二層間絶縁膜６００、サイドウォール絶縁膜５１５および第２ゲート絶縁膜５０１を貫通してコンタクトプラグ７５０ｃが接続されている。コンタクトプラグ７５０ｃの上面に接続されるように周辺配線７７０が配置されている。周辺配線７７０を覆うように、第三層間絶縁膜７９０ならびにストッパー膜７８０が設けられている。
　メモリセル領域２ではキャパシタ８００を覆うように、周辺回路領域３ではストッパー膜７８０と第三層間絶縁膜７９０を覆うように、第四層間絶縁膜９００が設けられる。次に、メモリセル領域２では第四層間絶縁膜９００を貫通して上部電極８１３に接続し、周辺回路領域３では第四層間絶縁膜９００とストッパー膜７８０と第三層間絶縁膜７９０を貫通して周辺配線７７０に接続する配線コンタクト９１０が設けられる。メモリセル領域２および周辺回路領域３ではそれぞれ、配線コンタクト９１０に接続されるように配線９２０が設けられ、第四層間絶縁膜９００上には更に保護絶縁膜９３０が設けられている。
　次に、上記、本実施例の半導体装置の製造方法について図２～図１７を用いて説明する。なお、図４Ａは図２に示した平面図に相当する図、図４Ｂは図３Ａに示したＡ－Ａ’断面図に相当する図、図４Ｃは図３Ｂに示したＢ－Ｂ’断面図に相当する図である。また、図５～１７において、Ａ図は図３Ａに示したＡ－Ａ’断面図に相当する図、Ｂ図は図３Ｂに示したＢ－Ｂ’断面図に相当する図である。
　先ず、図４Ａ、４Ｂ、４Ｃを参照する。公知のＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）形成法を用いて、ｐ型の単結晶シリコンからなる半導体基板１００上に素子分離領域を形成する。具体的には、メモリセル領域２には第１素子分離領域２００Ａおよび第２素子分離領域２００Ｂが形成され、周辺回路領域３には素子分離領域２００が形成される。これにより、メモリセル領域２および周辺回路領域３の各々に、半導体基板１００からなる複数の活性領域１０１が形成される。次に、リソグラフィー法により、周辺回路領域３をフォトレジストマスク（図示せず）で覆い、メモリセル領域２内の活性領域１０１上面近傍にイオン注入法を用いてｎ型不純物拡散層１０４を形成する。ｎ型不純物拡散層１０４は、後の工程で縦型トランジスタの上部拡散層となる領域である。
　次に、図５Ａ、図５Ｂに示すように、半導体基板１００の全面に、酸化膜である第２ゲート絶縁膜５０１、第１ポリシリコン膜５０２、チタン（Ｔｉ）膜／窒化チタン（ＴｉＮ）膜／チタン（Ｔｉ）膜の複合膜であるエッチングストップ膜５０３、第２ポリシリコン膜５０４の順に成膜する。ここで、第２ゲート絶縁膜５０１は、メモリセル領域２ではマット絶縁膜３０１と称する。また、本実施例では、第２ゲート絶縁膜５０１（マット絶縁膜３０１）を５ｎｍ程度の厚さの酸化膜として説明しているが、酸化シリコンよりも高い誘電率を有する高誘電率絶縁膜（Ｈｉｇｈ－Ｋ膜）、および、シリコン酸化膜とＨｉｈｇ－Ｋ膜の複合膜であってもかまわない。第１ポリシリコン膜５０２、エッチングストップ膜５０３、第２ポリシリコン膜５０４の厚さの合計が後述する第一層間絶縁膜の厚さと等しくなるように調整する。本実施例では、後述する第一層間絶縁膜の厚さを２０ｎｍ、第１ポリシリコン膜５０２の厚さを１０ｎｍ、エッチングストップ膜５０３の厚さを５ｎｍ（チタン膜／窒化チタン膜／チタン膜＝１ｎｍ／３ｎｍ／１ｎｍ）、第２ポリシリコン膜５０４の厚さを５ｎｍとしている。
　次に、図６Ａ、図６Ｂに示すように、メモリセル領域２の第１ポリシリコン膜５０２、エッチングストップ膜５０３、第２ポリシリコン膜５０４を、リソグラフィー法とドライエッチング法により除去する。
　次に、図７Ａ、図７Ｂに示すように、半導体基板１００の全面に、マスク膜３０２を形成する。マスク膜３０２は非晶質カーボン膜などを含み最上層にフォトレジストを有する多層膜となっている。
　次に、図８Ａ、図８Ｂに示すように、公知の方法により、例えば深さ１５０ｎｍの第１ワードトレンチ３１０を形成し、その底部３１０ｃに接する活性領域１０１内に、下部拡散層１０３と、その第１側面３１０ａに第１ゲート絶縁膜３１１と、メタルワードライン３１２と、キャップ絶縁膜３１４と、サイドウォール絶縁膜３１５と、からなる第１埋め込みワードライン３００Ａ（図２参照）、第２側面３１０ｂに同じ構成の第２埋め込みワードライン３００Ｂ（図２参照）を形成し、残った第２ワードトレンチ３１６部分に、ＢＡＲＣ９７を埋設する。
　次に、図９Ａ、図９Ｂに示すように、マスク膜３０２をアッシング等により除去する。このとき、第２ワードトレンチ３１６部分に埋設されていたＢＡＲＣ９７も一緒に除去する。
　次に、図１０Ａ、図１０Ｂに示すように、残った第１ワードトレンチ３１０部分を含む半導体基板１００の全面に、残った第１ワードトレンチ３１０部分を埋設し、メモリセル領域２ではマット酸化膜３０１上に、周辺回路領域３では第２ポリシリコン膜５０４上に、２０ｎｍ程度の第一層間絶縁膜４００を成膜する。
　次に、図１１Ａ、図１１Ｂに示すように、リソグラフィー法とドライエッチング法により、周辺回路領域３の第一層間絶縁膜４００を除去する。これにより、メモリセル領域２の第一層間絶縁膜４００の上面と周辺回路領域３の第２ポリシリコン膜５０４の上面が面一となる。
　次に、図１２Ａ、図１２Ｂに示すように、公知の方法で、ビットコンタクトホール５１０を形成する。ビットコンタクトホール５１０の底面には、下部拡散層１０３が露出する。
　次に、図１３Ａ、図１３Ｂに示すように、ビットコンタクトホール５１０を埋設するように、半導体基板１００上の全面に、第１導体膜５１２、第２導体膜５１３、カバー絶縁膜５１４を順に成膜する。ビットコンタクトホール５１０内に埋設された第１導体膜５１２は、ビットコンタクトプラグ５１１を構成する。ここでは、第１導体膜５１２は、１×１０20～１×１０21（ａｔｏｍｓ／ｃｍ3）のｎ型不純物を含有するシリコン膜で形成することができる。また、後述するように、より低抵抗の金属膜で形成することもできる。第２導体膜５１３は、下から順に、チタンシリサイドなどの金属シリサイド膜、窒化チタンなどの金属窒化膜、タングステンシリサイド膜、タングステン膜からなる積層金属で形成することができる。少なくともタングステン膜はスパッタ法を用いて形成する。また、カバー絶縁膜５１４はＣＶＤ法により形成されるシリコン窒化膜で構成される。
　上記のように、本実施例では、ビットコンタクトプラグ５１１を含む第１導体膜５１２をシリコン膜で形成し、第２導体膜５１３を金属膜で形成する例を示した。しかし、ビットコンタクトプラグ５１１の材料はこれに限るものではなく、ビットコンタクトプラグ５１１も金属膜で形成することもできる。
　次に、図１４Ａ、図１４Ｂに示すように、リソグラフィー法により、メモリセル領域２および周辺回路領域３のカバー絶縁膜５１４上にフォトレジストパターン９１を形成する。フォトレジストパターン９１をマスクに用いたドライエッチング法により、メモリセル領域２に位置するカバー絶縁膜５１４、第２導体膜５１３、第１導体膜５１２、周辺回路領域に位置するカバー絶縁膜５１４、第２導体膜５１３、第１導体膜５１２、第２ポリシリコン膜５０４を順次、エッチングする。ここで、ドライエッチングでは、Ｔｉ／ＴｉＮ／Ｔｉをエッチングストップ膜として、言い換えれば、Ｔｉ／ＴｉＮ／Ｔｉに対するポリシリコンの選択比が高い条件でエッチングを行う。具体的には、六フッ化硫黄ガス (ＳＦ6)、四フッ化炭素ガス (ＣＦ4)、トリフルオロメタンガス (ＣＨＦ3)などのガスに由来するフッ素含有プラズマを用いた反応性イオンエッチングを行う。
　本実施例では、図１３Ａ、図１３Ｂの工程で、周辺回路領域に、第１ポリシリコン膜５０２、エッチングストップ膜５０３、および第２ポリシリコン膜５０４の積層膜を形成する。従って、第２ポリシリコン膜５０４のエッチングを進めた場合であっても、エッチングストップ膜５０３でエッチングが停止し、第１シリコン膜５０２が連続してエッチングされるといったことがない。この結果、エッチングストップ膜５０３をエッチングした後、第１シリコン膜５０２を単層膜として独立してエッチングすることができるので、第２ゲート絶縁膜５０１および最終的には半導体基板１００を過剰にエッチングする問題を回避することができる。すなわち、本実施例では、微細化により、メモリセル領域２と周辺回路領域３の積層膜のエッチングレート差が生じても、エッチングストップ膜５０３によるエッチングの遅延により、エッチングレート差を吸収することができる。このため、第２ゲート絶縁膜５０１のエッチングのつきぬけが発生せず、基板やられが起こりにくくなる。
　次に、図１５Ａ，図１５Ｂに示すように、エッチングストップ膜５０３（Ｔｉ／ＴｉＮ／Ｔｉ）をエッチングする。この際、エッチングストップ膜５０３のエッチング条件は、塩素ガス（Ｃｌ2）、三塩化ホウ素ガス（ＢＣｌ3）、四塩化炭素ガス（ＣＣｌ4）等の塩素系ガスを用いたプラズマエッチングとする。リソグラフィー法とポリシリコン膜のドライエッチング法により、周辺回路領域３に位置する第１ポリシリコン膜５０２をエッチングする。第１ポリシリコン膜５０２のエッチング条件は、図１４Ａおよび１４Ｂの第２ポリシリコン膜５０４のエッチング条件と同様の条件とすることができる。
　ここで、本実施例では、第１ポリシリコン膜５０２と第２ポリシリコン膜５０４間に位置する界面が存在しない。このため、第１ポリシリコン膜５０２と第２ポリシリコン膜５０４の界面にエッチングを阻害する介在層が発生して、ポリシリコン膜のエッチング残渣が発生するという問題を防止できる。
　これにより、メモリセル領域にはビットコンタクトプラグ５１１の上面に接続されＸ方向に直線で延在するビット線５００Ａが形成される。また、周辺回路領域３には、第２ゲート絶縁膜５０１の上面に形成された第２導体膜５１３、第１導体膜５１２、第２ポリシリコン膜５０４、エッチングストップ膜５０３、第１ポリシリコン膜５０２からなるポリメタル構造の第３ゲート電極５００Ｂが形成される。
　次に、リソグラフィー法により、フォトレジストでメモリセル領域２を保護した後、イオン注入法を用いて、ｎ型不純物、例えば、リン・砒素を、第２ゲート絶縁膜５０１を通して注入し、周辺回路領域のソース／ドレイン拡散層１０２を形成する。
　次に、図１６Ａ、図１６Ｂに示すように、メモリセル領域２のビット線５００Ａとその上のカバー絶縁膜５１４、および周辺回路領域３の第３ゲート電極５００Ｂとその上のカバー絶縁膜５１４を覆うように、半導体基板１００上の全面に、１０ｎｍ程度の厚さのシリコン窒化膜を成膜する。さらに、エッチバックによりビット線５００Ａその上のカバー絶縁膜５１４、および第３ゲート電極５００Ｂその上のカバー絶縁膜５１４の側面だけに残して、サイドウォール絶縁膜５１５を形成する。
　次に、図１７Ａ、図１７Ｂに示すように、ビット線５００Ａとその上のカバー絶縁膜５１４、および第３ゲート電極５００Ｂとその上のカバー絶縁膜５１４、からなる凸部を埋設するように、ポリシラザンを含有する塗布膜を全面に成膜する。その後、酸化性雰囲気で熱処理することによりポリシラザンをシリコン酸化膜に改質させ第二層間絶縁膜６００を形成する。次に、ＣＭＰ法により、第二層間絶縁膜６００の表面を平坦化する。
　次に、図３Ａ、図３Ｂに示すように、公知の方法により、メモリセル領域の容量コンタクトプラグ７００、コンタクトプラグ７５０ｃを形成する工程と、周辺配線７７０を形成する工程と、ストッパー膜７８０および第三層間絶縁酸化膜７９０を形成する工程と、キャパシタ８００の形成工程と、第四層間絶縁酸化膜９００を形成する工程と、配線コンタクトプラグ９１０および配線９２０を形成する工程と、保護絶縁膜９３０を形成する工程と、を経て、図２～図３に示した本実施例の半導体装置１を形成することができる。
１　半導体装置
２　メモリセル領域
３　周辺回路領域
４Ａ、４Ｂ　縦型セルトランジスタ
５　周辺回路トランジスタ
７　ビット線接続領域
８Ａ　第１容量コンタクト接続領域
８Ｂ　第２容量コンタクト接続領域
７５　層間絶縁膜
７８Ａ、７８Ｂ　シリコン膜
７９　タングステン膜
８０　シリコン窒化膜
９１　フォトレジスト
１００　半導体基板
１０１　活性領域
１０２　ソース／ドレイン拡散層
１０３　下部拡散層
１０４　上部拡散層
１０４Ａ　第１上部拡散層
１０４Ｂ　第２上部拡散層
１０５　活性領域
２００　素子分離領域
２００Ａ　第１素子分離領域
２００Ｂ　第２素子分離領域
３００　埋め込みワード線
３００Ａ　第１埋め込みワード線
３００Ｂ　第２埋め込みワード線
３０１　マット絶縁膜
３０２　マスク絶縁膜
３１０　第１ワードトレンチ
３１０ａ　第１側面
３１０ｂ　第２側面
３１０ｃ　底部
３１１　第１ゲート絶縁膜
３１２　メタルワードライン
３１２Ａ　第１セルゲート電極
３１２Ｂ　第２セルゲート電極
３１４　キャップ絶縁膜
３１５　サイドウォール絶縁膜
３１６　第２ワードトレンチ
４００　第一層間絶縁膜
５００Ａ　ビット線
５００Ｂ　第３ゲート電極
５０１　第２ゲート絶縁膜
５０２　第１ポリシリコン膜
５０３　エッチングストップ膜
５０４　第２ポリシリコン膜
５１０　ビットコンタクトホール
５１１　ビット線コンタクトプラグ
５１２　第１導体膜
５１３　第２導体膜
５１４　カバー絶縁膜
５１５　サイドウォール絶縁膜
６００　第二層間絶縁膜
７００Ａ、７００Ｂ　容量コンタクトプラグ
７１０　容量コンタクトホール
７１１　保護絶縁膜
７１２　容量コンタクトプラグ
７５０ｃ　コンタクトプラグ
７７０　周辺配線
７８０　ストッパー膜
７９０　第三層間絶縁膜
８００　キャパシタ
８１１　下部電極
８１２　容量絶縁膜
８１３　上部電極
９００　第四層間絶縁膜
９１０　配線コンタクト
９２０　配線
９３０　保護絶縁膜

Claims (20)

  1. 　半導体基板と、
    　第１領域の前記半導体基板上に、不純物を含有する第２シリコン膜と、導体膜と、をこの順に有する第１配線と、
    　第２領域の前記半導体基板上に、不純物を含有する第１シリコン膜と、エッチングストップ膜と、不純物を含有する第２シリコン膜と、導体膜とをこの順に有する第２配線と、
    　を有する、半導体装置。
  2. 　前記エッチングストップ膜は、下記（ａ）～（ｇ）から選択される何れか一つの膜である、請求項１に記載の半導体装置。
    （ａ）窒化チタン膜の単層膜、
    （ｂ）チタン膜と、前記チタン膜上の窒化チタン膜の積層膜、
    （ｃ）チタン膜と、前記チタン膜上の窒化チタン膜と、前記窒化チタン膜上のチタン膜の積層膜、
    （ｄ）チタンシリサイド膜と、前記チタンシリサイド膜上の窒化チタン膜の積層膜、
    （ｅ）チタンシリサイド膜と、前記チタンシリサイド膜上の窒化チタン膜と、前記窒化チタン膜上のチタンシリサイド膜の積層膜、
    （ｆ）ニッケルシリサイド膜と、前記ニッケルシリサイド膜上のニッケル膜の積層膜、
    （ｇ）ニッケルシリサイド膜と、前記ニッケルシリサイド膜上のニッケル膜と、前記ニッケル膜上のニッケルシリサイド膜の積層膜。
  3. 前記導体膜は、
    　前記第２シリコン膜上に設けられた第１導体膜と、
    　前記第１導体膜上に設けられた第２導体膜と、
    　を有する、請求項１または２に記載の半導体装置。
  4. 　前記第１導体膜は、不純物を含有するシリコン膜である、請求項３に記載の半導体装置。
  5. 　前記第２導体膜は、チタンシリサイド膜、タングステンシリサイド膜、窒化チタン膜、およびタングステン膜からなる群から選択された少なくとも一種の膜からなる、請求項３または４に記載の半導体装置。
  6. 前記第１領域は、
    　活性領域と、
    　前記活性領域の延在方向と交差する方向に前記活性領域内を横切るトレンチの互いに対向する２つの内壁側面上に形成された第１ゲート絶縁膜と、
    　前記第１ゲート絶縁膜を間に介して一方の前記内壁側面上に形成された第１ゲート電極と、
    　前記第１ゲート絶縁膜を間に介して他方の前記内壁側面上に形成された第２ゲート電極と、
    　前記トレンチの底部の下に位置する活性領域内に設けられた下部拡散層と、
    　前記下部拡散層に接続されるように、前記トレンチ内の第１と第２ゲート電極の間に設けられたビット線コンタクトプラグと、
    　前記活性領域において前記トレンチを挟んだ両側に設けられた２つの上部拡散層と、
    　を有する、請求項１～５の何れか１項に記載の半導体装置。
  7. 前記第１配線は、
    　前記ビット線コンタクトプラグに接続されたビット線である、請求項６に記載の半導体装置。
  8. 前記第１領域は更に、
    　前記上部拡散層に電気的に接続されたキャパシタを有する、請求項６または７に記載の半導体装置。
  9. 前記第２領域は、
    　前記半導体基板上に設けられた第２ゲート絶縁膜と、
    　前記第２配線として前記第２ゲート絶縁膜上に設けられた第３ゲート電極と、
    　を有するプレナー型のトランジスタを備える、請求項１～８の何れか１項に記載の半導体装置。
  10. 　第２領域の半導体基板上に、不純物を含有する第１シリコン膜と、エッチングストップ膜とをこの順に形成する工程と、
    　第１および第２領域の前記半導体基板上に、不純物を含有する第２シリコン膜と、導体膜と、をこの順に形成する工程と、
    　前記エッチングストップ膜が露出するまで、前記第１および第２領域の導体膜、前記第２シリコン膜をエッチングすることにより、前記第１領域に前記第２シリコン膜および導体膜を有する第１配線を形成する工程と、
    　前記第２領域の前記エッチングストップ膜をエッチングする工程と、
    　前記第２領域の前記第１シリコン膜をエッチングすることにより、前記第２領域に、前記第２シリコン膜、導体膜、エッチングストップ膜および第１シリコン膜を有する第２配線を形成する工程と、
    　を有する、半導体装置の製造方法。
  11. 前記第１配線を形成する工程および第２配線を形成する工程では、
    　六フッ化硫黄ガス (ＳＦ6)、四フッ化炭素ガス (ＣＦ4)、およびトリフルオロメタンガス (ＣＨＦ3)からなる群から選択されたガスを用いた前記エッチングを行う、請求項１０に記載の半導体装置の製造方法。
  12. 前記エッチングストップ膜をエッチングする工程では、
    　塩素ガス（Ｃｌ2）、三塩化ホウ素ガス（ＢＣｌ3）、および四塩化炭素ガス（ＣＣｌ4）からなる群から選択されたガスを用いた前記エッチングを行う、請求項１０または１１に記載の半導体装置の製造方法。
  13. 　前記エッチングストップ膜は、下記（ａ）～（ｇ）から選択される何れか一つの膜である、請求項１０～１２の何れか１項に記載の半導体装置の製造方法。
    （ａ）窒化チタン膜の単層膜、
    （ｂ）チタン膜と、前記チタン膜上の窒化チタン膜の積層膜、
    （ｃ）チタン膜と、前記チタン膜上の窒化チタン膜と、前記窒化チタン膜上のチタン膜の積層膜、
    （ｄ）チタンシリサイド膜と、前記チタンシリサイド膜上の窒化チタン膜の積層膜、
    （ｅ）チタンシリサイド膜と、前記チタンシリサイド膜上の窒化チタン膜と、前記窒化チタン膜上のチタンシリサイド膜の積層膜、
    （ｆ）ニッケルシリサイド膜と、前記ニッケルシリサイド膜上のニッケル膜の積層膜、
    （ｇ）ニッケルシリサイド膜と、前記ニッケルシリサイド膜上のニッケル膜と、前記ニッケル膜上のニッケルシリサイド膜の積層膜。
  14. 前記導体膜は、
    　前記第２シリコン膜上に設けられた第１導体膜と、
    　前記第１導体膜上に設けられた第２導体膜と、
    　を有する、請求項１０～１３の何れか１項に記載の半導体装置の製造方法。
  15. 　前記第１導体膜は、不純物を含有するシリコン膜である、請求項１４に記載の半導体装置の製造方法。
  16. 　前記第２導体膜は、チタンシリサイド膜、タングステンシリサイド膜、窒化チタン膜、およびタングステン膜からなる群から選択された少なくとも一種の膜からなる、請求項１４または１５に記載の半導体装置の製造方法。
  17. 前記第１シリコン膜およびエッチングストップ膜を形成する工程の前に更に、
    　前記第１領域の活性領域の延在方向と交差する方向に前記活性領域内を横切るトレンチを形成する工程と、
    　前記トレンチの互いに対向する２つの内壁側面上に第１ゲート絶縁膜を形成する工程と、
    　前記第１ゲート絶縁膜を間に介して前記２つの内壁側面上にそれぞれ、第１ゲート電極および第２ゲート電極を形成する工程と、
    　前記トレンチの底部の下に位置する活性領域内に下部拡散層を形成する工程と、
    　前記下部拡散層に接続されるように前記トレンチ内の第１と第２ゲート電極の間に、ビット線コンタクトプラグを形成する工程と、
    　前記活性領域において前記トレンチを挟んだ両側に、２つの上部拡散層を形成する工程と、
    　を有する、請求項１０～１６の何れか１項に記載の半導体装置の製造方法。
  18. 前記第１配線は、
    　前記ビット線コンタクトプラグに接続されたビット線である、請求項１７に記載の半導体装置の製造方法。
  19. 前記上部拡散層を形成する工程の後に更に、
    　前記上部拡散層に電気的に接続されたキャパシタを形成する工程を有する、請求項１７または１８に記載の半導体装置の製造方法。
  20. 前記第１シリコン膜およびエッチングストップ膜を形成する工程の前に更に、
    　前記第２領域の半導体基板上に第２ゲート絶縁膜を形成する工程を有し、
    前記第２配線は、プレナー型のトランジスタの第３ゲート電極である、請求項１０～１９の何れか１項に記載の半導体装置の製造方法。
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