JP4901898B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、微細な配線パターンを備えた半導体装置の製造方法に関する。
半導体加工技術のひとつであるフォトリソグラフィ技術においては、レジスト膜のパターニングの最小幅の限界を超えて微細化する技術として側壁転写加工技術がある。たとえば特許文献１に示すものでは、次のようなプロセスを経て形成される。
まず、被加工膜の上に、通常のリソグラフィ処理で第１膜をエッチング加工することで所定ピッチの芯材パターンを形成し、第２膜を芯材パターンの上面および側面並びに被加工膜の露出上面に沿って所定膜厚で形成する。第２膜をスペーサ加工して第１膜の上面および被加工膜の上面を露出させ、芯材パターンを除去してマスクパターンを得る。得られた第２膜のマスクパターンを利用して被加工膜を加工することで微細な加工を行えるようにした技術である。
この場合、上記した第２膜により形成するマスクパターンは、スペーサ状に加工したものであるから、芯材パターン側の面はほぼ垂直に形成されるが、芯材パターンと反対側の面は上部で丸みを帯びていて、非対称な形状である。このマスクパターンを被加工膜のマスクとして利用する場合に、被加工膜にもその非対称な形状が転写されるため、これが原因となって被加工膜の加工形状差が発生する問題があった。
特開２００７−４３１５６号公報
本発明の目的は、半導体加工において側壁転写加工技術を用いる場合に、転写用のマスクパターンが非対称な形状となることに起因した不具合を極力防止することができるようにした半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法の一態様は、半導体基板上に埋め込み用絶縁膜、芯材用膜を順次積層形成する工程と、前記芯材用膜を加工して芯材パターンを形成する工程と、前記芯材パターンの上面および側面並びに前記芯材パターン間に露出している前記埋め込み用絶縁膜の上面に沿うように所定膜厚のマスク用膜を形成する工程と、前記マスク用膜を異方性エッチングにより前記芯材パターンの上面が露出するまで加工してマスクパターンを形成する工程と、前記マスクパターン間に上面が露出した前記芯材パターンを除去する工程と、前記芯材パターンを除去した後前記マスクパターンをマスクとして前記埋め込み用絶縁膜をエッチングして配線溝パターンを形成する工程と、前記配線溝パターン内に導体膜を埋め込み形成して埋め込み配線を形成する工程とを備え、前記マスクパターンを形成する工程では、前記芯材パターンを挟んで対向する一対のマスクパターン部分に相当するペア部のマスクパターン底面部での間隔に対して、前記芯材パターンが形成されていない部分を挟んで対向する一対のマスクパターン部分に相当する隣接部のマスクパターン底面部での間隔が大きくなるように前記マスクパターンを形成し、前記配線溝パターンを形成する工程では、前記ペア部と隣接部のうち隣接部で溝幅の寸法が上部から下部にかけて小さくなるように前記埋め込み用絶縁膜をエッチングして、前記隣接部における配線溝パターンの側面が上部から底面部にかけて傾斜するテーパ面となる前記配線溝パターンを形成するところに特徴を有する。
また、本発明の半導体装置の一態様は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜中に周期的且つ交互配列された第１および第２の埋め込み配線とを備え、前記第２の埋め込み配線は、両側面が底部から上部にかけて配線幅が広くなるようにテーパ状に形成されると共に、上面の幅寸法が前記第１の埋め込み配線の上面の幅寸法よりも大きくなるように形成されているところに特徴を有する。
本発明の一実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図 メモリセル領域の一部構造を概略的に示す平面図 図２中切断線Ａ−Ａで示した部分に相当する模式的断面図 製造工程の一段階における図３相当図（その１） 製造工程の一段階における図３相当図（その２） 製造工程の一段階における図３相当図（その３） 製造工程の一段階における図３相当図（その４） 製造工程の一段階における図３相当図（その５） 製造工程の一段階における図３相当図（その６） 製造工程の一段階における図３相当図（その７） 製造工程の一段階における図３相当図（その８） 変形例を示す図１１相当図
以下、ＮＡＮＤ型フラッシュメモリ装置に適用した本発明の一実施形態について図１ないし図１１を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、ＮＡＮＤセルユニット（メモリユニット）Ｓｕがマトリクス状に配置された状態で構成されている。ＮＡＮＤセルユニットＳｕは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとから構成される。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用する構成である。
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬ１またはＢＬ２に接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。図２において、半導体基板としてのシリコン基板１に、ＳＴＩ（shallow trench isolation）構造により形成された複数本の素子分離絶縁膜２が図２中Ｙ方向に沿って形成されている。複数本の素子分離絶縁膜２は、図２中Ｘ方向に所定間隔を存した状態で配置され、これによってシリコン基板１の表層部が複数本の活性領域（素子形成領域）３に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って複数本のワード線ＷＬが形成されている。複数本のワード線ＷＬは、図２中Ｙ方向に所定間隔を存した状態で配置されている。
また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＴｒｍのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧが形成されている。
さらに、各ビット線コンタクトＣＢの上部には、活性領域３に重なるようにビット線ＢＬ１、ＢＬ２が交互に形成されている。ビット線ＢＬ１はビット線コンタクトＣＢの径とほぼ同じ幅寸法に形成され、ビット線ＢＬ２は上面部の幅寸法がビット線コンタクトＣＢの径よりも大きく形成されている。
図３は、図２の切断線Ａ−Ａで示す部分の断面図である。すなわち、ビット線コンタクトＣＢの配列方向（図２中Ｘ方向）に沿って切断したもので、一対の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ１間の共通のドレイン領域部分での断面図である。シリコン基板１は、所定間隔で形成された素子分離絶縁膜２により複数の活性領域３に区画されている。活性領域３の表層部にはＬＤＤ（lightly doped drain）構造のドレイン領域として低濃度不純物拡散領域１ａおよび高濃度不純物拡散領域１ｂが異なる深さに形成されている。シリコン基板１の上面には層間絶縁膜としてシリコン酸化膜４が形成されている。シリコン酸化膜４は、メモリセルトランジスタＴｒｍ、選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２あるいは図示しない周辺回路トランジスタなどの各ゲート電極を覆うように形成されている。
シリコン酸化膜４中を上下に貫通するようにビット線コンタクトＣＢのコンタクトプラグ５が複数形成されている。コンタクトプラグ５は、たとえばタングステン（Ｗ）膜などの導電性材料により構成されており、下端部はシリコン基板１の活性領域３の上面に接触してオーミックコンタクトを形成している。シリコン酸化膜４およびコンタクトプラグ５の上面は平坦に形成されている。シリコン酸化膜４の上面には加工ストッパとしてのシリコン窒化膜６が形成されていると共にその上面に埋め込み用絶縁膜としてのシリコン酸化膜７が積層形成されている。シリコン酸化膜７は、たとえばプラズマＣＶＤ法により形成されたＴＥＯＳ酸化膜などである。
シリコン窒化膜６およびシリコン酸化膜７には、コンタクトプラグ５の位置に対応して配線溝パターンが形成されており、その内部にバリアメタル層８および銅（Ｃｕ）層９からなる導体膜が埋め込まれて第１および第２の埋め込み配線１０ａ、１０ｂが形成されている。バリアメタル層８は、チタン／窒化チタン（Ｔｉ／ＴｉＮ）膜の積層構造で配線溝パターンの内面に沿って薄く形成されている。第１および第２の埋め込み配線１０ａ、１０ｂは、周期的且つ交互に配置形成されたビット線ＢＬ１、ＢＬ２に対応して形成されたものである。
第１の埋め込み配線１０ａは、底面から上面にわたって同じ幅寸法Ｄａで形成されており、コンタクトプラグ５の上面の幅とほぼ同じ矩形状の断面を有する。第２の埋め込み配線１０ｂは、底面の幅寸法が第１の埋め込み配線１０ａの幅寸法Ｄａとほぼ同じであり、上面の幅寸法ＤｂはＤａよりも大きく形成され、両側面が上部に向かって開くようにテーパ形状をなす台形状の断面を有する。
上記構成によれば、第２の埋め込み配線１０ｂについては、上部において第１の埋め込み配線１０ａよりも配線幅が広く形成されているが、下部では両者がほぼ同じ寸法の配線幅となるように形成されている。これにより、第２の埋め込み配線１０ｂは、電流が流れる方向の断面積が第１の埋め込み配線１０ａの断面積に比べて若干大きくなり、配線抵抗では若干小さくなる。
また、第２の埋め込み配線１０ｂの幅寸法については、底面部の幅寸法をＤａよりも小さくし、上面部の幅寸法をＤａより大きくするように形成できる。これにより、第１の埋め込み配線１０ａと第２の埋め込み配線１０ｂとの断面積をほぼ同じとなるように設定することができ、両者の配線抵抗をほぼ同じ程度に形成することもできる。
次に、上記構成を製造する場合の製造工程について図４〜図１１も参照して説明する。
図４は、図３と同じ部分で切断した場合の製造工程の一段階を示す模式的な断面図である。また、簡単のため、図４以降では、第１および第２の埋め込み配線１０ａ、１０ｂを形成する部分に関係した構成部分を中心に示し、シリコン基板１に係る部分の表示を省略している。
まず、図４に示しているように、シリコン酸化膜４およびコンタクトプラグ５の構成の上に、加工ストッパ膜としてのシリコン窒化膜６をプラズマＣＶＤ法により３０ｎｍ程度の膜厚で形成する。続いて、シリコン窒化膜６の上面に埋め込み用絶縁膜としてのシリコン酸化膜７をプラズマＣＶＤ法により１００ｎｍ程度の膜厚で形成する。さらに、シリコン酸化膜７の上面に芯材用膜としてのシリコン窒化膜１１をプラズマＣＶＤ法により１５０ｎｍ程度の膜厚で形成する。
次に、図５に示すように、フォトリソグラフィ処理により、最終的に形成するＬ／Ｓ（ラインアンドスペース）パターンの幅に対して２倍の幅のＬ／Ｓパターンでレジストパターン１２を形成する。レジストパターン１２の幅寸法とスペースの幅寸法は共にＤ１（例えば６４ｎｍ）である。
次に、図６に示すように、レジストパターン１２をマスクとしてドライエッチングプロセスによりシリコン窒化膜１１をエッチング加工すると共に、スリミング（slimming）処理を行って芯材パターン１１ａを形成する。スリミング処理では、パターニングされたシリコン窒化膜１１を等方的にエッチング処理することで横方向の寸法つまり幅寸法を半分程度に小さくする加工である。これにより、芯材パターン１１ａは、レジストパターン１２の幅寸法Ｄ１よりも小さい幅寸法Ｄ２（例えば３２ｎｍ程度）となり、芯材パターン１１ａ間のスペース寸法はＤ１よりも大きい幅寸法Ｄ３（例えば９６ｎｍ程度）となる。芯材パターン１１ａの幅寸法Ｄ２に対してスペース寸法Ｄ３は３倍程度の寸法となっている。なお、芯材パターン１1ａの下地となっているシリコン酸化膜７は芯材パターン１１ａのエッチングに伴い、露出部分が芯材パターン１１ａの底面よりも若干掘り下げられた状態に形成される。
次に、図７に示すように、芯材パターン１１ａの上面および側面と芯材パターン１１ａ間に露出しているシリコン酸化膜７の上面に、たとえば芯材パターン１１ａの幅寸法Ｄ２よりも若干薄い膜厚（例えば２９ｎｍ程度）の非晶質シリコン膜１３をＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法によりライナー状に形成する。
この後、図８に示すように、ドライエッチングプロセス（ＲＩＥ；reactive ion etching）により非晶質シリコン膜１３をスペーサ状に加工する。これにより、各芯材パターン１１ａの両側面に一対のマスクパターン１３ａ、１３ａが形成される。ここで、芯材パターン１１ａに対向した一対のマスクパターン１３ａ、１３ａ部分（以下、ペア部と称する）に関し、マスクパターン１３ａ、１３ａ底面部での両者の間のスペースの寸法は芯材パターン１１ａの幅寸法であるＤ２となる。これに対して、芯材パターン１１ａが存在しない部分の一対のマスクパターン１３ａ、１３ａ部分（以下、隣接部と称する）で、隣接するマスクパターン１３ａ、１３ａの底面部間のスペースの寸法はＤ２よりも大きいＤ５である。なお、マスクパターン１３ａは、底部から上部にかけての部分での幅寸法は形成時の膜厚Ｄ４とほぼ同じであるが、上端部では、芯材パターン１１ａと反対側の面において丸みを帯びた形状に形成されている。
次に、図９に示すように、燐酸などの剥離液によりシリコン窒化膜からなる芯材パターン１１ａを除去する。これにより、独立したマスクパターン１３ａが形成される。また、この状態では、マスクパターン１３ａは、所定間隔で周期的に形成されると共に、隣接するもの同士で、垂直な面同士が向かい合い、上端部に丸みを帯びた部分を有する面同士が向かい合う状態に形成されている。
そして、マスクパターン１３ａの垂直な面同士が向かい合うペア部Ｐａは、底面部から開口部までほぼ同じ寸法Ｄ２の間隔（スペース）を有し、マスクパターン１３ａの上端部に丸みを有する面同士が向かい合う隣接部Ａｊは、底面部のスペースの寸法Ｄ５は寸法Ｄ２よりもやや大きく、上端部ではさらに間口が広がった状態に形成されている。
この後、図１０に示すように、ドライエッチングプロセス（ＲＩＥ）によりシリコン酸化膜７およびシリコン窒化膜６を溝加工する。このとき、エッチング条件としては、エッチングによる堆積物（デポ物）が付着しやすい条件を採用している。これにより、エッチングが開始されると、シリコン酸化膜７の隣接部Ａｊ側では間口（マスクパターン間隔）が広い分だけエッチングの堆積物が底面部に多く付着するようになるので、エッチングが進行すると、堆積物が多い隣接部Ａｊでは溝幅の寸法が狭くなっていき、シリコン酸化膜７の壁面（溝の側面）は上端部においてマスクパターン１３ａと同様丸みを帯びた形状となる一方、上端部から底面部にかけてマスクパターン１３ａよりも傾斜した面（テーパ面）となる。
この結果、シリコン酸化膜７は、ペア部Ｐａではほぼ垂直にエッチングされるが、隣接部Ａｊにおいては底面部に至るテーパ面を有する形状にエッチングされ、これにより配線溝パターン７ａが形成される。テーパ面が形成されたことに伴い、底面部にかけてシリコン酸化膜７の幅寸法は若干大きくなり、隣接部Ａｊの幅寸法は狭められ、溝底部ではペア部Ｐａにおける溝幅、隣接部Ａｊにおける溝幅およびシリコン酸化膜７の各幅寸法は、ほぼＤ２で等しくなるように形成される。
次に、図１１に示すように、配線溝パターン７ａ内にスパッタ法によりチタン／窒化チタン（Ｔｉ/ＴｉＮ）積層膜から構成されるバリアメタル層８を形成し、さらにめっき法により銅（Ｃｕ）層９を形成し、その後、ＣＭＰ（chemical mechanical polishing）法を用いて平坦化を行って図示の状態に形成する。このとき、ＣＭＰ法による平坦化の処理で、銅層９およびバリアメタル層８は配線溝パターン７ａよりも上部に堆積形成された部分が除去されると共に、配線溝パターン７ａを構成するシリコン酸化膜７の上部の少なくとも丸みを帯びて形成された部分を所定高さまで除去している。
この結果、第１の埋め込み配線１０ａがペア部Ｐａに形成され、第２の埋め込み配線１０ｂが隣接部Ａｊに形成される。第１の埋め込み配線１０ａは、ペア部Ｐａに形成されているので、上面の幅寸法と底面の幅寸法はほぼ同じ寸法Ｄａとなる。第２の埋め込み配線１０ｂは、隣接部Ａｊに形成されているので、配線溝パターン７ａがテーパ面となっていたことから、上部において広い幅寸法Ｄｂに形成され、底面ではほぼ寸法Ｄａとなるようにテーパ面を有する形状に形成されている。
このような本実施形態によれば次のような効果を得ることができる。
側壁転写技術を用いて微細なＬ／Ｓパターンを形成する場合の配線溝パターン７ａとして、隣接部Ａｊでの溝の幅寸法がペア部Ｐａの幅寸法より上部で実質的に大きくなる構成とした。これにより、スパッタ法によるバリアメタル層８の形成時に丸みを帯びた形状部分などにいわゆるオーバーハングが形成されても、その後の銅層９の形成に悪影響を与えるのを抑制でき、銅層９をめっき法などにより形成する場合に、隣接部Ａｊ内への埋め込み性を向上できる。
この点、隣接部における配線溝パターンの幅寸法が狭い場合には、バリアメタル層の形成時に上記したオーバーハングが発生すると、間口を狭めてしまい、結果として銅層のめっき処理では隣接部の内部にボイドが発生するなどの埋め込み不良となるおそれがあったが、本実施形態を採用することによりこのような不良の発生を極力抑制できる。
また、本実施形態においては、上記効果に加えて、配線溝パターン７ａの形状として、隣接部Ａｊの上部の間口部分では幅寸法を広げ、底面部ではペア部Ｐａとほぼ同じ寸法Ｄ２としているので、第１および第２の埋め込み配線１０ａ、１０ｂを形成したときに、コンタクトプラグ５との接触面積の点では同等となるので、コンタクト抵抗のばらつきの発生を抑制できる。このことは、リソグラフィ処理において合わせずれが生じた場合でも、コンタクト抵抗のばらつき抑制効果があり、且つ、隣接するコンタクトプラグ５との間の絶縁距離においても同等であるので、工程能力の低下を招くこともない。
なお、前述したように、第２の埋め込み配線１０ｂの幅寸法については、上面部の幅寸法をＤａより大きいＤｃに、底面部の幅寸法をＤａよりも小さいＤｄとなるように形成できる。図１２はその構成を示すもので、これにより、第１の埋め込み配線１０ａと第２の埋め込み配線１０ｂとの断面積をほぼ同じとなるように設定することができ、両者の配線抵抗を同じ程度に形成することもできる。また、この構成においても、第１および第２の埋め込み配線１０ａ、１０ｂの各底面部と隣接するコンタクトプラグ５との関係は絶縁距離を短くすることはないので、工程能力の低下を招くことはない。
また、本実施形態では、非晶質シリコン膜１３を従来の工程で採用している膜厚すなわちペア部Ｐａの間隔寸法よりも小さい膜厚で形成している。これによって、バリアメタル層８を形成した後の銅層９の形成工程では、ペア部Ｐａでの埋め込み性を良好にすることができ、且つ、隣接部Ａｊではペア部Ｐａに比べて６ｎｍ程度広くなっていることで、同等の埋め込み性を得られている。
一方、隣接部Ａｊでの埋め込み性を確保する条件としては、芯材パターン１１ａの幅寸法をＤ２よりも小さく設定し、マスク用膜である非晶質シリコン膜１３の膜厚を従来の工程で採用している膜厚Ｄ２とすることもできる。これによってもシリコン酸化膜７をエッチング加工する際に、隣接部Ａｊのマスクパターン間寸法をペア部Ｐａのマスクパターン間寸法よりも大きく設定することができる。
マスクパターン１３ａの形成工程では、底部から上部にかけての部分での幅寸法は形成時の膜厚Ｄ４とほぼ同じとなるようにしたが、テーパ面が形成されるエッチング条件を選ぶこともできる。この場合には、マスクパターン１３ａの下部の傾斜角度を配線溝パターン７ａの下部のテーパ面の傾斜角度よりも大きくなる条件とすれば良い。
さらに、本実施形態では、芯材パターン１１ａの形成においてレジストパターン１２をマスクとして用いたが、シリコン窒化膜１１の上に芯材パターン形成用のハードマスクとして非晶質シリコン膜を形成し、レジストパターン１２をマスクとして非晶質シリコン膜を加工してハードマスクを形成し、スリミング処理を行った上で、これを芯材パターン形成用のマスクとして用いる工程を採用しても良い。
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
埋め込み用絶縁膜、芯材用膜、マスク用膜は、ＲＩＥ法によるエッチング処理で互いに選択的にエッチング可能な膜として機能するものであればよい。例えば、実施形態に示したシリコン酸化膜、シリコン窒化膜、非晶質シリコン膜からそれぞれにいずれかを割り当てて使用することができる。
コンタクトプラグ５は、一列に配列された構成の場合で説明したが、１個置きに互い違いに配置される構成（千鳥配置）の半導体装置にも適用できる。
コンタクトプラグ５に接続する埋め込み配線１０ａ、１０ｂに適用したが、他の配線層にも適用できる。
対象となるデバイスは、ＮＡＮＤ型フラッシュメモリ装置以外に、ＮＯＲ型フラッシュメモリあるいはＳＲＡＭ、ＲＡＭなど各種のメモリデバイスのように微細化が要求される配線層を有する構成の半導体装置全般に適用できる。
図面中、１はシリコン基板（半導体基板）、７はシリコン酸化膜（埋め込み用絶縁膜）、８はバリアメタル層、９は銅層、１０ａは第１の埋め込み配線、１０ｂは第２の埋め込み配線、１１はシリコン窒化膜（芯材用膜）、１１ａは芯材パターン、１３は非晶質シリコン膜（マスク用膜）、１３ａはマスクパターンである。

Claims (3)

  1. 半導体基板上に埋め込み用絶縁膜、芯材用膜を順次積層形成する工程と、
    前記芯材用膜を加工して芯材パターンを形成する工程と、
    前記芯材パターンの上面および側面並びに前記芯材パターン間に露出している前記埋め込み用絶縁膜の上面に沿うように所定膜厚のマスク用膜を形成する工程と、
    前記マスク用膜を異方性エッチングにより前記芯材パターンの上面が露出するまで加工してマスクパターンを形成する工程と、
    前記マスクパターン間に上面が露出した前記芯材パターンを除去する工程と、
    前記芯材パターンを除去した後前記マスクパターンをマスクとして前記埋め込み用絶縁膜をエッチングして配線溝パターンを形成する工程と、
    前記配線溝パターン内に導体膜を埋め込み形成して埋め込み配線を形成する工程とを備え、
    前記マスクパターンを形成する工程では、前記芯材パターンを挟んで対向する一対のマスクパターン部分に相当するペア部のマスクパターン底面部での間隔に対して、前記芯材パターンが形成されていない部分を挟んで対向する一対のマスクパターン部分に相当する隣接部のマスクパターン底面部での間隔が大きくなるように前記マスクパターンを形成し、
    前記配線溝パターンを形成する工程では、
    前記ペア部と隣接部のうち隣接部で溝幅の寸法が上部から下部にかけて小さくなるように前記埋め込み用絶縁膜をエッチングして、前記隣接部における配線溝パターンの側面が上部から底面部にかけて傾斜するテーパ面となる前記配線溝パターンを形成することを特徴とする半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記配線溝パターンを形成する工程では、
    前記隣接部における配線溝パターンを、前記テーパ面下部の傾斜角度が前記マスクとしてのマスクパターンの下部側面の傾斜角度よりも小さくなるように形成することを特徴とする半導体装置の製造方法。
  3. 請求項１または２に記載の半導体装置の製造方法において、
    前記埋め込み配線を形成する工程では、
    前記ペア部に形成する第１の埋め込み配線の底面の幅寸法に対して前記隣接部に形成する第２の埋め込み配線の底面の幅寸法が同じもしくは小さくなるように前記埋め込み配線を形成することを特徴とする半導体装置の製造方法。
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