JP4468408B2 - 半導体記憶装置およびその製造方法 - Google Patents
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Description
本発明は、ゲート電極を有するメモリセルトランジスタの形成領域を有する半導体記憶装置に関する。
この種の半導体記憶装置として、たとえばＮＡＮＤ型フラッシュメモリ装置においては、メモリセルトランジスタを高集積度で形成するため、その製造工程で光の波長から決まる理論限界に近い解像度が求められている。この要求に対して、マスクとしては、各種の位相シフトマスク法が検討され、露光装置としては、マスクに入射する光を投影露光装置の開口数に対応した角度だけ光軸から傾けて照明する斜入射照明法、さらに、位相シフトマスクと斜入射照明を組み合わせた露光法が提案されている。
しかし、上記の方法では、単純なＬ／Ｓ（line and space）パターンのような周期性の高いパターンに対しては大きな効果が得られるものの、デバイスパターン中のランダム配置される部分では解像性や焦点深度（ＤＯＦ）を満足させることが困難となるものであった。
そこで、近年では、解像不能な補助パターンをランダムパターン領域に配置するマスクを採用した露光技術が提案されつつある。例えば特許文献１に示される発明には、第１の方法として、斜入射照明方式による投影露光に用いるマスクにおいて、目的とするパターンに加えて解像不能なパターンを備えたものが提案されている。また、第２の方法として、目的のパターンに周期性を有する場合、その周期性を保存するように解像不能な補助パターンまたは補助パターン群を形成するマスクが提案されている。第３の方法として、目的とするパターンに周期性がない場合、目的とするパターンに周期性を付与するように解像不能な補助パターンまたは補助パターン群を形成するマスクが提案されている。
第４の方法として、第２の方法において、λを照明光の波長、ＮＡを投影レンズの開口数とするとき、光透過部（または遮光部、以下同じ）からなる目的とするパターンの幅がλ／２ＮＡ（＝Ｐ）付近以上の場合、周期の終わるマスク透過部エッジから０．８Ｐ〜１．４Ｐのピッチであって光透過部からなる解像不能な補助パターンを１つ以上形成されたマスクが提案されている。第５の方法として、第３の方法において、目的とするパターンが周期性のない孤立透過部からなるパターンで、かつその幅がＰ付近以上の場合、片側または両側に目的とするパターンエッジから８．０Ｐ〜１．４Ｐのピッチであって光透過部からなる解像不能な補助パターンを１つ以上形成したマスクが提案されている。
上記引用文献１に開示された発明では、比較的単純な一種類のピッチで形成されている場合には、その効力を発揮している。しかし、実際のデバイスパターンとして、例えばＮＡＮＤ型フラッシュメモリ装置の選択ゲート近傍のパターンでは、微細周期パターン領域とこれに隣接してパターン幅がこれよりも広い周期のパターンを有する領域、あるいはさらに広い周期パターンの領域と多種多様なピッチのパターンが複雑に絡み合っている。
また、ＮＡＮＤ型フラッシュメモリ装置の選択ゲート電極のパターン形成においては、非周期的な局所領域が存在することにより解像性が劣化することがある。このため、たとえば特許文献２に示すような技術が提案されている。この特許文献２には、リソグラフィマージンを向上させるためにパターンに隣接して補助パターンが形成されたフォトマスクが提供されている。
一方、上記したような補助パターンを設けることでコンタクト形成部の工程においては大幅に改善されつつあるが、設計ルールの微細化が進むに従って、次のような技術的な課題があった。
すなわち、ＮＡＮＤ型フラッシュメモリ装置において、メモリセルを形成した後に、選択ゲート線間に超微細なビット線コンタクトを形成する工程がある。この工程では、超微細ビット線コンタクトを形成するため、補助パターンをフォトマスクに設定しておく必要がある。しかし、このようにして配置した補助パターンが終端する部分では、リソグラフィーにおいて光学的にレジストに解像してしまうため、コンタクトホールが形成されることになる。このため、補助パターン終端部においてはダミーのビット線コンタクトが形成されてしまい、このとき選択ゲート線の側壁にダメージを与えてしまう恐れがあり、これによってビット線コンタクトと選択ゲート線の間でショート不良が発生する恐れがあり、結果的にメモリセルの動作が不良となる問題があった。
特開平７−１４０６３９号公報
特開２００４−３４８１１８号公報
本発明は、ビット線コンタクトおよびダミーコンタクトプラグと選択ゲート線との間のショートを防止する半導体記憶装置およびその製造方法を提供することを目的とする。
本発明の半導体記憶装置は、メモリセル領域と、前記メモリセル領域に隣接して設けられ通常のデータ記憶には使用されないダミーセルが形成されたダミーセル領域と、周辺回路領域とを有する半導体基板と、前記メモリセル領域の素子形成領域にゲート絶縁膜を介して形成されたゲート電極を有する複数のメモリセルトランジスタと、前記メモリセルトランジスタが所定個数並んだ端部の前記メモリセル領域の素子形成領域に設けられ前記ゲート絶縁膜を介して形成された選択ゲート電極を有する選択ゲートトランジスタと、前記周辺回路領域の素子形成領域にゲート絶縁膜を介して形成されたゲート電極を有する周辺回路用トランジスタと、前記メモリセル領域、前記ダミーセル領域、前記周辺回路領域にわたり形成され、前記選択ゲートトランジスタを前記周辺回路用トランジスタに電気的に接続する選択ゲート線と、前記選択ゲート電極に隣接する前記メモリセル領域の前記素子形成領域に電気的に接続されたコンタクトプラグと、前記ダミーセル領域の前記選択ゲート線に隣接する素子形成領域に形成されたダミーコンタクトプラグと、前記周辺回路用トランジスタのゲート電極の側壁に形成されたスペーサ絶縁膜とを備え、前記選択ゲート電極の側壁にはスペーサ絶縁膜は形成されず、かつ前記ダミーセル領域中の前記ダミーコンタクトプラグが形成される領域に面した前記選択ゲート線の側壁を除く前記選択ゲート線の側壁にはスペーサ絶縁膜が形成されているところに特徴を有する。
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜およびゲート電極層を積層形成すると共に、当該半導体基板の表層に溝を形成して絶縁膜を埋め込むことにより素子分離領域を形成し、その後メモリセル領域のセルゲート電極、選択ゲート電極、周辺回路領域のトランジスタのゲート電極および前記メモリセル領域の外側に通常のデータ記憶には使用されないダミーゲート電極を形成する工程と、前記メモリセルゲート電極間に絶縁膜を埋め込むと共に、前記選択ゲート電極および前記ダミーゲート電極の側壁が対向する部分と前記周辺回路領域のトランジスタのゲート電極の側壁部分とに前記絶縁膜によりスペーサを形成する工程と、前記選択ゲート電極が隣接する部分の前記半導体基板の表面と電気的に接続をとるためのコンタクトホールを形成する部分の当該選択ゲート電極側壁に形成されている前記スペーサを除去すると共に、前記ダミーゲート電極の前記メモリセル領域から所定距離離れた位置であって後工程でダミーコンタクトホールが形成される部分の前記スペーサを除去する工程と、前記スペーサを除去した部分の前記半導体基板へコンタクトホールを形成する工程とを備え、
前記コンタクトホールを形成する工程では、前記メモリセル領域のコンタクトホールを形成するためのマスクパターンと、前記メモリセル領域から所定距離離れた位置の前記スペーサを除去する位置までの間に対応した解像不能な半透明の補助パターンとを備えたフォトマスクを用いてパターンニングするところに特徴を有する。
前記コンタクトホールを形成する工程では、前記メモリセル領域のコンタクトホールを形成するためのマスクパターンと、前記メモリセル領域から所定距離離れた位置の前記スペーサを除去する位置までの間に対応した解像不能な半透明の補助パターンとを備えたフォトマスクを用いてパターンニングするところに特徴を有する。
本発明によれば、ビット線コンタクトおよびダミーコンタクトと選択ゲート線との間のショートを防止することが可能になる。
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域と周辺回路領域を模式的に示す平面図である。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域と周辺回路領域を模式的に示す平面図である。
ＮＡＮＤ型フラッシュメモリ装置のメモリセル領域に配置されるメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。隣接する選択ゲートトランジスタＴｒｓ１間のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
各ワード線ＷＬ、各選択ゲート線ＳＧＬ１、ＳＧＬ２は、メモリセル領域に隣接するダミーセル領域を介して周辺回路領域に設けられたロウデコーダ回路ＲＤＣに接続される。ロウデコーダ回路ＲＤＣは各ワード線ＷＬ、各選択ゲート線ＳＧＬ１、ＳＧＬ２に対応して設けられたトランスファゲートトランジスタＴＧＴＷ、ＴＧＴ１、ＴＧＴ２に接続されている。各トランスファゲートトランジスタＴＧＴＷ、ＴＧＴ１、ＴＧＴ２の各ゲートは転送ゲート線ＴＧで共通接続されている。
ダミーセル領域は必要とするリソグラフィマージンを確保するために設けられた領域である。ダミーセル領域には通常のデータ記憶には使用されないダミーセルが形成されている。このダミーセル領域は、周辺回路領域とメモリセル領域との間（図１中メモリセル領域の左側）に設けられた第１のダミーセル領域と、メモリセル領域の第１のダミーセル領域とは反対側（図１中メモリセル領域の右側）に隣接して設けられた第２のダミーセル領域（図示せず）とを有する。第２のダミーセル領域において各ワード線ＷＬ、各選択ゲート線ＳＧＬ１、ＳＧＬ２は終端している。
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
図３は選択ゲート線ＳＧＬ１、ＳＧＬ２の部分についてメモリセル領域の端部からダミーセル領域にかけてのレイアウトパターンを示す図で、図３（ａ）は図３（ｂ）の平面図の切断線Ｃ−Ｃで示す部分の断面図である。なお、図３のダミーセル領域はメモリセルアレイ領域と周辺回路領域との間に設けられた第１のダミーセル領域を示しているが、メモリセル領域の第１のダミーセル領域の反対側の第２のダミーセル領域も左右対称の同一構造をとっているものとする。
図３（ａ）、（ｂ）において、シリコン基板１のメモリセル領域ＭＡに隣接して図中Ｘ方向にダミーセル領域ＤＡが設けられている。メモリセル領域ＭＡのシリコン基板１に形成されたＳＴＩ２ａは、所定の幅寸法で且つ所定の間隔で形成されている。これによってメモリセル領域ＭＡのシリコン基板１には所定の幅寸法の第１の活性領域３ａが形成されている。ダミーセル領域ＤＡには、メモリセル領域ＭＡのＳＴＩ２ａと同じ幅寸法、同じ間隔で形成されたダミーセル用のＳＴＩ２ｂと、この第２のＳＴＩ２ｂの両側にＳＴＩ２ｂより広い幅寸法のＳＴＩ２ｃ、２ｄ、２ｅ、２ｆとが形成されている。また、ダミーセル領域ＤＡには、ＳＴＩ２ｂ間に位置しメモリセル領域ＭＡの活性領域３ａの幅寸法と同じ幅寸法の活性領域３ｂ、ＳＴＩ２ａとＳＴＩ２ｃとの間およびＳＴＩ２ｃとＳＴＩ２ｂとの間に位置し活性領域３ｂより幅寸法が広い活性領域３ｃ、ＳＴＩ２ｂとＳＴＩ２ｄおよびＳＴＩ２ｄとＳＴＩ２ｅとの間に位置し活性領域３ｃより幅寸法が広い活性領域３ｄ、ＳＴＩ２ｅとＳＴＩ２ｆとの間に位置し活性領域３ｄより幅寸法が広い活性領域３ｅというように、幅寸法が広い活性領域と幅寸法が狭い活性領域とが混在して形成されている。なお、活性領域３ｂはダミーセル形成用、活性領域３ｃはダミーセル領域とメモリセル領域との境界用、活性領域３ｄはガードリング形成用、活性領域３ｅはディッシング対策用に設けられた領域である。活性領域３ｃ、３ｄ、３ｅにはダミーセルは形成されない。
図３（ｂ）において、ダミーセル領域ＤＡに位置する選択ゲート線ＳＧＬ１の選択ゲート線ＳＧＬ２に対向する側の側壁面に、スペーサＳＰ１が形成されている。また、ダミーセル領域ＤＡに位置する選択ゲート線ＳＧＬ２の選択ゲート線ＳＧＬ１に対向する側の側壁面に、スペーサＳＰ２が形成されている。さらに、このスペーサＳＰ１、ＳＰ２は、それぞれダミーセル領域ＤＡに形成されている幅の広い活性領域３ｅの部分ＤＡｐにおいて、一部が除去された構成とされている。
前述のように、メモリセル領域ＭＡにおいては、選択ゲート線ＳＧＬ１、ＳＧＬ２の間の活性領域３ａにビット線コンタクトＣＢが形成される。ビット線コンタクトＣＢは、図３（ｂ）に示しているように楕円形状もしくは長方形状をなすコンタクトパターン４ａを用いて形成される。コンタクトパターン４ａを形成するためのマスクパターン４は、メモリセル領域ＭＡの部分に対応してコンタクトパターン４ａが設けられると共に、ダミーセル領域ＤＡの部分に対応して補助パターン４ｂ、４ｃが設けられている。
補助パターン４ｂ、４ｃは、コンタクトパターン４ａと同じ形状で同じ間隔寸法でメモリセル領域ＭＡの端部から連続的に配置形成されている。また、補助パターン４ｂ、４ｃは、半透明なパターンで形成されており、実際には露光時にシリコン基板１上に塗布したレジストにパターンニングされることはないように設定されたものであるが、終端部に位置する補助パターン４ｃは光学的な特性上レジストに結像してしまうのでビット線コンタクトＣＢと同等のダミーのコンタクトホールが形成される。このダミーコンタクトホールは図示しない第２のダミー領域にも形成される。
上記のように構成しているので、ビット線コンタクトＣＢの形成においてパターンニングされる部分ＭＡｐの選択ゲート線ＳＧＬ１、ＳＧＬ２の側壁にはスペーサＳＰ１、ＳＰ２が形成されていない状態となっている。つまり、コンタクトパターン４ａにより実際にビット線コンタクトＣＢを形成するメモリセル領域ＭＡおよび補助パターン４ｃによりダミーのコンタクトホールが形成されてしまう部分は、図中ＭＡｐおよびＤＡｐで示すように、対向する選択ゲート線ＳＧＬ１、ＳＧＬ２の壁面のスペーサＳＰ１、ＳＰ２が除去された状態となっている。
これにより、ビット線コンタクトＣＢ形成時のフォトリソグラフィ処理で、コンタクトパターン４を用いてパターンニングする際に、コンタクトパターン４の位置ずれなどが発生して選択ゲート線ＳＧＬ１あるいはＳＧＬ２側にコンタクトパターン４が近接するような状態となった場合でも、スペーサＳＰ１やＳＰ２が形成されていない分、ビット線コンタクトＣＢのコンタクトホール形成時の寸法的な余裕が生じる。これによって、コンタクトパターン４の位置ずれが発生した場合でも、従来のような選択ゲートへのショート不良などの発生を招くことを極力防止できるようになる。
次に、図１６（ａ）に示す模式的な断面図を参照してメモリセル領域ＭＡの構成について概略的に説明する。
図１６（ａ）は、図２中、切断線Ｂ−Ｂで示す部分の模式的な断面図である。すなわち、メモリセル領域ＭＡの活性領域３における選択ゲートトランジスタのゲート電極ＳＧ部分を中心として示したものである。この図１６（ａ）において、シリコン基板１上に形成されたメモリセルトランジスタのゲート電極ＭＧは、ゲート絶縁膜としてのシリコン酸化膜５を介してフローティングゲート電極用の多結晶シリコン膜６、ＯＮＯ膜などからなるゲート間絶縁膜７、コントロールゲート電極用の多結晶シリコン膜８が順次積層された構成となっている。なお、図示はしていないが、多結晶シリコン膜８の上部は、配線抵抗を低減するために、シリサイド層例えばコバルトシリサイド（Ｓｉ２Ｃｏ）膜などを形成した構成とすることが好ましい。
図１６（ａ）は、図２中、切断線Ｂ−Ｂで示す部分の模式的な断面図である。すなわち、メモリセル領域ＭＡの活性領域３における選択ゲートトランジスタのゲート電極ＳＧ部分を中心として示したものである。この図１６（ａ）において、シリコン基板１上に形成されたメモリセルトランジスタのゲート電極ＭＧは、ゲート絶縁膜としてのシリコン酸化膜５を介してフローティングゲート電極用の多結晶シリコン膜６、ＯＮＯ膜などからなるゲート間絶縁膜７、コントロールゲート電極用の多結晶シリコン膜８が順次積層された構成となっている。なお、図示はしていないが、多結晶シリコン膜８の上部は、配線抵抗を低減するために、シリサイド層例えばコバルトシリサイド（Ｓｉ２Ｃｏ）膜などを形成した構成とすることが好ましい。
選択ゲートトランジスタのゲート電極ＳＧは、ゲート絶縁膜としてのシリコン酸化膜５を介して下層電極用の多結晶シリコン膜６ａ、ゲート間絶縁膜７と同一材からなるゲート間絶縁膜７ａ、上層電極用の多結晶シリコン膜８ａが順次積層された構成となっている。ゲート電極ＳＧのゲート間絶縁膜７には、多結晶シリコン膜６ａと多結晶シリコン膜８ａを導通するための開口７ａａが形成され、この開口７ａａ内に多結晶シリコン膜８ａが埋め込まれている。ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間のシリコン基板１の表層部にはソース／ドレイン領域となる第１の不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間のシリコン基板１の表層部には同じく第２の不純物拡散領域１ｂが形成されると共に、ＬＤＤ（lightly doped drain）構造のための不純物拡散領域１ｃが形成されている。
隣接するゲート電極ＭＧ間およびゲート電極ＭＧとゲート電極ＳＧの間には、電極間絶縁膜としてＬＰ−ＣＶＤ法によるシリコン酸化膜９が埋め込み形成され、それぞれゲート電極ＭＧ、ＳＧの上面よりも少し突出する高さに形成されている。ゲート電極ＭＧ、ＳＧおよびシリコン酸化膜９の各上面および隣接するゲート電極ＳＧが対向する側壁面とゲート電極ＳＧ間のシリコン基板１の表面には、バリア膜としてのシリコン窒化膜１０が所定膜厚で形成されている。
一対のゲート電極ＳＧが対向する部分のシリコン窒化膜１０間には、シリコン基板１上のシリコン窒化膜１０の上面からゲート電極ＳＧ上のシリコン窒化膜１０の上面よりも少し下がった高さまでＢＰＳＧ膜からなるシリコン酸化膜１１が埋め込み形成されている。このシリコン酸化膜１１およびシリコン窒化膜１０の上面には層間絶縁膜としてのシリコン酸化膜１２が所定膜厚で形成され、上面が平坦化処理されている。一対のゲート電極ＳＧ間には、前述したビット線コンタクトＣＢを形成するコンタクトプラグ１３がシリコン酸化膜１２、１１、シリコン窒化膜１０を貫通してシリコン基板１の不純物拡散領域１ｃの表面に達するように形成されている。コンタクトプラグ１３は、チタン（Ｔｉ）膜や窒化チタン（ＴｉＮ）膜などのバリアメタルを介してタングステン（Ｗ）などのメタルを埋め込み形成したものである。
上記のように、複数のメモリセルトランジスタＴｒｍは、ビット線方向に隣接するものでソース／ドレインとして働く不純物拡散層１ａを共有している。さらに、複数のメモリセルトランジスタは、選択ゲートトランジスタ間に電流経路が直列接続されるように設けられ、選択ゲートトランジスタにより選択される。なお、図１６（ａ）ではメモリセルトランジスタの電流経路に接続されるべき他方の選択ゲートトランジスタの図示を省略している。さらに、選択ゲートトランジスタの間に直列接続されるメモリセルトランジスタの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
図１６（ｂ）は、図３（ｂ）中切断線Ｄ−Ｄで示すダミーセル領域ＤＡ中のゲート電極が形成されない活性領域３ｄ部分の断面を示したものである。この領域においては、ＳＴＩ２ｄを形成するためにシリコン基板１に形成したトレンチ１３ａ、１３ｂ内の所定高さまで、ＳＴＩ形成用のシリコン酸化膜１４が埋め込み形成されている。
シリコン酸化膜９は、狭いトレンチ１３ａ内を充填するように埋め込み形成されると共に、広いトレンチ１３ｂ内では、加工工程を経ることでスペーサ（スペーサ絶縁膜）９ａを形成している。シリコン酸化膜１１は、これらの上部を覆うように所定膜厚で形成され、上面が平坦化されている。この上部にシリコン酸化膜１２が形成されている。
また、図１６（ｃ）は、周辺回路領域に設けられたロウデコーダ回路ＲＤＣやその他の制御回路を構成するトランジスタの模式的な縦断面を示している。周辺回路領域のトランジスタの構成は、前述の選択ゲートトランジスタと同様に、ゲート電極ＰＧを備えている。ゲート電極ＰＧは、シリコン酸化膜５ｂを介して下層電極としての多結晶シリコン膜６ｂ、ゲート間絶縁膜７ｂ、上層電極としての多結晶シリコン膜８ｂが順次積層された構成となっている。周辺回路領域のトランジスタは、低圧系のものと高圧系のものがあり、耐圧に応じてシリコン酸化膜５ｂに対応するシリコン酸化膜の膜厚が異なるように形成されている。
ゲート間絶縁膜７ｂには、多結晶シリコン膜６ｂと多結晶シリコン膜８ｂを導通するための開口７ｂｂが形成され、この開口７ｂｂ内に多結晶シリコン膜８ｂが埋め込まれている。ゲート電極ＰＧの側壁には絶縁膜であるシリコン酸化膜９を加工して形成したスペーサ９ａが設けられている。ゲート電極ＰＧの両側のシリコン基板１にはソース／ドレイン領域となる第１の不純物拡散領域１ｄが形成され、その内側にスペーサ９ａを利用して形成したＬＤＤ構造を形成するための第２の不純物拡散領域１ｅが形成されている。
ゲート電極ＰＧおよびシリコン酸化膜９の各上面とシリコン基板１の表面には、バリア膜としてのシリコン窒化膜１０が所定膜厚で形成されている。シリコン基板１上のシリコン窒化膜１０の上面からゲート電極ＰＧ上のシリコン窒化膜１０の上面の高さまでＢＰＳＧ膜からなるシリコン酸化膜１１が埋め込み形成されている。このシリコン酸化膜１１およびシリコン窒化膜１０の上面には層間絶縁膜としてのシリコン酸化膜１２が所定膜厚で形成され、上面が平坦化処理されている。
次に、上記構成の製造工程について、図４〜図１６を参照しながら説明する。図４および図５は図３（ｂ）に相当する部分の製造工程における平面図である。図６〜図９（ａ）は図２中切断線Ａ−Ａで示す部分の模式的な断面図である。図９（ｂ）は周辺回路領域あるいはダミーセル領域ＤＡにおける幅の広いＳＴＩが形成された部分のＸ方向に対応した模式的な断面図である。図１０〜図１６の（ａ）は、図２中切断線Ｂ−Ｂで示す部分の模式的な断面図であり、図１０〜図１６の（ｂ）は図９（ｂ）に相当する部分の模式的な断面図であり、図１４〜図１６の（ｃ）は周辺回路部のトランジスタのＹ方向に対応する部分の模式的な断面図である。
まず、図６に示すように、Ｐ型のシリコン基板１の上に熱酸化により膜厚１０ｎｍのシリコン酸化膜５を形成し、この後、シリコン酸化膜５の上にフローティングゲートとなる多結晶シリコン膜６をＬＰＣＶＤ（low pressure chemical vapor deposition）法を用い不純物としてリン（Ｐ）を添加して膜厚８０ｎｍで形成する。この上にエッチング用のハードマスク材となり且つＣＭＰ（chemical mechanical polishing）処理でのストッパーとなるシリコン窒化膜１５を形成する。
続いて、図７に示すように、フォトリソグラフィ処理により、レジストを塗布パターンニングし、ＲＩＥ（reactive ion etching）法などのドライエッチング処理によりシリコン窒化膜１５、多結晶シリコン膜６、シリコン酸化膜５およびシリコン基板１を順次エッチングしてメモリセル領域のトレンチ１６を形成する（ダミーセル領域のＳＴＩ２ｂを形成するためのものとして、前述したトレンチ１３ａ、１３ｂをシリコン基板１に形成する）。
次に、図８に示すように、ＳＴＩ（shallow trench isolation）による素子分離領域を形成するためのシリコン酸化膜１４を堆積する。ここで、シリコン酸化膜１４は高アスペクト比のトレンチ１６を完全に埋め込むために、塗布系の酸化膜などを用いることがある。この場合には、シリコン酸化膜１４のウェット処理に対するエッチングレートが大きくなる。次に、堆積したシリコン酸化膜１４をＣＭＰ法により研磨し、シリコン窒化膜６をストッパーにしてトレンチ１６内部のシリコン酸化膜１４のみを残して平坦化する。
次に、図９（ａ）、（ｂ）、図１０（ａ）、（ｂ）に示すように（なお、図９（ｂ）と図１０（ｂ）は同じ部分を示す）、上記した平坦化の加工を施したシリコン基板１の上面に、ＬＰＣＶＤ法によりゲート間絶縁膜７を形成し、その上にフローティングゲート電極と同様にして、不純物としてリン（Ｐ）が添加された厚さ２００ｎｍの多結晶シリコン膜８を形成する。この多結晶シリコン膜８は、コントロールゲート電極となる。さらに、ゲート電極加工用のシリコン窒化膜１７を堆積する。
次に、図１１（ａ）に示すように、フォトリソグラフィ処理によりレジストをパターンニングしてこれをマスクとしてＲＩＥ法によりシリコン窒化膜１７を加工し、続いて加工したシリコン窒化膜１７をハードマスクとして多結晶シリコン膜８ａ、ゲート間電極膜７ａ、多結晶シリコン膜６ａおよびシリコン酸化膜５を垂直にエッチング加工してゲート電極構造を形成する。シリコン酸化膜５は残すようにしても良い。このとき、図１１（ｂ）に示すように、ＲＩＥ法によるエッチングが行なわれる部分のトレンチ１３ａ、１３ｂ内に形成していたシリコン酸化膜１４は、シリコン基板１の上面よりも低い位置までエッチングされる。次に、ゲート電極ＭＧ、ＳＧの間のシリコン基板１にイオン注入により不純物を導入してソース／ドレイン領域となる不純物拡散領域１ａ、１ｂを形成する。
続いて、図１２に示すように、拡散層形成に必要な側壁構造を形成するために、上記加工したシリコン基板１の上にシリコン酸化膜９を堆積し、ゲート電極ＭＧ−ＭＧの間およびゲート電極ＭＧ−ＳＧの間を埋め込むと共に、ゲート電極ＳＧ−ＳＧの間の側壁部とシリコン基板１の表面部を覆う状態とする。この場合、シリコン酸化膜９の膜厚は、ゲート電極ＭＧ−ＭＧの間は充填されるが、ゲート電極ＳＧ−ＳＧの間は充填されず凹部が形成される程度に設定されている。
次に、図１３に示すように、ＲＩＥ法を用いてシリコン酸化膜９を垂直にエッチング加工することでゲート電極ＳＧ同士が対向する部分の側壁に選択的にシリコン酸化膜９を残すようにしてスペーサ９ａが形成される。また、このエッチング加工では、ゲート電極ＭＧ−ＭＧの間、ＭＧ−ＳＧの間やあるいはトレンチ１３ａのように狭い部分ではエッチングされずに残った状態となり、広いトレンチ１３ｂの部分ではスペーサ９ｂを除いた部分が完全に除去される。このようにゲート電極ＳＧ−ＳＧの間に形成したスペーサ９ａをマスクとして利用してシリコン基板１に高濃度で不純物を導入することで不純物拡散領域１ｃが形成される。
図４は、上記した工程を実施した後におけるメモリセル領域ＳＡの外のダミーセル領域ＤＡの平面図を模式的に示しており、前述のように選択ゲート線ＳＬＧ１、ＳＬＧ２が互いに対向する側の側壁面のうちのダミーセル領域ＤＡに位置する部分に、それぞれスペーサＳＰ１、ＳＰ２が形成されている。このスペーサＳＰ１、ＳＰ２は前述したスペーサ９ａとして形成されたものである。
続いて、図１４（ａ）に示すように、レジスト１８を塗布し、リソグラフィー法を用いてゲート電極ＳＧ−ＳＧ間のみに開口部１８ａ（図５ではＭＡｐ）を形成するようにパターニングする。この後、ビット線コンタクトＣＢとゲート電極ＳＧの短絡不良が発生するのを防止するため、パターンニングしたレジスト１８をマスクとして、ＣＢが形成されるゲート電極ＳＧ−ＳＧの間の側壁に形成されているスペーサ９ａをウェットエッチング法などを用いて選択的にエッチングする。この時、図１４（ｂ）に示すように、広いＳＴＩ領域にはウェットエッチングレートの速いシリコン酸化膜１４が露出しているため、エッチングされないようにレジスト１８で覆うようにしている。また、図１４（ｃ）に示すように、周辺回路領域のトランジスタについてもスペーサ９ａを残した状態とするためにレジスト１８で覆うようにしている。
このとき、図５に示すように、同様にしてダミーセル領域ＤＡに形成されている幅の広い活性領域３ｅにおいても除去パターンＤＡｐによって除去された構成とされている。前述したように、ビット線コンタクトＣＢを形成する際のマスクパターンのうちのダミーセル領域ＤＡの部分に対応して補助パターン４ｂ、４ｃが設けられており、その終端部に位置する補助パターン４ｃはその特性上レジストに結像してしまう部分で、この領域がレジストの開口部ＤＡｐとして形成されている。
次に、図１５に示すように、コンタクトストッパーとしてシリコン窒化膜１０、ゲート層間膜としてＢＰＳＧなどからなるシリコン酸化膜１１を堆積する。シリコン窒化膜１０及び１７をストッパーとしてＣＭＰ法を用いて平坦化処理を施す。
続いて、図１６に示すように、配線層間膜としてのシリコン酸化膜１２を堆積する。さらに、ビット線コンタクトＣＢをゲート電極ＳＧ−ＳＧの間にフォトリソグラフィ処理により形成する。この時、ビット線コンタクトＣＢのパターン４ａの短径は５０ｎｍ程度の小さい穴であり、周期端のＣＢ形成には、レジストには解像されない特殊な補助パターン４ｂ、４ｃをフォトマスク４に入れる必要がある。最後に、ＲＩＥ法を用いてシリコン酸化膜１２、１１、シリコン窒化膜１０を垂直に加工して、ビット線コンタクトＣＢを形成し、配線としてＡｌなどを埋め込むことでコンタクトプラグ１３を形成する。
このような本実施形態によれば、ビット線コンタクトＣＢの形成時にマスクパターンに補助パターン４ｂ、４ｃを形成する場合に、メモリセル領域ＭＡから延長して形成される補助パターン４ｂの端部に位置する補助パターン４ｃの対応領域について、ビット線コンタクトＣＢを形成する領域のスペーサ９ａを除去するのと同時にその部分のスペーサ９ａを除去するようにしたので、ゲート電極ＳＧ−ＳＧの間のパターンニングに余裕を持たせることができ（オフセットを確保することができ）、解像した補助パターン４ｃの部分でダミーコンタクトホールが形成された場合でも、終端部が両脇のゲート電極ＳＧとの間で短絡不良が発生するのを防止することが出来る。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
ダミーセル領域ＤＡのＳＴＩの幅寸法は適宜の寸法で設定することができる。
ビット線コンタクトを形成するためのマスクパターンには、補助パターンによるコンタクトホールが形成される端部のみにスペーサを除去する領域を設定しているが、補助パターンを配置する領域全体のスペーサを除去するようにしてもよい。
ビット線コンタクトを形成するためのマスクパターンには、補助パターンによるコンタクトホールが形成される端部のみにスペーサを除去する領域を設定しているが、補助パターンを配置する領域全体のスペーサを除去するようにしてもよい。
電荷蓄積層は多結晶シリコン膜に限らず、例えばシリコン窒化膜を電荷蓄積層として用いても良い。
図面中、１はシリコン酸化膜（半導体基板）、２はＳＴＩ（素子分離領域）、３、３ａ〜３ｅは活性領域（素子形成領域）、４はマスクパターン、４ａはコンタクトパターン、４ｂ、４ｃは補助パターン、９はシリコン酸化膜（絶縁膜）、９ａはスペーサ（スペーサ絶縁膜）である。
Claims (4)
- メモリセル領域と、前記メモリセル領域に隣接して設けられ通常のデータ記憶には使用されないダミーセルが形成されたダミーセル領域と、周辺回路領域とを有する半導体基板と、
前記メモリセル領域の素子形成領域にゲート絶縁膜を介して形成されたゲート電極を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタが所定個数並んだ端部の前記メモリセル領域の素子形成領域に設けられ前記ゲート絶縁膜を介して形成された選択ゲート電極を有する選択ゲートトランジスタと、
前記周辺回路領域の素子形成領域にゲート絶縁膜を介して形成されたゲート電極を有する周辺回路用トランジスタと、
前記メモリセル領域、前記ダミーセル領域、前記周辺回路領域にわたり形成され、前記選択ゲートトランジスタを前記周辺回路用トランジスタに電気的に接続する選択ゲート線と、
前記選択ゲート電極に隣接する前記メモリセル領域の前記素子形成領域に電気的に接続されたコンタクトプラグと、
前記ダミーセル領域の前記選択ゲート線に隣接する素子形成領域に形成されたダミーコンタクトプラグと、
前記周辺回路用トランジスタのゲート電極の側壁に形成されたスペーサ絶縁膜とを備え、
前記選択ゲート電極の側壁にはスペーサ絶縁膜は形成されず、かつ前記ダミーセル領域中の前記ダミーコンタクトプラグが形成される領域に面した前記選択ゲート線の側壁を除く前記選択ゲート線の側壁にはスペーサ絶縁膜が形成されていることを特徴とする半導体記憶装置。 - 所定方向に延出する素子形成領域が素子分離領域を介して複数形成され前記素子形成領域にメモリセルトランジスタおよび選択ゲートトランジスタが形成されたメモリセル領域と、周辺回路トランジスタが形成された周辺回路領域と、前記メモリセル領域に隣接して設けられ通常のデータ記憶には使用されないダミーセルが形成されたダミーセル領域とを有する半導体基板と、
前記所定方向に交差して、メモリセル領域、前記ダミーセル領域、前記周辺回路領域にわたり形成され、前記選択ゲートトランジスタを前記周辺回路トランジスタに電気的に接続する選択ゲート線と、
前記選択ゲートトランジスタの選択ゲート電極に隣接する前記メモリセル領域の前記素子形成領域に電気的に接続されたコンタクトプラグと、
前記ダミーセル領域の前記選択ゲート線に隣接する素子形成領域に形成されたダミーコンタクトプラグと、
前記周辺回路用トランジスタのゲート電極の側壁に形成されたスペーサ絶縁膜とを備え、
前記スペーサ絶縁膜は、前記メモリセル領域の選択ゲート線の側壁を除くと共に前記ダミーセル領域中の前記ダミーコンタクトプラグが形成される領域に面した前記選択ゲート線の側壁を除いて、前記ダミーセル領域中の前記選択ゲート線の側壁にも形成されていることを特徴とする半導体記憶装置。 - 請求項２記載の半導体記憶装置において、
前記ダミーセル領域は、前記メモリセル領域と前記周辺回路領域との間に配置された第１の領域と、前記メモリセル領域の前記第１の領域とは反対側に配置された第２の領域からなり、前記ダミーコンタクトプラグは前記第１および前記第２の領域それぞれに設けられたことを特徴とする半導体記憶装置。 - 半導体基板上にゲート絶縁膜およびゲート電極層を積層形成すると共に、当該半導体基板の表層に溝を形成して絶縁膜を埋め込むことにより素子分離領域を形成し、その後メモリセル領域のセルゲート電極、選択ゲート電極、周辺回路領域のトランジスタのゲート電極および前記メモリセル領域の外側に通常のデータ記憶には使用されないダミーゲート電極を形成する工程と、
前記メモリセルゲート電極間に絶縁膜を埋め込むと共に、前記選択ゲート電極および前記ダミーゲート電極の側壁が対向する部分と前記周辺回路領域のトランジスタのゲート電極の側壁部分とに前記絶縁膜によりスペーサを形成する工程と、
前記選択ゲート電極が隣接する部分の前記半導体基板の表面と電気的に接続をとるためのコンタクトホールを形成する部分の当該選択ゲート電極側壁に形成されている前記スペーサを除去すると共に、前記ダミーゲート電極の前記メモリセル領域から所定距離離れた位置であって後工程でダミーコンタクトホールが形成される部分の前記スペーサを除去する工程と、
前記スペーサを除去した部分の前記半導体基板へコンタクトホールを形成する工程と
を備え、
前記コンタクトホールを形成する工程では、前記メモリセル領域のコンタクトホールを形成するためのマスクパターンと、前記メモリセル領域から所定距離離れた位置の前記スペーサを除去する位置までの間に対応した解像不能な半透明の補助パターンとを備えたフォトマスクを用いてパターンニングすることを特徴とする半導体記憶装置の製造方法。
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