JP5548350B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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- 半導体基板上にラインアンドスペースの周期性を持って形成された複数の第1のアクティブエリア及び第1の素子分離領域と、
前記第1のアクティブエリア上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1の浮遊ゲートと、
前記半導体基板上の前記複数の前記第1のアクティブエリア及び前記第1の素子分離領域の外側に形成され、前記第1のアクティブエリアより幅が広い第2、第3のアクティブエリアと、
前記第2のアクティブエリアと前記第3のアクティブエリアとの間に形成され、前記第1の素子分離領域より幅が広い第2の素子分離領域と、
前記第2のアクティブエリア上に形成され、前記第1のゲート絶縁膜と同じ膜厚を持つ第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2の浮遊ゲートと、
前記第3のアクティブエリア上に形成され、前記第1のゲート絶縁膜より膜厚が厚い第3のゲート絶縁膜と、
前記第3のゲート絶縁膜上に形成された第3の浮遊ゲートと、
前記第1、第2、第3の浮遊ゲート上及び前記第1、第2の素子分離領域上に形成されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に形成された制御ゲートとを具備し、
前記第2の素子分離領域の上面は、前記第2の浮遊ゲートの端部から前記第2の素子分離領域の幅の途中まで前記第2の浮遊ゲートの上面より低く形成され、前記途中から前記第3の浮遊ゲートの端部まで前記第3の浮遊ゲートの上面と同じ高さに形成されていることを特徴とする不揮発性半導体記憶装置。 - 前記第2の浮遊ゲートの上面より低い前記第2の素子分離領域の上面の長さは、前記第1のアクティブエリア間に配置された前記第1の素子分離領域の幅と同じ長さであることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第2の浮遊ゲートの上面より低い前記第2の素子分離領域の上面の長さは、前記第1のアクティブエリア間に配置された前記第1の素子分離領域の幅以上で、かつ前記制御ゲートの膜厚の2倍以下であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 半導体基板上にラインアンドスペースの周期性を持つ複数の第1のアクティブエリア及び第1の素子分離領域を形成すると共に、前記半導体基板上の前記複数の前記第1のアクティブエリア及び前記第1の素子分離領域の外側に、前記第1のアクティブエリアより幅が広い第2、第3のアクティブエリアを形成し、前記第2のアクティブエリアと前記第3のアクティブエリアとの間に前記第1の素子分離領域より幅が広い第2の素子分離領域を形成する工程と、
前記第1、第2、第3のアクティブエリア上にそれぞれ第1、第2、第3のゲート絶縁膜を形成する工程と、
前記第1、第2、第3のゲート絶縁膜上にそれぞれ第1、第2、第3の浮遊ゲートを形成する工程と、
前記第2の素子分離領域の上面を、前記第2の浮遊ゲートの端部から前記第2の素子分離領域の幅の途中まで前記第2の浮遊ゲートの上面より低く形成し、前記途中から前記第3の浮遊ゲートの端部まで前記第3の浮遊ゲートの上面と同じ高さに形成する工程と、
前記第1、第2の浮遊ゲート上及び前記第1、第2の素子分離領域上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に制御ゲートを形成する工程と、
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第2の浮遊ゲートの上面より低い前記第2の素子分離領域の上面の長さは、前記第1のアクティブエリア間に配置された前記第1の素子分離領域の幅以上で、かつ前記制御ゲートの膜厚の2倍以下であることを特徴とする請求項4に記載の不揮発性半導体記憶装置の製造方法。
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