JP2014053436A - 半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】基板ガウジングを抑制し、かつ、チップサイズを小さくできる半導体記憶装置の製造方法を提供する。
【解決手段】本実施形態の方法は、半導体基板の上方にゲート電極材料およびハードマスク材料を堆積する。メモリセルアレイ領域のハードマスク材料上に第１の芯材を形成し、かつ、選択ゲート領域のハードマスク材料上に第２の芯材を形成する。第１の芯材の側面に第１の側壁マスクを形成し、第２の芯材の側面に第２の側壁マスクを形成する。第２の芯材の上部を除去して第２の側壁マスクの上部側面を露出させる。第１の側壁マスク間の間隙に犠牲膜を埋め込み、第２の側壁マスクの上部側面に犠牲スペーサを形成する。第２の芯材に最も近い第１の芯材と犠牲スペーサとの間に外縁が位置し、第２の芯材を被覆するレジスト膜を形成する。レジスト膜をマスクとして用いて第１の芯材を除去する。犠牲膜および犠牲スペーサを除去する。
【選択図】図２

Description

本発明による実施形態は、半導体記憶装置の製造方法に関する。

従来からＮＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置では、メモリセルを選択するために選択ゲートトランジスタがメモリセルアレイの両端に設けられている。メモリセルの各ゲート電極を形成するために用いられるハードマスクは、側壁をマスクとして加工される（側壁転写法）。一方、選択ゲートトランジスタの各ゲート電極を形成されるために用いられるハードマスクはリソグラフィ技術のレジスト膜をマスクとして加工される。リソグラフィ技術においてアライメントの余裕を得るために、選択ゲートトランジスタとメモリセルアレイとの間のスペース幅は、メモリセル間の間隔よりも広く設計される必要がある。

しかし、選択ゲートトランジスタとメモリセルアレイとの間のスペース幅が広いと、選択ゲートトランジスタおよびメモリセルの各ゲート電極をＲＩＥ（Reactive Ion Etching）で加工する際に、選択ゲートトランジスタとメモリセルアレイとの間のスペース領域において、半導体基板が抉れてしまうという現象（基板ガウジング）が生じる。

このような基板ガウジングは、選択ゲートトランジスタとメモリセルアレイとの間のスペース領域における拡散層の抵抗を上昇させ、セル電流を低下させる原因となる。また、選択ゲートトランジスタとメモリセルアレイとの間のスペース幅が広いと、チップサイズが大きくなるという問題も生じる。

特開２０１０−２４５１７３号公報

選択ゲートトランジスタとメモリセルアレイとの間のスペース領域における基板ガウジングを抑制し、かつ、チップサイズを小さくすることができる半導体記憶装置の製造方法を提供する。

本実施形態による半導体記憶装置の製造方法は、複数のメモリセルと、複数のメモリセルを備えるメモリセルアレイの端に設けられた選択ゲートトランジスタとを備えた半導体記憶装置の製造方法である。半導体基板の上方に複数のメモリセルおよび選択ゲートトランジスタのゲート電極材料を堆積する。ゲート電極材料上にハードマスク材料を堆積する。メモリセルアレイの領域のハードマスク材料上に第１の芯材を形成し、かつ、選択ゲートトランジスタの領域のハードマスク材料上に第２の芯材を形成する。複数のメモリセルのゲート電極のパターンに第１の側壁マスクを形成するように第１の芯材の側面に第１の側壁マスクを形成し、かつ、選択ゲートトランジスタのゲート電極上の一部に第２の側壁マスクを形成するように第２の芯材の側面に第２の側壁マスクを形成する。第２の芯材の上部を除去して第２の側壁マスクの上部側面を露出させる。隣接する第１の側壁マスク間の間隙に犠牲膜を埋め込み、かつ、第２の側壁マスクの上部側面に犠牲スペーサを形成する。第２の芯材に最も近い第１の芯材と犠牲スペーサとの間のいずれかの位置に外縁が位置し、第２の芯材を被覆するレジスト膜を形成する。レジスト膜をマスクとして用いて、第１の芯材を除去する。犠牲膜および犠牲スペーサを除去する。

本実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイＭＣＡの構成図。 ＮＡＮＤストリングＮＳの断面図。 本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図３に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図４に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図５に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図６に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図７に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図８に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図９に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図１０に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図１１に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。 図１２に続く、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。なお、上下等方向を指す語は、半導体基板のメモリセルＭＣが設けられる面側を上とした場合の相対方向を指し、重力加速度方向を基準とした上方向と異なる場合がある。

（第１の実施形態）
図１は、本実施形態に従ったＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイＭＣＡの構成図である。メモリセルアレイＭＣＡは、各カラムのビット線ＢＬに接続される複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、直列に接続された複数のメモリセルＭＣと、これらのメモリセルＭＣの両端に接続された選択ゲートトランジスタＳＧＳ、ＳＧＤとを含む。この例では、各ＮＡＮＤストリングＮＳにおいて５つのメモリセルＭＣが直列に接続されているが、通常、３２個または６４個のメモリセルＭＣが直列に接続されている。ＮＡＮＤストリングＮＳの一端は、対応するビット線ＢＬに接続され、その他端は共通ソース線ＳＬに接続されている。尚、図１は、メモリセルアレイＭＣＡとしてデータ消去単位であるメモリセルブロックを示している。通常、メモリセルアレイＭＣＡは、図１に示すようなメモリセルブロックを複数備えている。

メモリセルＭＣのコントロールゲートＣＧは、そのメモリセルＭＣが属するページのワード線ＷＬに接続されている。選択ゲートトランジスタＳＧＤ、ＳＧＳのゲートは、選択ゲート線ＳＧＬ１またはＳＧＬ２に接続されている。ページは、データ読出しまたはデータ書込みの単位である。

複数のワード線ＷＬは、ロウ方向に延伸しており、複数のビット線ＢＬは、ロウ方向にほぼ直交するようにカラム方向に延伸している。

図１に示すように、メモリセルＭＣは、ワード線ＷＬとビット線ＢＬとによって構成される格子形状の交点に対応して設けられている。尚、本実施形態のメモリセルアレイＭＣＡ（メモリセルブロック）は、５×６（３０個）のメモリセルＭＣを含むが、１ブロック内のメモリセルＭＣの個数は、これに限定されない。

メモリセルＭＣは、電荷蓄積層ＣＡおよびコントロールゲートＣＧを有するｎ型ＦＥＴ（Field-Effect Transistor）を用いることができる。ワード線ＷＬによってコントロールゲートＣＧに電圧を与えることで、電荷蓄積層ＣＡに電荷（電子）を注入し、あるいは、電荷蓄積層ＣＡから電荷（電子）を放出させる。これにより、メモリセルＭＣにデータを書き込み、あるいは、メモリセルＭＣのデータを消去する。メモリセルＭＣは、電荷蓄積層ＣＡに蓄積された電荷（電子）の数に応じた閾値電圧を有する。メモリセルＭＣは、閾値電圧の違いとして、二値データ（１ビット）あるいは多値データ（２ビット以上）を電気的に記憶することができる。このようにメモリセルＭＣは、電荷蓄積型の不揮発性メモリでもよい。

図２は、ＮＡＮＤストリングＮＳの断面図である。ＮＡＮＤストリングＮＳは、シリコン基板１０に形成されたＰ型ウェル１２上に形成されている。セルソース線ＣＳＬは、ＮＡＮＤストリングＮＳのソース側に接続されたソース側選択ゲートトランジスタＳＧＳに接続されている。一方、ビット線ＢＬは、ＮＡＮＤストリングＮＳのドレイン側に接続されたドレイン側選択ゲートトランジスタＳＧＤに接続されている。

カラム方向に隣接する複数のメモリセルＭＣはｎ^＋拡散層を共有しており、それにより、選択ゲートトランジスタＳＧＤとＳＧＳとの間において、複数のメモリセルＭＣは直列に接続されている。

各メモリセルＭＣは、トンネルゲート絶縁膜１５を介してシリコン基板１０上に設けられた電荷蓄積層ＣＡと、ＩＰＤ（Inter Layer Dielectric）膜２０を介して電荷蓄積層ＣＡ上に設けられたコントロールゲートＣＧとを含む。コントロールゲートＣＧは、ワード線ＷＬと接続され、あるいは、ワード線ＷＬとして機能するので、これをワード線ＷＬとも呼ぶ。

選択ゲートトランジスタＳＧＤ、ＳＧＤのゲート電極は、メモリセルＭＣの電荷蓄積層ＣＡおよびコントロールゲートＣＧと同じ材料で構成されている。しかし、電荷蓄積層ＣＡとコントロールゲートＣＧとの間のＩＰＤ膜２０の一部は除去され電気的に接続されている。

選択ゲートトランジスタＳＧＤ、ＳＧＤは、メモリセルアレイＭＣＡおよびＮＡＮＤストリングＮＳの端に設けられており、メモリセルアレイＭＣＡからＮＡＮＤストリングＮＳおよびメモリセルＭＣを選択的に図１に示すビット線ＢＬまたはソース線ＳＬに接続するために設けられている。

電荷蓄積層ＣＡは、ワード線ＷＬによって電圧制御され、トンネルゲート絶縁膜１５を介して電荷（例えば、電子）を取り込み、その電荷を蓄積することができる。逆に、電荷蓄積層ＣＡは、トンネルゲート絶縁膜１５を介して電荷（例えば、電子）を放出することもできる。

選択ゲートトランジスタＳＧＤ、ＳＧＤとメモリセルＭＣとの間に、ダミーセルＤＣが設けられている。ダミーセルＤＣは、非選択のメモリセルＭＣと同様に動作するが、データを格納しない。従って、データ書込みおよびデータ読出しにおいて、ダミーセルＤＣは、導通状態になるが、データの書込みまたはデータの読出しのために選択されることはない。よって、図１の回路図において、ダミーセルＤＣは省略されている。

メモリセルＭＣのコントロールゲートＣＧ、ダミーセルＤＣのコントロールゲートＣＧｄおよび選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧの上には、金属層ＭＬが設けられている。金属層ＭＬは、例えば、タングステン等の低抵抗金属を用いて形成されている。金属層ＭＬは、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート抵抗を低減させるために設けられている。メモリセルＭＣは微細化されているが、金属層ＭＬが設けられていることによって、ワード線ＷＬの抵抗を低く抑えることができる。

カラム方向において、複数のメモリセルＭＣのコントロールゲートＣＧおよび電荷蓄積層ＣＡ（以下、単に、ゲート電極ＣＧ、ＣＡとも言う）は、間隔Ｐ１ごとに配置されている。また、カラム方向におけるダミーセルＤＣのコントロールゲートＣＧｄおよび電荷蓄積層ＣＡｄ（以下、単に、ゲート電極ＣＧｄ、ＣＡｄとも言う）とメモリセルアレイＭＣＡの端におけるメモリセルＭＣのゲート電極ＣＧ、ＣＡとの間隔も、間隔Ｐ１にほぼ等しい。さらに、カラム方向におけるダミーセルＤＣのゲート電極ＣＧｄ、ＣＡｄと選択ゲートトランジスタＳＧＤ（またはＳＧＳ）のゲート電極ＳＧとの間の間隔も、間隔Ｐ１とほぼ等しい。即ち、複数のメモリセルＭＣのゲート電極ＣＧ、ＣＡ、ダミーセルＭＣのゲート電極ＣＧｄ、ＣＡｄ、および、選択ゲートトランジスタＳＧＤ（またはＳＧＳ）のゲート電極ＳＧは、カラム方向に等ピッチ（Ｐ１）で配置されている。

一般に、半導体装置の製造工程において、リソグラフィ技術による最小加工寸法Ｆ（Feature size）以下のパターンを形成するために、側壁転写法が用いられている。側壁転写法によれば、リソグラフィ技術の最小加工寸法Ｆのハーフピッチあるいはそれ以下のピッチを有するパターンを形成することができる。

従来、メモリセルＭＣのゲート電極ＣＧ、ＣＡ上のハードマスクは、側壁転写法による側壁をマスクとして加工されるが、選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧ上のハードマスクは、リソグラフィ技術によるレジスト膜をマスクとして加工される。このとき、側壁転写法に用いられる側壁は、上述の通りハーフピッチ化されているので、リソグラフィ技術においてアライメントの余裕を得るためには、メモリセルＭＣのゲート電極ＣＧ、ＣＡと選択ゲートトランジスタＳＧＤ、ＳＧＳのゲート電極ＳＧとの間の間隔を複数のメモリセルＭＣのゲート電極ＣＧ、ＣＡ間の間隔よりも広く設計する必要があった。即ち、微細化が進むことによって、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の間隔は、複数のメモリセルＭＣ間のピッチよりも広げる必要があった。

一方、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の間隔が広いと、上述の通り、基板ガウジングが選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の半導体基板において生じやすくなる。

本実施形態は、後述のように、犠牲膜および犠牲スペーサを用いることによって、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣまたはダミーセルＤＣとの間の間隔を複数のメモリセルＭＣのピッチＰ１とほぼ等しくし、かつ、リソグラフィ技術におけるアライメントに余裕を持たせる。選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の間隔を複数のメモリセルＭＣのピッチＰ１とほぼ等しくすることによって、ゲート電極加工時における基板ガウジングを抑制することができる。

図３〜図１３は、本実施形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの製造方法を示す断面図である。図３〜図１３の断面図は、アクティブエリアＡＡおよびビット線ＢＬに沿ったカラム方向の断面図である。また、図３〜図１３の断面図は、選択ゲートトランジスタＳＧＤ（またはＳＧＳ）およびその周辺のダミーセルＤＣおよびメモリセルＭＣを示す。尚、図６〜図１３は、ハードマスク３０およびそれより上層の断面を示す。

まず、シリコン基板１０上にトンネルゲート絶縁膜１５を形成する。トンネルゲート絶縁膜１５には、例えば、シリコン酸化膜を用い、シリコン基板１０を酸化して形成される。次に、電荷蓄積層ＣＡの材料をトンネルゲート絶縁膜１５上に堆積する。電荷蓄積層ＣＡの材料は、例えば、ポリシリコン、あるいは、ポリシリコンおよびシリコン窒化膜の積層膜等を用いて形成される。次に、ここでは図示しないが、アクティブエリアＡＡを分離するために、素子分離領域（ＳＴＩ（Shallow Trench Isolation）を形成する。次に、ＩＰＤ膜２０を電荷蓄積層ＣＡ上に堆積し、選択ゲートトランジスタＳＧＳ、ＳＧＤを形成する領域に設けられたＩＰＤ膜２０の一部を除去（図３中では図示を省略し１箇所のみ）する。ＩＰＤ膜２０は、例えば、シリコン酸化膜、シリコン窒化膜またはＨｉｇｈ−ｋ膜等の絶縁膜である。次に、コントロールゲートＣＧの材料をＩＰＤ膜２０上に堆積する。コントロールゲートＣＧの材料は、例えば、ドープトポリシリコン等の導電膜である。次に、コントロールゲートＣＧ上に金属膜ＭＬが形成される。金属膜ＭＬは、例えば、タングステン等の低抵抗金属を用いて形成されている。このように、ゲート電極の材料として電荷蓄積層ＣＡ、コントロールゲートＣＧおよび金属層ＭＬの各材料がシリコン基板１０の上方に堆積される。

尚、選択ゲートトランジスタＳＧＳ、ＳＧＤにおいては、コントロールゲートＣＧの材料は、ＩＰＤ２０を除去した部分において、電荷蓄積層ＣＡの材料上に堆積され、コントロールゲートＣＧは、電荷蓄積層ＣＡに電気的に接続される。

次に、金属膜ＭＬ上にハードマスク３０の材料を堆積する。ハードマスク３０の材料は、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜を用いて形成される。次に、ハードマスク３０上に側壁マスクを形成するための芯材４０の材料を堆積する。芯材４０の材料は、ハードマスク３０を選択的にエッチング可能な材料であればよく、例えば、シリコン酸化膜、シリコン窒化膜、またはポリシリコン等を用いて形成される。

次に、芯材４０の材料上にさらに側壁膜を形成するための芯材４５の材料を堆積する。芯材４５は、芯材４０を選択的にエッチング可能な材料であればよく、例えば、シリコン酸化膜、シリコン窒化膜、ポリシリコン、カーボン膜等を用いて形成される。

さらに、リソグラフィ技術を用いて、芯材４５の材料上にレジスト膜５０を形成する。これにより、図３に示す構造が得られる。このとき、メモリセル領域ＲＭＣおよびダミーセル領域ＲＤＣにおけるレジスト膜５０をレジスト膜５１と呼び、選択ゲート領域ＲＳＧにおけるレジスト膜５０をレジスト膜５２と呼ぶ。カラム方向におけるレジスト膜５１の幅および隣接するレジスト膜５１間の間隔は、Ｐ０である。また、カラム方向におけるレジスト膜５１とレジスト膜５２との間の間隔もＰ０である。間隔Ｐ０は、リソグラフィ技術における解像度を考慮して２Ｆ以上の間隔である。間隔Ｐ０が２Ｆ以上の場合、複数のメモリセルＭＣのピッチおよび選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間の間隔Ｐ１をハーフピッチ（Ｆ／２）以下にするために、側壁転写法を複数回実行すればよい。例えば、２Ｆの間隔Ｐ０をハーフピッチ（Ｆ／２）の間隔Ｐ１にするためには、側壁転写法を２回実行する（側壁ダブルパターニング）。

より詳細には、レジスト膜５０をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）法で、芯材４５の材料を加工する。スリミング工程は、ＲＩＥ法またはウェットエッチングによって材料の側面をエッチングする工程である。芯材４５をスリミングすることによって、芯材４５の幅をほぼＦにする。これにより、図４に示すように、隣接する芯材４５間の間隔を３Ｆにする。即ち、芯材４５のライン幅およびスペース幅は、それぞれＦおよび３Ｆとなる。

メモリセル領域ＲＭＣおよびダミーセル領域ＲＤＣにおける芯材４５を芯材４６と呼び、選択ゲート領域ＲＳＧにおける芯材４５を芯材４７と呼ぶ。カラム方向における芯材４６の幅はＦとなり、隣接する芯材４６間の間隔は３Ｆとなる。また、カラム方向における芯材４６と芯材４７との間の間隔も３Ｆとなる。選択ゲート領域ＲＳＧにおける芯材４７は、３Ｆよりも広く形成されている。

次に、芯材４６，４７および芯材４０上に側壁膜４９の材料を堆積し、その後ＲＩＥ法を用いて芯材４６、４７の上面が露出されるまで側壁膜４９の材料をエッチングバックする。これにより、図４に示すように、芯材４５の側面に側壁膜４９が形成される。

芯材４５を除去した後、側壁膜４９をマスクとして用いて、ＲＩＥ法で芯材４０の材料を加工する。これにより、図５に示すようにメモリセル領域ＲＭＣおよびダミーセル領域ＲＤＣのハードマスク３０の材料上に第１の芯材４１を形成し、かつ、選択ゲート領域ＲＳＧのハードマスク３０の材料上に第２の芯材４２を形成する。メモリセル領域ＲＭＣおよびダミーセル領域ＲＤＣにおける芯材４０を第１の芯材４１と呼び、選択ゲート領域ＲＳＧにおける芯材４０を第２の芯材４２と呼ぶ。第１の芯材４１のライン幅およびスペース幅は、それぞれＦとなる。第１の芯材４１と第２の芯材４２との間のスペース幅もＦとなる。

次に、芯材４１、４２をスリミングすることによって、第１の芯材４１の幅をほぼＦ／２（ハーフピッチ）にする。これにより、カラム方向における第１の芯材４１の幅はＦ／２となり、隣接する第１の芯材４１間の間隔は（３／２）Ｆとなる。即ち、第１の芯材４１のライン幅およびスペース幅は、それぞれＦ／２および（３／２）Ｆとなる。また、カラム方向における第１の芯材４１と第２の芯材４２との間の間隔も（３／２）Ｆとなる。選択ゲート領域ＲＳＧにおける第２の芯材４２は、図４に示す芯材４７の幅とほぼ同様の幅を有する。

次に、ＣＶＤ（Chemical Vapor Deposition）法を用いて第１の芯材４１、第２の芯材４２およびハードマスク３０上に側壁マスク６０の材料を堆積し、その後、ＲＩＥ法を用いて芯材４１、４２の上面が露出されるまで側壁マスク６０の材料をエッチングバックする。これにより、図６に示すように、第１の芯材４１および第２の芯材４２の側面にそれぞれ第１の側壁マスク６１および第２の側壁マスク６２が形成される。

側壁マスク６０の材料は、芯材４０およびハードマスク３０を選択的にエッチング可能な材料であり、例えば、シリコン酸化膜、シリコン窒化膜、ポリシリコン等を用いて形成される。側壁マスク６０の材料の厚みは、約（１／２）Ｆである。

第１の側壁マスク６１は、複数のメモリセルＭＣのゲート電極ＣＧ、ＣＡのレイアウトパターンに形成される。第２の側壁マスク６２および第２の芯材４２は、選択ゲートトランジスタＳＧＤまたはＳＧＳのゲート電極ＳＧのレイアウトパターンに形成される。以下、第１の芯材４１の側面に形成された側壁マスク６０を第１の側壁マスク６１と呼び、第２の芯材４２の側面に形成された側壁マスク６０を第２の側壁マスク６２と呼ぶ。

次に、リソグラフィ技術を用いて、第２の芯材４２の上面の一部を露出するように、レジスト膜７０を形成する。図７に示すように、ＣＤＥ法またはウェットエッチングを用いて第２の芯材４２の上部を選択的にエッチングし、第２の側壁マスク６２の上部側面Ｆ６２を露出させる。

レジスト膜７０の除去後、図８に示すように、ＣＶＤ法を用いて、第１および第２の側壁マスク６１、６２、第１および第２の芯材４１、４２上に犠牲膜８０の材料を堆積する。犠牲膜８０は、隣接する第１の側壁マスク６１間の間隙、および、第１の側壁マスク６１と第２の側壁マスク６２との間隙にも埋め込まれる。犠牲膜８０の材料は、第１の芯材４１を選択的に除去し、並びに、第１および第２の側壁マスク６１、６２に対して選択的に除去され得る材料である必要がある。犠牲膜８０の材料は、例えば、アモルファスシリコンを用いて形成される。

次に、ＲＩＥ法を用いて、第１および第２の芯材４１、４２、第１および第２の側壁マスク６１、６２の上面が露出されるまで犠牲膜８０の材料をエッチングバックする。これによって、隣接する第１の側壁マスク６１間の間隙に犠牲膜８１を埋め込み、かつ、第２の側壁マスク６２の上部側面Ｆ６２に犠牲スペーサ８２を形成する。第１の側壁マスク６１と第２の側壁マスク６２との間の間隙にも犠牲膜８１が埋め込まれている。

次に、図１０に示すように、リソグラフィ技術を用いて、レジスト膜９０を形成する。レジスト膜９０は、第２の芯材４２を被覆する。また、レジスト膜９０のカラム方向の外縁は、第２の芯材４２に最も近い第１の芯材４１＿１と犠牲スペーサ８２との間のいずれかに位置する。即ち、レジスト膜９０のカラム方向の外縁は、第１の芯材４１＿１と犠牲スペーサ８２との間において、第１の芯材４１＿１、第１の側壁マスク６１＿１、犠牲膜８１＿１、第２の側壁マスク６２および犠牲スペーサ８２のいずれかの上に位置する。さらに換言すると、レジスト膜９０の外縁は、第２の芯材４２から２番目に近い第１の側壁マスク６１＿２の第２の芯材４２側の側面Ｆ６１＿２と、犠牲スペーサ８２の第２の側壁マスク６２に面する側とは反対側の側面Ｆ８２との間にある。即ち、レジスト膜９０の外縁は、側面Ｆ６１＿２と側面Ｆ８２との間にある。側面Ｆ６１＿２と側面Ｆ８２との間の幅Ｗｐｒは、リソグラフィ工程におけるレジスト膜９０のアライメントの許容範囲を示す。本実施形態では、犠牲膜８１および犠牲スペーサ８２を設けることによって、幅ＷｐｒをＦ２以上に広げている。これにより、レジスト膜９０のアライメントが或る程度ずれたとしても、メモリセルＭＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの各ゲート電極を精度良く加工することができる。

次に、レジスト膜９０をマスクとして用いて、ＲＩＥ法、ウェットエッチングによって、第１の芯材４１を除去する。これにより、図１１に示す構造が得られる。このとき、第１の芯材４１は、犠牲膜８１、犠牲スペーサ８２、第１の側壁マスク６１に対して選択的に除去される。また、レジスト膜９０が第２の芯材４２に最も近い第１の芯材４１＿１上に存在していても、第１の芯材４１＿１の上面の一部が露出されている限りにおいて、第１の芯材４１＿１の除去は可能である。従って、レジスト膜９０の外縁は、上述のとおり、側面Ｆ６１＿２と側面Ｆ８２との間にあればよいと言うことができる。

次に、硫酸加水溶液またはアッシングを用いてレジスト膜厚９０を除去した後、ＲＩＥ法、ウェットエッチングまたはアッシングを用いて、犠牲膜８１および犠牲スペーサ８２を選択的に除去する。これにより、図１２に示すように、第１および第２の側壁マスク６１、６２および第２の芯材４２が残置される。第２の側壁マスク６２および第２の芯材４２は、選択ゲートトランジスタＳＧＤまたはＳＧＳのゲート電極ＳＧのレイアウトパターンに形成されている。第１の側壁マスク６１は、メモリセルＭＣのゲート電極ＣＧ、ＣＡおよびダミーセルＤＣのゲート電極ＣＧｄ、ＣＡｄのレイアウトパターンに形成されている。第１の側壁マスク６１と第２の側壁マスク６２との間の間隔は、互いに隣接する複数の第１の側壁マスク６１間の間隔にほぼ等しい。第１の側壁マスク６１と第２の側壁マスク６２との間の間隔、および、第１の側壁マスク６１間の間隔は、最小加工寸法Ｆのほぼ２分の１となる。尚、側壁転写法をさらに繰り返すことによって、第１の側壁マスク６１と第２の側壁マスク６２との間の間隔、および、第１の側壁マスク６１間の間隔は、最小加工寸法Ｆの２分の１未満（例えば、Ｆ／４，Ｆ／８等）にすることもできる。

次に、第１および第２の側壁マスク６１、６２および第２の芯材４２をマスクとして用いて、ＲＩＥ法でハードマスク３０を加工する。さらに、ハードマスク３０をマスクとして用いて、ＲＩＥ法で金属層ＭＬ、コントロールゲートＣＧ、ゲート間絶縁膜２０、電荷蓄積層ＣＡの各材料を加工する。これにより図１３に示すように、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの各ゲート電極が形成される。このとき、第１の側壁マスク６１と第２の側壁マスク６２との間の間隔、および、第１の側壁マスク６１間の間隔は、最小加工寸法Ｆのほぼ２分の１（ハーフピッチ）であるので、基板ガウジングを抑制できる。尚、図２および図１３において各構成の縮尺は一致していないが、両者は同一のメモリを示している。

ハードマスク３０が金属層ＭＬ、コントロールゲートＣＧ、ゲート間絶縁膜２０、電荷蓄積層ＣＡに転写されるので、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの各ゲート電極間の間隔Ｐ１は、最小加工寸法Ｆのほぼ２分の１（ハーフピッチ）となる。

さらに、選択ゲート領域ＲＳＧの金属層ＭＬ、コントロールゲートＣＧ、ゲート間絶縁膜２０、電荷蓄積層ＣＡの一部を周知のリソグラフィ方法を用いてエッチングし、コンタクトを形成するための領域を形成した後、ゲート電極材料ＭＬ、ＣＧ、ＣＡをマスクとして用いて、アクティブエリアＡＡに不純物を注入することによって、ソース層およびドレイン層を形成する。その後、層間絶縁膜、コンタクト、金属配線等を形成することによって、多層配線構造を形成する。これにより、図２に示すようなＮＡＮＤ型フラッシュＥＥＰＲＯＭが完成する。

本実施形態によれば、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの各ゲート電極が最小加工寸法Ｆのほぼ２分の１の間隔（ハーフピッチ）で配列されている。従って、ゲート電極材料ＭＬ、ＣＧ、ＣＡの加工時に、メモリセルＭＣまたはダミーセルＤＣと選択ゲートトランジスタＳＧＤ、ＳＧＳとの間のシリコン基板１０は抉れない。即ち、本実施形態によれば、基板ガウジングを抑制することができる。基板ガウジングを抑制することによって、メモリセルＭＣまたはダミーセルＤＣと選択ゲートトランジスタＳＧＤ、ＳＧＳとの間の拡散層の抵抗の上昇を抑制することができるので、セル電流の低下を抑制することができる。

本実施形態では、図９に示すように、隣接する第１の側壁マスク６１間の間隙に犠牲膜８１を埋め込み、かつ、第２の側壁マスク６２の上部側面Ｆ６２に犠牲スペーサ８２を形成する。これにより、図１１に示すレジスト膜９０のアライメントの許容範囲Ｗｐｒが広くなる。従って、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの各ゲート電極がハーフピッチで配列されているが、図１１に示すリソグラフィ工程のアライメントは、比較的容易に行なうことができる。

また、メモリセルＭＣ、ダミーセルＤＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳの各ゲート電極がハーフピッチで配列されているので、メモリのチップサイズが従来よりも小さくなる。

さらに、本実施形態では、側壁転写法を複数回実行している。これにより、図３に示すゲート電極加工のための最初のリソグラフィ工程では、最小加工寸法Ｆの２倍以上のライン幅およびスペース幅でレジスト膜５０を形成することができる。

通常、メモリセルＭＣおよび選択ゲートトランジスタＳＧＤ、ＳＧＳのように非周期パターンにおける解像度は、メモリセルアレイのゲート電極のような周期パターンにおける解像度より劣る。従って、リソグラフィ技術を用いて、レジスト膜５０のライン幅またはスペース幅を最小加工寸法Ｆ以下にしようとすると、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間において、露光不良が生じる場合がある。

これに対し、本実施形態では、最小加工寸法Ｆの２倍以上のライン幅およびスペース幅でレジスト膜５０を形成しているので、選択ゲートトランジスタＳＧＤ、ＳＧＳとメモリセルＭＣとの間において、露光不良を抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０・・・半導体基板、１２・・・ウェル、ＡＡ・・・アクティブエリア、ＷＬ・・・ワード線、ＢＬ・・・ビット線、ＭＣ・・・メモリセル、ＮＳ・・・ＮＡＮＤストリング、ＳＧＳ，ＳＧＤ・・・選択ゲートトランジスタ、ＤＣ・・・ダミーセル、ＣＡ・・・電荷蓄積層、ＣＧ・・・コントロールゲート、１５・・・トンネルゲート絶縁膜、２０・・・ＩＰＤ、ＭＬ・・・金属膜、３０・・・ハードマスク、４０〜４２、４５〜４７・・・芯材、５０、７０、９０・・・レジスト膜、６０〜６２・・・側壁マスク、８０〜８２・・・犠牲膜、犠牲スペーサ

Claims (6)

1. 複数のメモリセルと、前記複数のメモリセルを備えるメモリセルアレイの端に設けられた選択ゲートトランジスタとを備えた半導体記憶装置の製造方法であって、
   半導体基板の上方に前記複数のメモリセルおよび前記選択ゲートトランジスタのゲート電極材料を堆積し、
   前記ゲート電極材料上にハードマスク材料を堆積し、
   前記メモリセルアレイの領域の前記ハードマスク材料上に第１の芯材を形成し、かつ、前記選択ゲートトランジスタの領域の前記ハードマスク材料上に第２の芯材を形成し、
   前記複数のメモリセルのゲート電極のパターンに第１の側壁マスクを形成するように前記第１の芯材の側面に前記第１の側壁マスクを形成し、かつ、前記選択ゲートトランジスタのゲート電極上の一部に第２の側壁マスクを形成するように前記第２の芯材の側面に前記第２の側壁マスクを形成し、
   前記第２の芯材の上部を除去して前記第２の側壁マスクの上部側面を露出させ、
   隣接する前記第１の側壁マスク間の間隙に犠牲膜を埋め込み、かつ、前記第２の側壁マスクの上部側面に犠牲スペーサを形成し、
   前記第２の芯材に最も近い前記第１の芯材と前記犠牲スペーサとの間において、前記第１の芯材、前記第１の側壁マスク、前記犠牲膜、前記第２の側壁マスクおよび前記犠牲スペーサのいずれかの上に外縁が位置し、前記第２の芯材を被覆するレジスト膜を形成し、
   前記レジスト膜をマスクとして用いて、前記第１の芯材を除去し、
   前記犠牲膜および前記犠牲スペーサを除去することを具備し、
   前記第１の側壁マスクと前記第２の側壁マスクとの間の間隔は、互いに隣接する複数の前記第１の側壁マスク間の間隔にほぼ等しいことを特徴とする半導体記憶装置の製造方法。
2. 複数のメモリセルと、前記複数のメモリセルを備えるメモリセルアレイの端に設けられた選択ゲートトランジスタとを備えた半導体記憶装置の製造方法であって、
   半導体基板の上方に前記複数のメモリセルおよび前記選択ゲートトランジスタのゲート電極材料を堆積し、
   前記ゲート電極材料上にハードマスク材料を堆積し、
   前記メモリセルアレイの領域の前記ハードマスク材料上に第１の芯材を形成し、かつ、前記選択ゲートトランジスタの領域の前記ハードマスク材料上に第２の芯材を形成し、
   前記複数のメモリセルのゲート電極のパターンに第１の側壁マスクを形成するように前記第１の芯材の側面に前記第１の側壁マスクを形成し、かつ、前記選択ゲートトランジスタのゲート電極上の一部に第２の側壁マスクを形成するように前記第２の芯材の側面に前記第２の側壁マスクを形成し、
   前記第２の芯材の上部を除去して前記第２の側壁マスクの上部側面を露出させ、
   隣接する前記第１の側壁マスク間の間隙に犠牲膜を埋め込み、かつ、前記第２の側壁マスクの上部側面に犠牲スペーサを形成し、
   前記第２の芯材に最も近い前記第１の芯材と前記犠牲スペーサとの間のいずれかの位置に外縁が位置し、前記第２の芯材を被覆するレジスト膜を形成し、
   前記レジスト膜をマスクとして用いて、前記第１の芯材を除去し、
   前記犠牲膜および前記犠牲スペーサを除去することを具備した半導体記憶装置の製造方法。
3. 前記レジスト膜の外縁は、前記第２の芯材に最も近い前記第１の芯材と前記犠牲スペーサとの間にある前記第１の芯材、前記第１の側壁マスク、前記犠牲膜、前記第２の側壁マスクおよび前記犠牲スペーサのいずれかの上にあることを特徴とする請求項２に記載の半導体記憶装置の製造方法。
4. 前記レジスト膜の外縁は、前記第２の芯材から２番目に近い前記第１の側壁マスクの該第２の芯材側の側面と前記犠牲スペーサの前記第２の側壁マスクに面する側と反対側の側面との間にあることを特徴とする請求項２または請求項３に記載の半導体記憶装置の製造方法。
5. 前記第１の側壁マスクと前記第２の側壁マスクとの間の間隔は、互いに隣接する複数の前記第１の側壁マスク間の間隔にほぼ等しいことを特徴とする請求項２から請求項４のいずれか一項に記載の半導体記憶装置の製造方法。
6. 前記第１の側壁マスクと前記第２の側壁マスクとの間の間隔、並びに、互いに隣接する複数の前記第１の側壁マスク間の間隔は、リソグラフィ技術による最小加工寸法の２分の１以下であることを特徴とする請求項２から請求項４のいずれか一項に記載の半導体記憶装置の製造方法。

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