JP2010103389A

JP2010103389A - 半導体記憶装置の製造方法

Info

Publication number: JP2010103389A
Application number: JP2008275130A
Authority: JP
Inventors: Sunao Iguchi; 直井口; Masanobu Baba; 雅伸馬場; Kazuhiro Takahata; 和宏高畑; Fumiharu Nakajima; 史晴中嶌; Hidefumi Mukai; 英史向井; Tatsuhiko Ema; 達彦江間; Burando Kawai; 武蘭人川合; Kenichi Kadota; 健一門多; Keisuke Kikutani; 圭介菊谷
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-10-27
Filing date: 2008-10-27
Publication date: 2010-05-06

Abstract

【課題】ラインとスペースともに幅寸法の精度の高い半導体記憶装置の製造方法を提供する。
【解決手段】半導体記憶装置の製造方法は、被加工膜上にシリコン材膜からなる第１のパターンを形成する工程と、前記第１のパターンの両側面及び上面を酸化させてシリコン酸化膜を形成し、前記上面に形成された前記シリコン酸化膜の部分を除去して前記両側面に形成された前記シリコン酸化膜からなる第２のパターンを形成する工程と、前記第１のパターンを除去し、前記第２のパターンからなるマスクパターンを形成する工程と、前記マスクパターンから露出する前記被加工膜を加工する工程と、を含む。
【選択図】図１Ａ

Description

本発明は、半導体記憶装置の製造方法に関する。

近年、半導体記憶装置の微細化に伴いリソグラフィの露光解像限界を超えた寸法を有するパターンを形成する方法が求められている。

その一つの方法として、リソグラフィとスリミングによりレジストパターン（芯材）を形成し、その芯材の両側面に側壁パターンを形成し、芯材を除去した後、側壁パターンをマスクにして下地の被加工膜をエッチングする方法が知られている（例えば、特許文献１参照。）

この方法によれば、露光解像限界の２倍のピッチのラインアンドスペースパターンを形成することができる。ラインの幅は、側壁パターンの膜厚で一意に決まるが、スペースの幅は、リソグラフィとスリミングによる寸法で決まる。このため、スペースの幅精度がラインの幅精度よりも悪く、スペースの幅寸法の精度向上が求められている。

一方、スペース寸法を一意に揃えるプロセスも提案されている（例えば、特許文献２参照。）。

この方法では、スペース寸法のばらつきを小さくすることができるが、芯材とスペース埋め込み膜との寸法が異なり、その結果、ライン寸法のばらつきが生じ、デバイス特性に悪影響を与える。

特開平３−２７０２２７号公報特開平４−２１２４７２号公報

本発明の目的は、ラインとスペースともに幅寸法の精度の高い半導体記憶装置の製造方法を提供することにある。

本発明の一態様は、被加工膜上にシリコン材膜からなる第１のパターンを形成する工程と、前記第１のパターンの両側面及び上面を酸化させてシリコン酸化膜を形成し、前記上面に形成された前記シリコン酸化膜の部分を除去して前記両側面に形成された前記シリコン酸化膜からなる第２のパターンを形成する工程と、前記第１のパターンを除去し、前記第２のパターンからなるマスクパターンを形成する工程と、前記マスクパターンから露出する前記被加工膜を加工する工程と、を含む半導体記憶装置の製造方法である。

本発明によれば、ラインとスペースともに幅寸法の精度の高い半導体記憶装置を製造することができる。

［第１の実施の形態］
図１（ａ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。図１（ａ）〜（ｊ）の各図の左側は、セル部分１０Ａを示し、右側は、セル部分の周辺に設けられた周辺回路部分１０Ｂを示す。以下に、セル部分１０Ａに、ラインアンドスペースパターンを形成し、周辺回路部分１０Ｂに、ラインパターンを形成する場合について説明する。

図１（ａ）に示すように、シリコン基板１上に、第１のシリコン酸化膜２Ａ、第１のアモルファスシリコン膜３Ａ、第１のシリコン窒化膜４Ａ、第２のシリコン酸化膜２Ｂ、第２のシリコン窒化膜４Ｂ及び第２のアモルファスシリコン膜３Ｂを、この順序で形成する。

次に、第２のアモルファスシリコン膜３Ｂ上にフォトレジストを塗布し、フォトリソグラフィ法によりセル部分１０ＡにピッチＰ_１、線幅Ｗ_１のレジストパターン５Ａを形成し、周辺回路部分１０Ｂに線幅Ｗ_１よりも広い線幅のレジストパターン５Ｂを形成する。

次に、図１（ｂ）に示すように、レジストパターン５Ａ，５Ｂをマスクとして用いて第２のアモルファスシリコン膜３ＢをＲＩＥ（Reactive Ion Etching）法によりエッチングする。

次に、図１（ｃ）に示すように、レジストパターン５Ａ，５Ｂを除去する。これにより、セル部分１０Ａには、第２のアモルファスシリコン膜（シリコン材膜）３ＢによるピッチＰ_１、線幅Ｗ_１のラインアンドスペースパターン（第１のパターン）が形成され、周辺回路部分１０Ｂには、第２のアモルファスシリコン膜３Ｂによる線幅Ｗ_１よりも広い線幅のラインパターンが形成される。

次に、図１（ｄ）に示すように、第２のアモルファスシリコン膜３Ｂを加熱（例えば、７００〜８００℃）した状態でラジカル酸素を供給することにより、第２のアモルファスシリコン膜３Ｂの両側面及び上面に第３のシリコン酸化膜２Ｃを形成する。第３のシリコン酸化膜２Ｃは、第２のアモルファスシリコン膜３Ｂであった部分の厚さｔ_１と、第２のアモルファスシリコン膜３Ｂの外側に新たに形成された部分の厚さｔ_２がほぼ等しい厚さで形成される。そして、ラジカル酸素の供給時間を制御することにより、第３のシリコン酸化膜２Ｃの厚さ（ｔ_１＋ｔ_２）をレジストパターン５Ａの幅Ｗ_１の約半分にすることができる。なお、第３のシリコン酸化膜２Ｃの形成は、ラジカル酸素の供給に限定されるものではない。

次に、図１（ｅ）に示すように、第３のシリコン酸化膜２Ｃを所望の量だけＲＩＥ法によりエッチングする。

次に、図１（ｆ）に示すように、周辺回路部分１０Ｂの第２のアモルファスシリコン膜３Ｂ及び第３のシリコン酸化膜２Ｃを覆うようにレジスト６を形成する。

次に、図１（ｇ）に示すように、セル部分１０Ａの第２のアモルファスシリコン膜３ＢをＲＩＥ法によりエッチングして除去する。これにより、図１（ｇ）に示すように、セル部分１０Ａには、ピッチＰ_２（Ｐ_１／２）、線幅Ｗ_２（Ｗ_１／２）の第３のシリコン酸化膜２Ｃをラインとするラインアンドスペースパターン（第２のパターン）が形成され、周辺回路部分１０Ｂには、第２のアモルファスシリコン膜３Ｂ及び第３のシリコン酸化膜２Ｃからなるラインパターンが形成される。

次に、レジスト６を除去した後、セル部分１０Ａでは第３のシリコン酸化膜２Ｃをマスクとして用い、周辺回路部分１０では第２のアモルファスシリコン膜３Ｂ及び第３のシリコン酸化膜２Ｃをマスクとして用いて、図１（ｈ）に示すように、第２のシリコン窒化膜４Ｂ及び第２のシリコン酸化膜２ＢをＲＩＥ法によりエッチングする。

次に、ＲＩＥ堆積物剥離のためのＯ_２プラズマ処理とＷＥＴ処理を行った後、図１（ｉ）に示すように、第１のシリコン窒化膜４Ａ、第１のアモルファスシリコン膜３Ａ、第１のシリコン酸化膜２Ａ及びシリコン基板１をＲＩＥ法によりエッチングし、シリコン基板１中に素子分離用溝７を形成する。

次に、堆積物除去のためにＯ_２プラズマ処理とＷＥＴ処理を行った後、図１（ｊ）に示すように、素子分離用溝７にＣＶＤ（Chemical Vapour Deposition）法で第４のシリコン酸化膜２Ｄを埋め込み、第１のシリコン窒化膜４ＡをストッパとしてＣＭＰ（Chemical Mechanical Polishing）法により上面を平坦化する。

（第１の実施の形態の効果）
第１の実施の形態によれば、リソグラフィとスリミングによりラインアンドスペースパターンを形成する方法と比較して、ラインの幅寸法を一意にしつつ、スペースの幅寸法の精度を高くすることができる。

［第２の実施の形態］
図２（ａ）〜（ｊ）は、本発明の第２の実施の形態に係る半導体記憶装置の製造工程を示す断面図である。図２（ａ）〜（ｊ）の各図の左側は、セル部分１０Ａを示し、右側は、セル部分の周辺に設けられた周辺回路部分１０Ｂを示す。以下に、セル部分１０Ａに、ラインアンドスペースパターンを形成し、周辺回路部分１０Ｂに、ラインパターンを形成する場合について説明する。

図２（ａ）に示すように、シリコン基板１上に、第１のシリコン酸化膜２Ａ、第１のアモルファスシリコン膜３Ａ、第１のシリコン窒化膜４Ａ、第２のシリコン酸化膜２Ｂ、第２のシリコン窒化膜４Ｂ及び第２のアモルファスシリコン膜３Ｂを、この順序で形成する。

次に、図２（ｂ）に示すように、レジストパターン５Ａ，５Ｂをマスクとして用いて第２のアモルファスシリコン膜３ＢをＲＩＥ法によりエッチングする。

次に、図２（ｃ）に示すように、レジストパターン５Ａ，５Ｂを除去する。これにより、セル部分１０Ａには、第２のアモルファスシリコン膜（シリコン材膜）３ＢによるピッチＰ_１、線幅Ｗ_１のラインアンドスペースパターン（第１のパターン）が形成され、周辺回路部分１０Ｂには、第２のアモルファスシリコン膜３Ｂによる線幅Ｗ_１よりも広い線幅のラインパターンが形成される。

次に、図２（ｄ）に示すように、第２のアモルファスシリコン膜３Ｂを加熱（例えば、７００〜８００℃）した状態でラジカル酸素を供給することにより、第２のアモルファスシリコン膜３Ｂの両側面及び上面に第３のシリコン酸化膜２Ｃを形成する。第３のシリコン酸化膜２Ｃは、第２のアモルファスシリコン膜３Ｂであった部分の厚さｔ_１と、第２のアモルファスシリコン膜３Ｂの外側に新たに形成された部分の厚さｔ_２がほぼ等しい厚さで形成される。そして、ラジカル酸素の供給時間を制御することにより、第３のシリコン酸化膜２Ｃの厚さ（ｔ_１＋ｔ_２）をレジストパターン５Ａの幅Ｗ_１の約半分にすることができる。なお、第３のシリコン酸化膜２Ｃの形成は、ラジカル酸素の供給に限定されるものではない。

次に、シリコン基板１上に第３のシリコン酸化膜２Ｃを覆うように第３のアモルファスシリコン膜３Ｃを堆積し、図２（ｅ）に示すように、第３のアモルファスシリコン膜３Ｃを所望の量だけＲＩＥ法によりエッチングする。

次に、図２（ｆ）に示すように、周辺回路部分１０Ｂに第３のシリコン酸化膜２Ｃ及び第３のアモルファスシリコン膜３Ｃを覆うようにレジスト６を塗布する。

次に、図２（ｇ）に示すように、第３のシリコン酸化膜２Ｃをフッ化アンモニウム溶液で除去する。次に、レジスト６を除去する。これにより、セル部分１０Ａには、第２のアモルファスシリコン膜３Ｂと第３のアモルファスシリコン膜３Ｃをそれぞれラインとするラインアンドスペースパターンが形成され、周辺回路部分１０Ｂには、第３のシリコン酸化膜２Ｃ、第２のアモルファスシリコン膜３Ｂ及び第３のアモルファスシリコン膜３Ｃからなるラインパターンが形成される。

次に、図２（ｈ）に示すように、セル部分１０Ａでは、第２のアモルファスシリコン膜３Ｂと第３のアモルファスシリコン膜３Ｃをマスクとして用い、周辺回路部分１０Ｂでは、第３のシリコン酸化膜２Ｃ、第２のアモルファスシリコン膜３Ｂ及び第３のアモルファスシリコン膜３Ｃをマスクとして用いて、第２のシリコン窒化膜４Ｂ及び第２のシリコン酸化膜２ＢをＲＩＥ法によりエッチングする。

次に、ＲＩＥ堆積物剥離の為のＯ_２プラズマ処理とＷＥＴ処理を行った後、図２（ｉ）に示すように、第１のシリコン窒化膜４Ａ、第１のアモルファスシリコン膜３Ａ、第１のシリコン酸化膜２Ａ及びシリコン基板１をＲＩＥ法によりエッチングし、シリコン基板１中に素子分離用溝７を作成する。

次に、堆積物除去のためにＯ_２プラズマ処理とＷＥＴ処理を行った後、図２（ｊ）に示すように、素子分離用溝６にＣＶＤ法で第４のシリコン酸化膜２Ｄを埋め込み、第１のシリコン窒化膜４ＡをストッパとしてＣＭＰ法により上面を平坦化する。

（第２の実施の形態）
第２の実施の形態によれば、リソグラフィとスリミングによりラインアンドスペースパターンを形成する方法と比較して、スペースの幅寸法を一意にしつつ、ラインの幅寸法の精度を高くすることができる。

（適用例１）
図３は、第１及び第２の実施の形態の適用例１を示す要部断面図である。図１（ｊ）又は図２（ｊ）に示す工程の後、周知の工程を経て図３に示す半導体記憶装置１００が得られる。この半導体記憶装置１００は、半導体基板１０１と、シリコン酸化膜からなる素子分離絶縁膜１０２と、シリコン酸化膜からなるトンネル層１０３と、ポリシリコン等からなるフローティングゲート１０４と、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層からなるゲート間絶縁膜１０５と、ポリシリコン等からなるコントロールゲート１０６とを備えたＦＧ型ＮＡＮＤ構造のメモリである。

（適用例２）
図４は、第１及び第２の実施の形態の適用例２を示す要部断面図である。図１（ｊ）又は図２（ｊ）に示す工程の後、周知の工程を経て図４に示す半導体記憶装置１１０が得られる。この半導体記憶装置１１０は、半導体基板１１１と、シリコン酸化膜からなる素子分離絶縁膜１１２と、シリコン酸化膜からなるトンネル層１１３と、シリコン窒化膜等からなるチャージ層１１４と、シリコン窒化膜又はアルミナからなるブロック層１１５と、ポリシリコン等からなるコントロールゲート１１６とを備えたＭＯＮＯＳ構造のメモリである。

なお、本発明は、上記各実施の形態に限定されず、種々に変形実施が可能である。例えば、酸化により表面にシリコン酸化膜を形成するシリコン材膜として、アモルファスシリコン膜を用いたが、ポリシリコン膜を用いてもよい。

図１（ａ）〜（ｅ）は、本発明の第１の実施の形態に係る製造工程を示す断面図である。図１（ｆ）〜（ｊ）は、本発明の第１の実施の形態に係る製造工程を示す断面図である。図２（ａ）〜（ｅ）は、本発明の第２の実施の形態に係る製造工程を示す断面図である。図２（ｆ）〜（ｊ）は、本発明の第２の実施の形態に係る製造工程を示す断面図である。図３は、第１及び第２の実施の形態の適用例１を示す要部断面図である。図４は、第１及び第２の実施の形態の適用例２を示す要部断面図である。

符号の説明

１…シリコン基板、２Ａ…第１のシリコン酸化膜、２Ｂ…第２のシリコン酸化膜、２Ｃ…第３のシリコン酸化膜、２Ｄ…第４のシリコン酸化膜、３Ａ…第１のアモルファスシリコン膜、３Ｂ…第２のアモルファスシリコン膜、３Ｃ…第３のアモルファスシリコン膜、４Ａ…第１のシリコン窒化膜、４Ｂ…第２のシリコン窒化膜、５Ａ，５Ｂ…レジストパターン、６…レジスト、７…素子分離用溝、１００…半導体記憶装置、１０１…半導体基板、１０２…素子分離絶縁膜、１０３…トンネル層、１０４…フローティングゲート、１０５…ゲート間絶縁膜、１０６…コントロールゲート、１１０…半導体記憶装置、１１１…半導体基板、１１２…素子分離絶縁膜、１１３…トンネル層、１１４…チャージ層、１１５…ブロック層、１１６…コントロールゲート

Claims

被加工膜上にシリコン材膜からなる第１のパターンを形成する工程と、
前記第１のパターンの両側面及び上面を酸化させてシリコン酸化膜を形成し、前記上面に形成された前記シリコン酸化膜の部分を除去して前記両側面に形成された前記シリコン酸化膜からなる第２のパターンを形成する工程と、
前記第１のパターンを除去し、前記第２のパターンからなるマスクパターンを形成する工程と、
前記マスクパターンから露出する前記被加工膜を加工する工程と、
を含む半導体記憶装置の製造方法。
被加工膜上にシリコン材膜からなる第１のパターンを形成する工程と、
前記第１のパターンの両側面及び上面を酸化させてシリコン酸化膜を形成し、前記シリコン酸化膜を覆うように前記被加工膜上にマスク材膜を形成し、前記マスク材膜をエッチバックして前記マスク材膜からなる第２のパターンを形成する工程と、
前記シリコン酸化膜を除去して前記第１及び第２のパターンからなるマスクパターンを形成する工程と、
前記マスクパターンから露出する前記被加工膜を加工する工程と、
を含む半導体記憶装置の製造方法。
前記マスクパターンは、ラインアンドスペースパターンである請求項１に記載の半導体記憶装置の製造方法。
前記シリコン材膜は、アモルファスシリコン膜である請求項１に記載の半導体記憶装置の製造方法。
前記ラインアンドスペースパターンは、セル部分に形成された請求項４に記載の半導体記憶装置の製造方法。