JP2006303022A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】 的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 下地領域（１３，１５，１６）上に第１のマスクパターン（２１ａ，２１ｂ）を形成する工程と、下地領域上に、第１のピッチで配置された複数のダミーラインパターン（２１ｃ）を形成する工程と、ダミーラインパターンの両長側面に形成された所定マスク部分を有する第２のマスクパターン（２５ｃ）を形成する工程と、ダミーラインパターンを除去する工程と、第１のマスクパターン及び所定マスク部分をマスクとして用いて下地領域をエッチングする工程と、を備える。
【選択図】 図１０

Description

本発明は、半導体装置の製造方法に関する。
半導体装置の微細化は、リソグラフィ技術に大きく依存する。そのため、リソグラフィの解像限界を下回る幅を有するラインアンドスペースパターンを形成することは、一般的には困難である。
このような問題に対して、ダミーパターンの側壁に側壁パターンを形成し、この側壁パターンをマスクとしてエッチングを行う方法が提案されている（例えば、特許文献１参照）。この方法によれば、ダミーパターンのピッチの半分のピッチでラインアンドスペースパターンを形成することが一応可能である。
しかしながら、上述した提案では、ラインアンドスペースパターン以外のパターンについては何ら考慮されていない。したがって、ラインアンドスペースパターン及び他のパターンを含んだ全体的なパターンを的確かつ効果的に形成することはできない。
このように、従来は、的確かつ効果的にパターンを形成することが困難であり、優れた半導体装置を得ることが困難であった。
米国特許第６０６３６８８号明細書
本発明は、的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供することを目的としている。
本発明第１の視点に係る半導体装置の製造方法は、下地領域上に第１のマスクパターンを形成する工程と、前記下地領域上に、第１のピッチで配置された複数のダミーラインパターンを形成する工程と、前記ダミーラインパターンの両長側面に形成された所定マスク部分を有する第２のマスクパターンを形成する工程と、前記ダミーラインパターンを除去する工程と、前記第１のマスクパターン及び前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、を備える。
本発明第１の視点に係る半導体装置の製造方法は、下地領域上に、第１のピッチで配置された複数のダミーラインパターンを形成する工程と、前記ダミーラインパターンの両長側面に形成された所定マスク部分を有し、前記ダミーラインパターンを囲む閉ループ形状のマスクパターンを形成する工程と、前記ダミーラインパターンを除去する工程と、前記マスクパターンの両端部分を除去して前記所定マスク部分を残す工程と、前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、を備える。
本発明によれば、的確かつ効果的にパターンを形成することが可能であり、特性や信頼性に優れた半導体装置を得ることが可能となる。
以下、本発明の実施形態を図面を参照して説明する。以下では、本実施形態に係る半導体装置の製造方法を、ＮＡＮＤ型フラッシュメモリ（不揮発性半導体メモリ）に適用した例を説明する。
図１は、ＮＡＮＤ型フラッシュメモリの等価回路を示した図である。各ＮＡＮＤセルユニットは、選択トランジスタＳＴ間に、直列接続された複数のメモリセルＭＣを設けた構成となっている。選択トランジスタＳＴには選択ゲート線ＳＧが接続されており、メモリセルＭＣにはコントロールゲート線（ワード線）ＣＧが接続されている。また、一方の選択トランジスタＳＴにはビット線（ＢＬ１、ＢＬ２、・・・）が接続されており、他方の選択トランジスタＳＴにはソース線ＳＬが接続されている。なお、ここでは、各ＮＡＮＤセルユニットのメモリセル数が８個の場合を示したが、メモリセルの数は限定されるものではない。
以下、本実施形態の製造方法を説明する。
まず、図２及び図３に示したような構造を形成する。図２はビット線の延伸方向（以下、ビット線方向という）の断面図であり、図３はワード線の延伸方向（以下、ワード線方向という）の断面図である。以下、概略を説明する。
まず、半導体基板（例えば、シリコン基板）１１上に、トンネル絶縁膜１２及びフローティングゲート電極膜１３を順次形成する。続いて、半導体基板１１、トンネル絶縁膜１２及びフローティングゲート電極膜１３をパターニングして、ビット線方向に延伸した複数の素子領域１１ａ及び素子分離溝を形成する。続いて、素子分離溝内に絶縁物を形成して素子分離領域１４を形成する。さらに、電極間絶縁膜１５及びコントロールゲート電極膜１６を順次形成する。このようにして、図２及び図３に示すような下地領域が形成される。
次に、図４（ビット線方向の断面図）に示すように、下地領域上に、ＢＳＧ等の材料で形成されたマスク膜２１を形成する。さらに、マスク膜２１上に、アモルファスシリコン等の材料で形成されたハードマスク膜２２を形成する。
次に、図５に示すように、ワード線形成領域以外の非ワード線形成領域のパターンを形成するために、通常のフォトリソグラフィを用いて、ハードマスク膜２２上にフォトレジストパターン２３ａ及び２３ｂを形成する。フォトレジストパターン２３ａは選択ゲート線パターンを形成するために用いられ、フォトレジストパターン２３ｂは周辺回路パターン（例えば、周辺回路トランジスタのゲートパターン）を形成するために用いられる。
次に、図６に示すように、フォトレジストパターン２３ａ及び２３ｂをマスクとして用いて、ハードマスク膜２２をＲＩＥ（reactive ion etching）によってパターニングし、ハードマスクパターン（保護マスクパターン）２２ａ及び２２ｂを形成する。さらに、フォトレジストパターン２３ａ及び２３ｂを除去する。
次に、図７に示すように、ワード線形成領域にラインアンドスペースパターンを形成するために、通常のフォトリソグラフィを用いて、マスク膜２１上に複数のフォトレジストパターン（予備パターン）２４を形成する。これらのフォトレジストパターン２４は、ビット線方向に同一ピッチＰ１（第１のピッチ）で配置される。
次に、図８に示すように、通常のスリミング技術を用いて、フォトレジストパターン２４をスリミングする。これにより、フォトレジストパターン２４の幅が減少したフォトレジストパターン２４ｃが得られる。このように、スリミング技術を用いることで、フォトレジストパターン２４の幅がフォトリソグラフィの解像限界幅以上であっても、フォトリソグラフィの解像限界幅よりも幅の狭いフォトレジストパターン２４ｃを得ることが可能である。
次に、図９に示すように、ハードマスクパターン２２ａ、２２ｂ及びフォトレジストパターン２４ｃをマスクとして用いて、ＲＩＥによってマスク膜２１をパターニングする。これにより、非ワード線形成領域には、マスクパターン（第１のマスクパターン）２１ａ及び２１ｂが形成される。また、ワード線形成領域には、ダミーラインパターン２１ｃが形成される。
なお、上述した工程では、フォトレジストパターン２４をスリミングしているが、マスク膜２１を直接スリミングしてもよい。例えば、マスク膜２１がＢＳＧで形成されている場合、フォトレジストパターン２４をマスクとして、低パワーのＲＩＥでマスク膜２１を加工することにより、マスク膜２１を直接スリミングすることが可能である。
次に、図１０に示すように、ＣＶＤにより全面にシリコン窒化膜を形成し、このシリコン窒化膜によって、マスクパターン２１ａ及び２１ｂと、ダミーラインパターン２１ｃと、ハードマスクパターン２２ａ及び２２ｂとを覆う。続いて、ＲＩＥ等の異方性エッチングによってシリコン窒化膜をエッチングする。その結果、ダミーラインパターン２１ｃの側壁（側面）には、側壁マスクパターン（第２のマスクパターン）２５ｃが形成される。また、マスクパターン２１ａ及び２１ｂの側壁には、側壁マスクパターン（第３のマスクパターン）２５ａ及び２５ｂが形成される。
次に、図１１に示すように、フッ酸（ＨＦ）系のウェットエッチング液を用いて、ダミーラインパターン２１ｃを除去する。このとき、マスクパターン２１ａ及び２１ｂの上面はハードマスクパターン２２ａ及び２２ｂによって覆われているため、マスクパターン２１ａ及び２１ｂは除去されない。
このようにして得られた側壁マスクパターン２５ｃは、ビット線方向に同一ピッチＰ２（第２のピッチ）で配置される。ピッチＰ２は、フォトレジストパターン２４のピッチＰ１の半分、すなわちダミーラインパターン２１ｃのピッチＰ１の半分である。ダミーラインパターン２１ｃの幅及び側壁マスクパターン２５ｃの幅（膜厚）を制御することで、側壁マスクパターン２５ｃ間のスペース幅を互いに等しくすることができ、側壁マスクパターン２５ｃ間のピッチＰ２を互いに等しくすることができる。側壁マスクパターン２５ｃは、フォトリソグラフィを用いずに形成されるため、フォトリソグラフィの解像限界で決まるピッチよりも小さいピッチで、側壁マスクパターン２５ｃを形成することが可能である。
ここで注意すべきことは、図１０の工程において、側壁マスクパターン２５ｃがダミーラインパターン２１ｃの全側面に形成されてしまうことである。すなわち、ダミーラインパターン２１ｃを囲む閉ループ形状の側壁マスクパターン２５ｃが形成されることになる。このような閉ループ形状の側壁マスクパターン２５ｃをマスクとして用いて下地領域をエッチングすると、閉ループ形状の下地パターンが形成されることになる。特に、下地パターンとしてワード線等の配線を形成する場合には、隣接する配線がつながってしまうため、正常な動作が妨げられてしまう。
そこで、図１２（平面図）に示すように、通常のフォトリソグラフィを用いてフォトレジストパターン２６を形成する。このフォトレジストパターン２６は、側壁マスクパターン２５ｃのうち、ダミーラインパターン２１ｃの両長側面（ダミーラインパターン２１ｃの長手方向に沿った両側面）に形成された所定マスク部分２５ｃｐを覆うものである。非ワード線形成領域の側壁マスクパターン２５ａ及び２５ｂについても、側壁マスクパターン２５ｃと同様に、所定マスク部分２５ａｐ及び２５ｂｐをフォトレジストパターン２６で覆う。
次に、図１３に示すように、フォトレジストパターン２６をマスクとして用いて、側壁マスクパターン２５ａ、２５ｂ及び２５ｃをエッチングする。これにより、側壁マスクパターン２５ｃの両端部分が除去され、所定マスク部分２５ｃｐが残る。非ワード線形成領域の側壁マスクパターン２５ａ及び２５ｂについても同様に、所定マスク部分２５ａｐ及び２５ｂｐが残る。さらに、フォトレジストパターン２６を除去する。
次に、図１４（断面図）に示すように、ハードマスクパターン２２ａ及び２２ｂを除去した後、下地領域のエッチングを同一工程で行う。すなわち、ワード線形成領域では、所定マスク部分２５ｃｐをマスクとして、コントロールゲート電極膜１６、電極間絶縁膜１５及びフローティングゲート電極膜１３がエッチングされる。非ワード線形成領域では、所定マスク部分２５ａｐ及び２５ｂｐとマスクパターン２１ａ及び２１ｂをマスクとして、コントロールゲート電極膜１６、電極間絶縁膜１５及びフローティングゲート電極膜１３がエッチングされる。このように、ワード線形成領域及び非ワード線形成領域で同時にエッチングを行うため、効率的にパターンを形成することができる。
次に、図１５に示すように、所定マスク部分２５ａｐ、２５ｂｐ及び２５ｃｐとマスクパターン２１ａ及び２１ｂを除去する。これにより、ワード線形成領域では、メモリセル及びワード線のパターンが形成される。非ワード線形成領域では、選択トランジスタ及び選択ゲート線のパターン、さらに周辺回路パターン（例えば、周辺回路トランジスタのゲートパターン）が形成される。
図１６は、このようにして得られたワード線形成領域のパターン配置を示した図である。図に示すように、各ワード線（コントロールゲート線）の線幅Ｗは同一であり、ワード線間のスペース幅Ｓも同一である。線幅Ｗとスペース幅Ｓとは、同一であってもよいし、異なっていてもよい。ワード線のピッチＰ２はダミーラインパターン２１ｃのピッチＰ１の半分となっている。
以上のように、本実施形態では、ダミーラインパターンの側壁に形成されたパターンをマスクとして下地領域をエッチングすることにより、フォトリソグラフィの解像限界で決まるピッチよりも小さいピッチでラインアンドスペースパターンを形成することができる。また、このようなラインアンドスペースパターンを形成する際に、解像限界幅以上の幅を有するパターン（選択ゲートパターンや周辺回路パターン等）も同一工程でエッチングするため、効率的にパターンを形成することができる。したがって、本実施形態によれば、的確かつ効果的に所望のパターンを形成することが可能である。
また、本実施形態では、ダミーラインパターンの側壁に形成された閉ループ形状のマスクパターンの両端部分を除去する。したがって、閉ループ形状の下地パターンが形成されることが防止でき、的確かつ効果的に所望のパターンを形成することが可能である。特に、下地パターンとして配線を形成する場合、隣接する配線を確実に分離することができ、正常な動作を確実に確保することができる。
なお、上述した実施形態では、ラインアンドスペースパターンとして不揮発性半導体メモリのワード線を例に説明したが、ワード線以外のラインアンドスペースパターンに対しても、上述した実施形態の方法は適用可能である。例えば、図２及び図３で説明したような素子領域及び素子分離溝のパターンを形成する場合にも、上述した実施形態の方法と同様の方法を適用可能である。
また、上述した実施形態では、図１４の工程で下地パターンを形成する際に、非ワード線形成領域においても側壁パターン（所定マスク部分２５ａｐ及び２５ｂｐに対応）をマスクの一部として用いたが、非ワード線形成領域では必ずしもこのような側壁パターンを用いる必要はない。例えば、図１４の工程よりも前の適当な段階で、非ワード線形成領域の側壁パターンを除去しておけばよい。
また、上述した実施形態で示した工程の順序は適宜変更してもよい。例えば、上述した実施形態では、ダミーラインパターン２１ｃを除去した後に側壁マスクパターン２５ｃの両端部分を除去するようにしたが、逆に、側壁マスクパターン２５ｃの両端部分を除去した後にダミーラインパターン２１ｃを除去するようにしてもよい。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の実施形態に係り、ＮＡＮＤ型フラッシュメモリの等価回路を示した図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した平面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した平面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、不揮発性半導体記憶装置の製造工程の一部を示した断面図である。 本発明の実施形態に係り、ラインアンドスペースパターンのパターン配置を示した図である。
符号の説明
１１…半導体基板 １２…トンネル絶縁膜
１３…フローティングゲート電極膜 １４…素子分離領域
１５…電極間絶縁膜 １６…コントロールゲート電極膜
２１…マスク膜
２１ａ、２１ｂ…マスクパターン（第１のマスクパターン）
２１ｃ…ダミーラインパターン
２２…ハードマスク膜 ２２ａ、２２ｂ…ハードマスクパターン
２３ａ、２３ｂ、２４、２４ｃ、２６…フォトレジストパターン
２５ｃ…側壁マスクパターン（第２のマスクパターン）
２５ａ、２５ｂ…側壁マスクパターン
２５ａｐ、２５ｂｐ、２５ｃｐ…所定マスク部分

Claims (6)

  1. 下地領域上に第１のマスクパターンを形成する工程と、
    前記下地領域上に、第１のピッチで配置された複数のダミーラインパターンを形成する工程と、
    前記ダミーラインパターンの両長側面に形成された所定マスク部分を有する第２のマスクパターンを形成する工程と、
    前記ダミーラインパターンを除去する工程と、
    前記第１のマスクパターン及び前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  2. 前記所定マスク部分は、前記第１のピッチの半分の第２のピッチで配置される
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ダミーラインパターンを形成する工程は、
    前記下地領域上に前記ダミーラインパターンよりも幅の広い予備パターンを形成する工程と、
    前記予備パターンの幅を減少させる工程と、
    を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第１のマスクパターンは、第１のマスクパターン上に形成された保護マスクパターンをマスクとして用いて形成され、
    前記ダミーラインパターンを除去する工程において、前記第１のマスクパターンは前記保護マスクパターンによって保護される
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  5. 下地領域上に、第１のピッチで配置された複数のダミーラインパターンを形成する工程と、
    前記ダミーラインパターンの両長側面に形成された所定マスク部分を有し、前記ダミーラインパターンを囲む閉ループ形状のマスクパターンを形成する工程と、
    前記ダミーラインパターンを除去する工程と、
    前記マスクパターンの両端部分を除去して前記所定マスク部分を残す工程と、
    前記所定マスク部分をマスクとして用いて前記下地領域をエッチングする工程と、
    を備えたことを特徴とする半導体装置の製造方法。
  6. 前記マスクパターンを形成する工程は、
    前記ダミーラインパターンを覆う被覆膜を形成する工程と、
    前記被覆膜を異方性エッチングして前記マスクパターンを形成する工程と、
    を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
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