JP2015060873A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2015060873A
JP2015060873A JP2013192058A JP2013192058A JP2015060873A JP 2015060873 A JP2015060873 A JP 2015060873A JP 2013192058 A JP2013192058 A JP 2013192058A JP 2013192058 A JP2013192058 A JP 2013192058A JP 2015060873 A JP2015060873 A JP 2015060873A
Authority
JP
Japan
Prior art keywords
pattern
patterns
core material
mask
dummy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013192058A
Other languages
English (en)
Inventor
直幸 飯田
Naoyuki Iida
直幸 飯田
賢史 永嶋
Masashi Nagashima
賢史 永嶋
宮崎　渉一
Shoichi Miyazaki
渉一 宮崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013192058A priority Critical patent/JP2015060873A/ja
Priority to US14/449,545 priority patent/US20150076702A1/en
Publication of JP2015060873A publication Critical patent/JP2015060873A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】省スペース化および低コスト化を図れる引出部を有する半導体装置とその製造方法を提供する。
【解決手段】半導体基板１と、半導体基板１上に第１方向に第１間隔Ｌ１で複数本並べて配置された配線３と、複数本の配線３が第１方向と異なる第２方向に曲げて引き出される引出部Ｂとを備え、引出部Ｂは、２本の配線を第１間隔Ｌ１で配置するペア配線ＰＷＬ１，ＰＷＬ２，ＰＷＬ３で形成され、各ペア配線間は第１間隔Ｌ１よりも広い第２間隔Ｌ２で配置され、ペア配線ＰＷＬ１，ＰＷＬ２，ＰＷＬ３の各配線には第２間隔Ｌ２を設けた側にフリンジパターンＦＲ１ａ、ＦＲ１ｂ、ＦＲ２ａ、ＦＲ２ｂ、ＦＲ３ａ、ＦＲ３ｂが形成されている。
【選択図】図３

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
半導体装置は微細化が進み、リソグラフィ技術で可能な限界のパターン幅よりも狭いパターンを形成することが要求されている。例えばＮＡＮＤ型フラッシュメモリ装置などの製造においては、側壁転写技術を利用することで微細パターンを形成している。そして、このような側壁転写技術を２回用いることでさらに微細パターンを形成することができる。この場合、パターンの端部では、コンタクト部を形成するための引出部を設けている。引出部の領域を形成するために別途リソグラフィ工程を実施するため、パターニングにコストがかかる。また、半導体装置の微細化のため引出部の領域は小さくしたい。
特開２０１２−９９６２７号公報
そこで、省スペース化を図れ、低コスト化を図れる引出部を有する半導体装置およびその製造方法を提供する。
本実施形態の半導体装置は、半導体基板と、前記半導体基板上に第１方向に第１間隔で複数本並べて配置された配線と、前記複数本の配線が前記第１方向と異なる第２方向に曲げて引き出される引出部とを備え、前記引出部は、２本の前記配線を前記第１間隔で配置するペア配線で形成され、各ペア配線間は第１間隔よりも広い第２間隔で配置され、前記ペア配線の各配線には前記第２間隔を設けた側にフリンジパターンが形成されていることを特徴とする。
第１実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図の一例 メモリセル領域の模式的な平面図の一例 （ａ）ワード線引出部の平面図の一例、（ｂ）図３中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例、（ｃ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例 （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図４中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その１） （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図５中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その２） （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図６中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その３） （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図７中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その４） （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図８中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その５） （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図９中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その６） （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図１０中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その７） （ａ）製造工程の一段階におけるワード線引出部の平面図の一例、（ｂ）図１１中Ａ−Ａ線に沿った部分の模式的な縦断面図の一例（その８） 第２実施形態における、（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例、（ｃ）図１２（ｂ）中Ｃ−Ｃ線に沿った部分の模式的な縦断面図の一例、（ｄ）図１２（ｂ）中Ｄ−Ｄ線に沿った部分の模式的な縦断面図の一例 （ａ）製造工程の一段階における（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例（その１） （ａ）製造工程の一段階における（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例（その２） （ａ）製造工程の一段階における（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例（その３） （ａ）製造工程の一段階における（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例（その４） （ａ）製造工程の一段階における（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例（その５） （ａ）製造工程の一段階における（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例（その６） （ａ）製造工程の一段階における（ａ）図２中Ｂ−Ｂ線に沿った部分の模式的な縦断面図の一例、（ｂ）ワード線引出部の平面図の一例（その７） フリンジパターンの変形例（その１） フリンジパターンの変形例（その２） 第３実施形態の製造工程の一段階におけるワード線引出部の平面図の一例（その１） 製造工程の一段階におけるワード線引出部の平面図の一例（その２） 製造工程の一段階におけるワード線引出部の平面図の一例（その３） 製造工程の一段階におけるワード線引出部の平面図の一例（その４） 第４実施形態の製造工程の一段階におけるワード線引出部の平面図の一例（その１） 製造工程の一段階におけるワード線引出部の平面図の一例（その２） 製造工程の一段階におけるワード線引出部の平面図の一例（その３） 製造工程の一段階におけるワード線引出部の平面図の一例（その４） 第５実施形態の製造工程の一段階におけるワード線引出部の平面図の一例（その１） 製造工程の一段階におけるワード線引出部の平面図の一例（その２） 製造工程の一段階におけるワード線引出部の平面図の一例（その３） 製造工程の一段階におけるワード線引出部の平面図の一例（その４） 製造工程の一段階におけるワード線引出部の平面図の一例（その５） 製造工程の一段階におけるワード線引出部の平面図の一例（その６） 第６実施形態の製造工程の一段階におけるワード線引出部の平面図の一例（その１） 製造工程の一段階におけるワード線引出部の平面図の一例（その２） 製造工程の一段階におけるワード線引出部の平面図の一例（その３） 製造工程の一段階におけるワード線引出部の平面図の一例（その４） 製造工程の一段階におけるワード線引出部の平面図の一例（その５） 製造工程の一段階におけるワード線引出部の平面図の一例（その６） 第７実施形態の製造工程の一段階におけるワード線引出部の平面図の一例（その１） 製造工程の一段階におけるワード線引出部の平面図の一例（その２） 製造工程の一段階におけるワード線引出部の平面図の一例（その３） 製造工程の一段階におけるワード線引出部の平面図の一例（その４） フリンジパターンの変形例（その１） フリンジパターンの変形例（その２） 第８実施形態の製造工程の一段階におけるワード線引出部の平面図の一例（その１） 製造工程の一段階におけるワード線引出部の平面図の一例（その２）
以下、実施形態について、ＮＡＮＤ型のフラッシュメモリ装置に適用したものを、図面を参照して説明する。なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。
（第１実施形態）
図１〜図１１は、第１実施形態を示すものである。図１は、ＮＡＮＤ型フラッシュメモリ装置の電気的構成をブロック図によって概略的に示した一例である。図１に示すように、ＮＡＮＤ型フラッシュメモリ装置１００は、複数のメモリセルをマトリクス状に配設したメモリセルアレイＡｒ、メモリセルアレイＡｒの各メモリセルの読出／書込／消去を行う周辺回路ＰＣを有すると共に、図示しない入出力インタフェース回路などを備えている。
メモリセル領域内のメモリセルアレイＡｒには、セルユニットＵＣが複数配設されている。セルユニットＵＣは、ビット線ＢＬ側にそれぞれ接続された選択ゲートトランジスタＳＴＤと、ソース線ＳＬ側に接続された選択ゲートトランジスタＳＴＳと、これら２個の選択ゲートトランジスタＳＴＤ−ＳＴＳ間に、例えば、２のｋ乗個（例えば３２（＝ｋ）個）のメモリセルトランジスタＭＴが直列接続されたものである。
１つのブロックは、セルユニットＵＣをＸ方向（行方向：図１中左右方向）にｎ列並列に配列したものである。メモリセルアレイＡｒは、ブロックをＹ方向（列方向：図１中上下方向）に複数配列したものである。尚、説明を簡略化するため図１には１つのブロックを示している。
周辺回路領域はメモリセル領域の周辺に設けられており、周辺回路ＰＣはメモリセルアレイＡｒの周辺に配置されている。この周辺回路ＰＣは、アドレスデコーダＡＤＣ、センスアンプＳＡ、チャージポンプ回路を有する昇圧回路ＢＳ、転送トランジスタ部ＷＴＢなどを具備している。アドレスデコーダＡＤＣは、昇圧回路ＢＳを介して転送トランジスタ部ＷＴＢに電気的に接続されている。
アドレスデコーダＡＤＣは、外部からアドレス信号が与えられることに応じて１つのブロックを選択する。昇圧回路ＢＳは、ブロックの選択信号が与えられると外部から供給されている駆動電圧ＶＲＤＥＣを昇圧し、転送ゲート線ＴＧを介して各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴに所定電圧を供給する。
転送トランジスタ部ＷＴＢは、転送ゲートトランジスタＷＴＧＤ、転送ゲートトランジスタＷＴＧＳ、ワード線転送ゲートトランジスタＷＴなどを備えている。転送トランジスタ部ＷＴＢは各ブロックに対応して設けられる。
転送ゲートトランジスタＷＴＧＤは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ２に接続されており、他方が選択ゲート線ＳＧＬＤに接続されている。転送ゲートトランジスタＷＴＧＳは、ドレイン／ソースのうち一方が選択ゲートドライバ線ＳＧ１に接続されており、他方が選択ゲート線ＳＧＬＳに接続されている。また、転送ゲートトランジスタＷＴは、ドレイン／ソースのうち一方がワード線駆動信号線ＷＤＬにそれぞれ接続されており、他方がメモリセルアレイＡｒ内に設けられるワード線ＷＬにそれぞれ接続されている。
Ｘ方向に配列された複数のセルユニットＵＣにおいて、それぞれの選択ゲートトランジスタＳＴＤのゲート電極ＳＧは選択ゲート線ＳＧＬＤによって電気的に接続されている。同じくそれぞれの選択ゲートトランジスタＳＴＳのゲート電極ＳＧは選択ゲート線ＳＧＬＳによって電気的に接続されている。選択ゲートトランジスタＳＴＳのソースは、ソース線ＳＬに共通接続されている。Ｘ方向に配列された複数のセルユニットＵＣのメモリセルトランジスタＭＴは、それぞれゲート電極ＭＧがワード線ＷＬによって電気的に接続されている。
各転送ゲートトランジスタＷＴＧＤ、ＷＴＧＳ、ＷＴは、ゲート電極が転送ゲート線ＴＧによって互いに共通接続されており、昇圧回路ＢＳの昇圧電圧供給端子に接続されている。
図２は、メモリセル領域の一部のレイアウトパターンの平面図の一例である。なお図２では、ビット線コンタクトＣＢは示していない。この図２に示すように、半導体基板１は、ｐ型のシリコン基板などを用いており、そのメモリセル領域には、表面に形成した素子分離溝（トレンチ）２ｄ内に絶縁物を充填したＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図２中、Ｘ方向に所定間隔で複数形成される。素子分離領域Ｓｂは半導体基板１の表面に複数の素子領域ＳａをＸ方向に分離することにより、素子領域Ｓａが図２中のＹ方向に沿って延伸形成されることになる。
ワード線ＷＬは、素子領域Ｓａと直交する方向（図２中Ｘ方向）に沿って延伸して配置され、配線として形成されている。ワード線ＷＬは、図２中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方に、メモリセルトランジスタＭＴのゲート電極ＭＧ（図３参照）が形成されている。
Ｙ方向に隣接した複数のメモリセルトランジスタＭＴはＮＡＮＤ列（メモリセルストリング）の一部となる。選択ゲートトランジスタＳＴＤ（ＳＴＳ）は、ＮＡＮＤ列の両端部メモリセルトランジスタＭＴのＹ方向両外側に隣接してそれぞれ設けられる。選択ゲートトランジスタＳＴＤ（ＳＴＳ）はＸ方向に複数設けられており、複数の選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧは選択ゲート線ＳＧＬＤ、ＳＧＬＳにより電気的に接続されている。なお選択ゲート線ＳＧＬＤ、ＳＧＬＳと交差する素子領域Ｓａ上に、選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧが構成されている。
図３（ａ）はメモリセル領域のワード線ＷＬが周辺回路領域に引き出されてコンタクトを形成する引出部の一部を模式的に示した平面図の一例である。また、図３（ｂ）は、図３（ａ）中Ａ−Ａ線に沿う部分の断面を模式的に示したものである。メモリセル領域から引き出される配線としてのワード線ＷＬは、この引出部Ｂにおいて引出パターンとして形成され、上部に層間絶縁膜を介して設けられるメタル配線層との間を電気的に接続するコンタクトが配置形成される。図３（ｃ）は、図２中Ｂ−Ｂ線で示す部分の断面、すなわちメモリセル領域のメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極ＭＧおよびＳＧの断面を示している。
これら複数のワード線ＷＬは、第１幅Ｄ１で行方向すなわちＸ方向に延びるように形成され、配置間隔は第１間隔Ｌ１を存した状態で配置されている。そして、引出部Ｂにおいては列方向すなわちＹ方向に曲げられた状態で配置形成される。Ｙ方向に曲げる部分では、ペア配線として２本を一組としたワード線ペアＰＷＬ１、ＰＷＬ２、ＰＷＬ３・・が形成されている。各ワード線ペアＰＷＬ１、ＰＷＬ２、ＰＷＬ３は、それぞれワード線ＷＬ１ａ、ＷＬ１ｂ、ワード線ＷＬ２ａ、ＷＬ２ｂ、ワード線ＷＬ３ａ、ＷＬ３ｂを有し、第１間隔Ｌ１を保持した状態で配置されている。また、ワード線ＷＬ１ｂ−ＷＬ２ａ間あるいはＷＬ２ｂ−ＷＬ３ａ間は、第２間隔Ｌ２を存した状態で配置される。第２間隔Ｌ２は第１間隔Ｌ１よりも大きく設定されている。
また、各ワード線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂ、ＷＬ３ａ、ＷＬ３ｂにはコンタクト形成用の矩形状のフリンジパターンＦＲ１ａ、ＦＲ１ｂ、ＦＲ２ａ、ＦＲ２ｂ、ＦＲ３ａ、ＦＲ３ｂが形成されている。ワード線ＷＬ１ａおよびＷＬ１ｂの各フリンジパターンＦＲ１ａ、ＦＲ１ｂは、それぞれ配置間隔が広い第２間隔Ｌ２を有する側に張り出した状態で形成されている。
また、フリンジパターンＦＲ（ＦＲ１ａ、ＦＲ１ｂ、ＦＲ２ａ、ＦＲ２ｂ、ＦＲ３ａ、ＦＲ３ｂ）は、それぞれ第２間隔Ｌ２の領域で対向するペアのフリンジパターンＦＲ１ｂとＦＲ２ａ、あるいはフリンジパターンＦＲ２ｂとＦＲ３ａが対向する位置に形成され、各ペアは配置位置をＹ方向にずらした状態で形成されている。
次に、図３（ｂ）において、半導体基板１には上面にゲート絶縁膜２が形成されている。ゲート絶縁膜２上にワード線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂが形成されている。ワード線ＷＬは、メモリセルトランジスタＭＴのゲート電極ＭＧとほぼ同様の膜構成となっている。すなわち、ゲート絶縁膜２上に、浮遊ゲート電極膜、電極間絶縁膜、制御ゲート電極膜が積層された構成である。なお、ここでは、ゲート電極ＭＧ全体をワード線ＷＬとなる配線とし、膜構成を省略して示している。
図３（ｂ）に対応する図３（ａ）において、ワード線ＷＬ１ａは、第１幅Ｄ１でＹ方向に延びるように配置されている。ワード線ＷＬ１ｂは、第１幅Ｄ１でワード線ＷＬ１ａと第１間隔Ｌ１を存した位置に形成されている。図３（ｂ）に示す部分では、ワード線ＷＬ１ｂと一体にフリンジパターンＦＲ１ｂが形成されている。同様に、ワード線ＷＬ１ｂに隣接するワード線ＷＬ２ａは、第１幅Ｄ１でＹ方向に延びるように配置されている。ワード線ＷＬ２ｂは、第１幅Ｄ１でワード線ＷＬ２ａと第１間隔Ｌ１を存した位置に形成されている。図３（ｂ）に示す部分では、ワード線ＷＬ２ａと一体にフリンジパターンＦＲ２ａが形成されている。また、フリンジパターンＦＲ１ｂとＦＲ２ａとの間には第３間隔Ｌ３を存する状態とされている。なお、図中破線で示している部分は、後述するように製造工程においてフリンジパターンＦＲ１ｂとＦＲ２ａとをカットするためのパターンが形成された領域である。
次に、図３（ｃ）において、半導体基板１上に、ゲート絶縁膜２が形成され、その上面にゲート電極膜３を加工して形成したメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧが形成されている。ゲート電極膜３は、ＮＡＮＤ型フラッシュメモリ装置１００として機能させるために、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を順に積層した構造とされている。この説明では、これらを全体としてゲート電極膜３として示している。
上記の構成によれば、ワード線ＷＬの引出部Ｂにおいて、各ワード線ＷＬ（ＷＬ１ａ〜ＷＬ３ｂ）に設けるフリンジパターンＦＲ（ＦＲ１ａ〜ＦＲ３ｂ）を効率良く配置することができ、省スペース化を図ることができる。
次に、上記構成の製造工程について図４から図１１を参照して説明する。
図４（ａ）、（ｂ）に示す状態は、半導体基板１上にゲート絶縁膜２、ゲート電極膜３、第１加工膜としての絶縁膜４を積層した構成上に、側壁パターン５を両側壁に形成した芯材パターン６を設けた状態である。配線用の導体層としてのゲート電極膜３は、メモリセルトランジスタＭＴのゲート電極ＭＧや選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧあるいは周辺回路ＰＣの各トランジスタのゲート電極やワード線を形成するための積層膜である。ゲート電極膜３は、例えば、ゲート絶縁膜２上に浮遊ゲート電極となる導電膜、電極間絶縁膜、制御ゲート電極となる導電膜などを積層したものである。また、ゲート電極膜３は、ワード線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂの一部であり、かつ、引出部Ｂに引き出すパターンの一部でもある。
上記構成において、第１加工膜としての絶縁膜４、第２加工膜としての側壁パターン５および芯材パターン６は、それぞれ異なる材料により形成されており、ＲＩＥ（reactive ion etching）法あるいはウェット処理によるエッチングで選択的にエッチング可能である。例えば、シリコン酸化膜、シリコン窒化膜、シリコン膜（多結晶シリコン膜、アモルファスシリコン膜）のいずれかを、絶縁膜４、側壁パターン５および芯材パターン６に使用することで互いに独立して選択エッチングを行うことが可能である。
芯材パターン６は、第１幅Ｄ１の約２倍のライン幅寸法とスペース寸法でラインアンドスペースパターンとして形成する。その後、スリミング処理により第１幅寸法Ｄ１に形成される。芯材パターン６の配置間隔は第１幅寸法Ｄ１の３倍程度となっている。側壁パターン５は、２つで１組となりペア配線マスクとなる。ペア配線マスクは、絶縁膜４上および芯材パターン６の側壁および上面に沿うように形成した側壁パターン用の膜にＲＩＥ法などによりエッチバック処理を行なってスペーサ状に加工したものである。側壁パターン５の幅寸法は、第１幅Ｄ１に形成されている。ここで、それぞれのペア配線マスクＰＡＭ１、ＰＡＭ２、・・・はワード線ペアＰＷＬ１、ＰＷＬ２、・・・と対応している。
次に、図５（ａ）、（ｂ）に示すように、芯材パターン６をウェット処理などにより選択的に剥離する。これにより、ゲート電極膜３をワード線ＷＬのパターンに加工するマスクとして側壁パターン５が絶縁膜４上に形成された状態となる。ここで、引出部Ｂでは、ペア配線マスクＰＡＭ１、ＰＡＭ２が間隔Ｌ２でＸ方向に配置されている。
続いて、図６（ａ）、（ｂ）に示すように、ＣＶＤ（chemical vapor deposition）法でカバレッジ性の低い条件で絶縁膜７を膜厚Ｄ１で成膜する。これにより、側壁パターン５同士が第１間隔Ｌ１で隣接する部分では、側壁パターン５間に絶縁膜７は成膜されず、側壁パターン５同士の上面部分を連ねた状態に架け渡された状態となる。したがって、側壁パターン５がＸ方向に延びるように形成されている部分では、側壁パターン５の間には絶縁膜７が形成されない。また、引出部Ｂにおいて側壁パターン５が曲げられる前の部分ではペア配線マスクＰＡＭの側壁に形成された側壁パターン５の間には第１間隔Ｌ１になるので絶縁膜７は成膜されない。一方、ペア配線マスクＰＡＭ間は第２間隔Ｌ２であるため、ペア配線マスクＰＡＭ間に絶縁膜７が形成される。すなわち、絶縁膜７は側壁パターン５の側壁、上面および絶縁膜４上に第３加工膜として形成される。
次に、図７（ａ）、（ｂ）に示すように、絶縁膜７の上にレジスト膜を形成し、リソグラフィ技術により、引出部Ｂにレジストパターン８を形成する。レジストパターン８は、Ｘ方向においてペア配線マスクＰＡＭ間を連結するような寸法（≦第２間隔Ｌ２）で形成されている。ここでは、レジストパターン８は、Ｙ方向に幅Ｄ２で形成され、Ｘ方向に隣接するレジストパターン８とはＹ方向に位置がずれた状態で配置されている。隣接するレジストパターン８同士は、Ｙ方向において重ならない程度の位置に配置されている。ここで、レジストパターン８は千鳥状に配置されているとも言える。この場合、レジストパターン８のＸ方向における端部は、ペア配線マスクＰＡＭの上面もしくはペア配線マスクＰＡＭの側面に形成された絶縁膜７に位置させている。これにより、レジストパターン８は、ペア配線パターンＰＡＭの側壁パターン５間の凹部を覆うように形成される。
次に、図８（ａ）、（ｂ）に示すように、レジストパターン８をマスクとしてＲＩＥ法あるいはウェット処理により絶縁膜７を選択的にエッチングする。これにより、絶縁膜７は、フリンジパターンＦＲの形成予定領域に残り、次工程でのマスク材として形成される。なお、この工程においてペア配線マスクＰＡＭ上に形成された絶縁膜７を除去することもできる。この後、図９（ａ）、（ｂ）に示すように、レジストパターン８をＳＰＭ洗浄（硫酸加水溶液）あるいはアッシング処理を実施して剥離する。
続いて、図１０（ａ）、（ｂ）に示すように、側壁パターン５および絶縁膜７をマスクとして、ＲＩＥ法により絶縁膜４、ゲート電極膜３をエッチング加工する。このエッチング加工の工程は、例えばメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧ部分を形成する工程で行うことができる。
この後、図１１（ａ）、（ｂ）に示すように、側壁パターン５、絶縁膜７、絶縁膜４を選択的に剥離し、ゲート電極膜３により形成したワード線ＷＬ、連結されたフリンジパターンＦＲおよびゲート電極ＭＧ、ＳＧなどを得ることができる。
次に、図３（ａ）、（ｂ）に示しているように、連結されたフリンジパターンＦＲのＸ方向における中央部を分断する。フリンジパターンＦＲの分断は、フォトリソグラフィ技術により図示のような破線で示す開口部分Ｃａをレジストパターンで形成し、開口部分Ｃａに露出したゲート電極膜３をＲＩＥ法によりエッチングして除去する。これにより、図３（ａ）、（ｂ）に示すように、分断されたフリンジパターンＦＲ１ａ、ＦＲ１ｂあるいはＦＲ２ａ、ＦＲ２ｂが形成される。
このような第１実施形態では、ワード線ＷＬの引出部Ｂにおいて、ペアワード線ＰＷＬの状態でそれぞれのワード線ＷＬを引出部Ｂに配置している。また、ペアワード線ＰＷＬのそれぞれのワード線ＷＬにそれぞれフリンジパターンＦＲを付加するように形成できる。その結果、フリンジパターンＦＲの形成のためのスペースを小さくすることができる。
また、本実施形態では、ペア配線マスクＰＡＭを第２間隔Ｌ２でＹ方向に曲げている。そのため、フリンジパターンを形成するためにワード線ＷＬの間隔を広くするためのリソグラフィ工程が不要となる。その結果、製造工程を簡略化することができる。
なお、上記実施形態では、ゲート電極膜３をワード線ＷＬに加工する場合について説明したが、これに限らず、例えば通常の配線層の配線パターンでコンタクト用のフリンジパターンの形成を行う場合にも適用することができる。
（第２実施形態）
図１２から図２１は、第２実施形態を示すものである。第２実施形態は、第１実施形態と異なり、メモリセル領域の加工と連動した工程が採用される。
図１２（ａ）は、図２中Ｂ−Ｂ線で示す部分の断面、すなわちメモリセル領域のメモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極ＭＧおよびＳＧの断面を示している。半導体基板１１上に、ゲート絶縁膜１２が形成され、その上面にゲート電極膜１３を加工して形成したメモリセルトランジスタのゲート電極ＭＧおよび選択ゲートトランジスタのゲート電極ＳＧが形成されている。
ゲート電極膜１３は、第１実施形態で説明したゲート電極膜３と同様に、ＮＡＮＤ型フラッシュメモリ装置１００として機能させるために、浮遊ゲート電極膜、電極間絶縁膜および制御ゲート電極膜を順に積層した構造とされている。この説明では、これらを全体としてゲート電極膜１３として示している。
図１２（ｂ）は、ゲート電極膜１３を加工して形成するワード線ＷＬおよび引出部Ｂに形成されるフリンジパターンＦＲを示している。ワード線ＷＬの幅寸法および配置間隔などは第１実施形態とほぼ同様である。
すなわち、複数のワード線ＷＬは、第１幅Ｄ１でＸ方向に延びるように形成され、Ｙ方向の配置間隔は第１間隔Ｌ１を存した状態で配置されている。そして、引出部Ｂにおいては列方向すなわちＹ方向に曲げられた状態で配置形成される。Ｙ方向に曲げる部分では、２本を一組としたワード線ペアＰＷＬ１、ＰＷＬ２、・・が形成されている。各ワード線ペアＰＷＬ１、ＰＷＬ２は、それぞれワード線ＷＬ１ａ、ＷＬ１ｂ、ワード線ＷＬ２ａ、ＷＬ２ｂを有し、Ｘ方向に第１間隔Ｌ１を保持した状態で配置されている。また、ワード線ＷＬ１ｂ−ＷＬ２ａ間は、Ｘ方向に第２間隔Ｌ２を存した状態で配置される。第２間隔Ｌ２は第１間隔Ｌ１よりも大きく設定されている。
また、各ワード線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂにはコンタクト形成用の矩形状のフリンジパターンＦＲ１ａ、ＦＲ１ｂ、ＦＲ２ａ、ＦＲ２ｂが形成されている。ワード線ＷＬ１ａおよびＷＬ１ｂの各フリンジパターンＦＲ１ａ、ＦＲ１ｂ、あるいはワード線ＷＬ２ａおよびＷＬ２ｂの各フリンジパターンＦＲ２ａ、ＦＲ２ｂは、それぞれＸ方向の配置間隔が第２間隔Ｌ２を有する側に張り出した状態で形成されている。
また、第２間隔Ｌ２を有する領域で対向するペアのフリンジパターンＦＲ１ｂとＦＲ２ａはＸ方向において第３間隔Ｌ３で配置されている。また、各ペアのフリンジパターンＦＲは配置位置をＹ方向に同じ位置で並べられた状態で形成されている。
図１２（ｃ）および（ｄ）は、図１２（ｂ）中Ｃ−Ｃ線、Ｄ−Ｄ線で示す部分の縦断面を示している。図１２（ｃ）において、ワード線ペアＰＷＬ１のワード線ＷＬ１ａ、ＷＬ１ｂあるいはワード線ペアＰＷＬ２のワード線ＷＬ２ａ、ＷＬ２ｂは、引出部Ｂにおいて１組の状態でＹ方向に曲げられている。各ワード線ペアＰＷＬ１、ＰＷＬ２のワード線ＷＬ１ａ、ＷＬ１ｂおよびＷＬ２ａ、ＷＬ２ｂは、第１幅Ｄ１を有しており、かつ、第１間隔Ｌ１でＸ方向に配置されている。各ワード線ペアＰＷＬ１−ＰＷＬ２間は、Ｘ方向において第２間隔Ｌ２で配置されている。図１２（ｄ）において、フリンジパターンＦＲ１ａおよびＦＲ１ｂがそれぞれワード線ＷＬ１ａおよびＷＬ１ｂに形成され、フリンジパターンＦＲ２ａおよびＦＲ２ｂがそれぞれワード線ＷＬ２ａおよびＷＬ２ｂに形成されている。
上記構成を採用することで、第１実施形態と同様にワード線ＷＬの引出部Ｂにおいて、各ワード線ＷＬ（ＷＬ１ａ〜ＷＬ２ｂ）に設けるフリンジパターンＦＲ（ＦＲ１ａ〜ＦＲ２ｂ）を効率良く配置することができ、省スペース化を図ることができる。
次に、上記構成の製造工程について、図１３〜図１９を参照して説明する。
図１３（ａ）、（ｂ）において、半導体基板１１上にゲート絶縁膜１２、ゲート電極膜１３、絶縁膜１４を積層した構成上に、側壁パターン１５を両側壁に形成した芯材パターン１６を設けている。ゲート絶縁膜１２上に形成したゲート電極膜１３は、メモリセルトランジスタのゲート電極ＭＧや選択ゲートトランジスタＳＧおよびワード線を形成するための積層膜で第１実施形態におけるゲート電極膜３とほぼ同様の積層構成である。また、ゲート電極膜１３は、ワード線ＷＬ１ａ、ＷＬ１ｂ、ＷＬ２ａ、ＷＬ２ｂ・・・の一部であり、且つ、引出部Ｂに引き出すパターンの一部でもある。
絶縁膜１４、側壁パターン１５および芯材パターン１６は、それぞれ異なる材料により形成されており、ＲＩＥ（reactive ion etching）法あるいはウェット処理によるエッチングで選択的にエッチング可能である。例えば、シリコン酸化膜、シリコン窒化膜、シリコン膜（多結晶シリコン膜、アモルファスシリコン膜）のいずれかを、絶縁膜１４、側壁パターン１５および芯材パターン１６に使用することで互いに独立して選択エッチングを行うことが可能である。
芯材パターン１６は、第１幅Ｄ１の約２倍のライン幅寸法とスペース寸法でラインアンドスペースパターンとして形成する。その後、スリミング処理などで第１幅寸法Ｄ１に形成される。芯材パターン１６の配置間隔は第１幅寸法Ｄ１の３倍程度となっている。側壁パターン１５は、２つで１組となりペア配線マスクとなる。ペア配線マスクは、絶縁膜１４上および芯材パターン１６にコンフォーマルに形成した膜にＲＩＥ法などによりエッチバック処理を行なってスペーサ状に加工したものである。側壁パターン１５の幅寸法は、第１幅Ｄ１に形成されている。ここで、それぞれのペア配線マスクＰＡＭ１、ＰＡＭ２、・・・は、ワード線ペアＰＷＬ１、ＰＷＬ２、・・・と対応している。
この状態では、側壁パターン１５は、メモリセルトランジスタＭＴのゲート電極ＭＧおよびワード線ＷＬの形成に対応したマスクとして形成されている。そして、選択ゲートトランジスタＳＴＤ、ＳＴＳのゲート電極ＳＧに対応する部分にはマスクは形成されておらず、並べて配置される２個のゲート電極ＳＧに相当する部分が露出した状態である。
次に、図１４（ａ）、（ｂ）において、芯材パターン１６の材料と同一の材料もしくはウェットエッチングレートの近い材料の膜を第４加工膜としての加工膜１７を堆積する。その結果、メモリセル領域において、加工膜１７は、側壁パターン１５および芯材パターン１６の表面に形成されるとともに、側壁パターン１５−１５間にも埋め込まれる。また、ゲート電極ＳＧが形成される予定の領域間においては、側壁パターン１５の側面、絶縁膜１４の上面にコンフォーマルに形成される。また、引出部Ｂにおいては、加工膜１７は、ペア配線マスクＰＡＭの上面および側面、並びに、第２間隔Ｌ２を有するペア配線マスクＰＡＭ間にコンフォーマルに形成される。
次に、図１５（ａ）、（ｂ）に示すように、加工膜１７をウェットエッチング処理あるいはドライエッチング処理などにより等方的エッチング処理を行う。この場合、加工膜１７および芯材パターン１６がほぼ同等に等方的にエッチングされる。このエッチング処理では、側壁パターン１５および芯材パターン１６の上面部分や間隔Ｄ１より広い領域に形成された加工膜１７は除去される。一方、側壁パターン１５−１５間の芯材パターン１６および加工膜１７は、側壁パターン１５の上面からやや下がった位置までエッチングされるが大部分が残る状態とされる。したがって、図１５（ｂ）に示すように、引出部Ｂでペアワード線ＰＷＬがＹ方向に曲げられた部分、例えばペアワード線ＰＷＬのパターン間隔が広くなる部分、において、加工膜１７が終端した状態に残される。一方、引出部Ｂにおいて、ペアワード線ＰＷＬにおける２つのワード線ＷＬａ、ＷＬｂの間には芯材パターン１６が残っている。
続いて、図１６（ａ）、（ｂ）に示すように、レジスト膜をパターニングしてレジストマスク１８および１９を形成する。レジストマスク１８は、メモリセル領域の選択ゲートトランジスタのゲート電極ＳＧに相当する部分を覆うパターンに形成されている。すなわち、レジストマスク１８は、図１６（ａ）に示すように、側壁パターン１５−１５間が広く開けられた領域を覆い、且つその領域の両側の複数の側壁パターン１５を含んで覆うように形成されている。また、レジストマスク１９は、図１６（ｂ）に示すように、Ｘ方向において、引出部Ｂのペア配線マスクＰＡＭが少なくとも２ペア分横切る形状にパターニングされている。
次に、図１７（ａ）、（ｂ）に示すように、レジストマスク１８および１９の高さを芯材パターン１６の上面よりも低い位置まで落としこむ。レジストマスク１８、１９の落とし込みの処理では、例えばＲＩＥ法によりレジスト膜を選択的にエッチングすることで除去する。これにより、側壁パターン１５、芯材パターン１６および加工膜１７上に形成されていたレジストマスク１８、１９は除去される。レジストマスク１８は、選択ゲートトランジスタのゲート電極が形成される部分の側壁パターン１５−１５間の１８ａ部分に残る。また、引出部Ｂにおいてレジストマスク１９は、側壁パターン１５および芯材パターン１６の上面部分が除去され、Ｘ方向においてペア配線マスクＰＡＭ間の１９ａ部分に残る。
次に、図１８（ａ）、（ｂ）に示すように、芯材パターン１６および加工膜１７をウェットエッチング処理により選択的に除去する。これにより、側壁パターン１５−１５間に埋め込まれていた芯材パターン１６および加工膜１７が剥離され、絶縁膜１４上に側壁パターン１５およびレジストマスク１８ａ、１９ａが残った状態になる。
続いて、図１９（ａ）、（ｂ）に示すように、側壁パターン１５およびレジストマスク１８ａ、１９ａをマスクとしてＲＩＥ法により絶縁膜１４、ゲート電極膜１３を加工する。これにより、メモリセル領域においては、ゲート電極膜１３によりメモリセルトランジスタのゲート電極ＭＧが形成される。なお、この状態では、メモリセル領域の選択ゲートトランジスタＳＴＤおよびＳＴＳのゲート電極ＳＧに対応するゲート電極膜１３は、対向する２個のゲート電極が繋がった状態で残されている。引出部Ｂにおいては、図１９（ｂ）に示すように、ゲート電極膜１３により形成したワード線ＷＬ、連結されたフリンジパターンＦＲが形成される。
次に、図１２（ａ）〜（ｄ）に示すように、側壁パターン１５、レジストマスク１８ａ、１９ａ、絶縁膜１４を除去する。続いて、メモリセル領域および引出部Ｂのレジストマスク１８ａ、１９ａにより形成されたゲート電極膜１３の幅が広い部分を分断するようにリソグラフィ技術を利用してパターニングする。この場合、メモリセル領域においては、２個の選択ゲートトランジスタのゲート電極ＳＧが形成される。
この選択ゲートトランジスタのゲート電極ＳＧの加工と同時に、連結されたフリンジパターンＦＲのＸ方向における中央部を分断する。フリンジパターンＦＲの分断は、フォトリソグラフィ技術によりＸ方向に第３間隔Ｌ３を有する開口部分Ｃａをレジストパターンで形成する。続いて、開口部分Ｃａに露出したゲート電極膜１３をＲＩＥ法によりエッチングして除去する。これにより、図１２（ｂ）に示すように、分断されたフリンジパターンＦＲ１ａ、ＦＲ１ｂあるいはＦＲ２ａ、ＦＲ２ｂが形成される。その結果、製造工程を省略することができる。
このような第２実施形態によれば、第１実施形態と同様に、リソグラフィを追加することなく、ワード線ＷＬの引出部ＢにフリンジパターンＦＲを形成することができる。また、メモリセル領域においては、選択ゲートトランジスタＳＴのゲート電極ＳＧと隣接するメモリセルトランジスタＭＴのゲート電極ＭＧとの間隔を、ゲート電極ＭＧ−ＭＧ間の間隔とほぼ同じに設けることができる。その結果、メモリセルトランジスタＭＴのゲート電極ＭＧ間の半導体基板にガウジングが形成されることを抑制することができる。
また、図１６に示す工程において、レジストマスク１８をほぼ直線状に形成することができる。その結果、Ｘ方向においてフリンジパターンＦＲ１ａ、ＦＲ１ｂ、ＦＲ２ａ、ＦＲ２ｂを連続して配置することができる。よって、引出部ＢのＹ方向における幅を小さくすることができる。
（第２実施形態の変形例）
図２０および図２１は、第２実施形態で形成したフリンジパターンＦＲの配置形態を変えた変形例を示すものである。
図２０に示す例では、ワード線ペアＰＷＬ１のワード線ＷＬ１ａ、ＷＬ１ｂに対応してフリンジパターンＦＲ１ａ、ＦＲ１ｂを設け、ワード線ペアＰＷＬ２のワード線ＷＬ２ａ、ＷＬ２ｂに対応するフリンジパターンＦＲ２ａ、ＦＲ２ｂを設けている。フリンジパターンＦＲ２ａ、ＦＲ２ｂは、フリンジパターンＦＲ１ａ、ＦＲ１ｂとはＹ方向にずれた位置に配置されている。一方、ワード線ペアＰＷＬ３のワード線ＷＬ３ａ、ＷＬ３ｂに対応するフリンジパターンＦＲ３ａ、ＦＲ３ｂは、フリンジパターンＦＲ１ａ、ＦＲ１ｂとＹ方向で同じ位置に設けている。このように、ペアとなるフリンジパターンを隣接するもの同士がＹ方向においてずれた位置に配置され、ジグザグ（千鳥）状態に配置している。
また、フリンジパターンＦＲ１ｂとフリンジパターン２ａをＸ方向において一部重なるように配置することができる。その結果、引出部ＢのＸ方向における幅を小さくすることができる。
図２１に示す例では、第２実施形態で形成したＦＲ１ａ、ＦＲ１ｂおよびＦＲ２ａ、ＦＲ２ｂの２つのペアの配置を隣接する２つのペアのフリンジパターンＦＲではＹ方向にずらした位置に設けたものである。すなわち、第２実施形態の図１２（ｂ）に示したフリンジパターンＦＲ１ａ、ＦＲ１ｂ、ＦＲ２ａ、ＦＲ２ｂを一組として、隣接するワード線ペアＰＷＬ３、ＰＷＬ４のフリンジパターンＦＲ３ａ、ＦＲ３ｂ、ＦＲ４ａ、ＦＲ４ｂをＹ方向にずらしてジグザグ（千鳥）状態に配置している。
このような図２０および図２１に示す構成においても、第２実施形態とほぼ同様の作用効果を得ることができる。
（第３実施形態）
図２２から図２５は、第３実施形態を示すものである。上記実施形態と異なるところは、製造工程において引出部Ｂにダミーパターンを設けているところである。これは、側壁転写技術により配線パターンを形成するときに発生する不具合を回避する技術である。
図２５は側壁転写技術を利用して形成したワード線の引出部Ｂとフリンジパターンの平面図を示す一例である。この図２５において、第１実施形態あるいは第２実施形態と同様にして例えばゲート電極膜１３を加工して形成したワード線ＷＬ１〜ＷＬ４がＸ方向に延びている。ワード線ＷＬ１〜ＷＬ４は、第１幅Ｄ１でＹ方向に第１間隔Ｌ１を存して配置されている。
ワード線ＷＬ１〜ＷＬ４は、引出部ＢにおいてＹ方向に曲げられている。引出部Ｂの各ワード線ＷＬ１〜ＷＬ４にはコンタクト形成用のフリンジパターンＦＲ１〜ＦＲ４が設けられている。なお、図示しない他のワード線ＷＬについてもＹ方向に曲げて引出部Ｂに導出され、フリンジパターンＦＲが設けられている。
この構成においては、フリンジパターンＦＲ１〜ＦＲ４は、Ｘ方向に隣接するもの同士が所定間隔（例えば２００ｎｍ）以下となるように配置されている。また、フリンジパターンＦＲ１やＦＲ４で、Ｘ方向に隣接するフリンジパターンが無い場合あるいは離れている部分には、所定間隔（例えば２００ｎｍ）以内の距離にになるようにダミーパターンＤＰ１、ＤＰ２が形成されている。ワード線ＷＬ４とそのＹ方向に離れた他のワード線ＷＬとの間にもダミーパターンＤＰ３が配置形成されている。ダミーパターンＤＰ３は、ループ状に形成されたパターンを部分的にカットした形状である。また、フリンジパターンＦＲ１〜ＦＲ４のＸ方向下側から複数本の配線が突出している。この突出した配線は、ワード線ＷＬ、またはダミーパターンの一部である。
次に、上記構成を形成する工程について図２２〜図２５を参照して説明する。
まず、図２２に示すように、芯材パターン２１を形成する。この構成では、例えば、第２実施形態と同様に、半導体基板１１上にゲート絶縁膜１２、ゲート電極膜１３が形成されていて、これを加工してゲート電極あるいはワード線ＷＬを形成する。このゲート電極膜１３上に加工用の絶縁膜１４を形成し、この上面に芯材パターン用の絶縁膜を形成し、これを図示のようなパターンに加工して芯材パターン２１とする。
芯材パターン２１は、Ｘ方向に延びるワード線ＷＬに対応する部分２１ａと、引出部ＢでＹ方向に曲げられる部分２１ｂとを有し、さらに引出部Ｂではフリンジパターンを形成するためにＸ方向に広げられた部分２１ｃを有する。また、ワード線ＷＬに対応する部分２１ａでは、幅寸法Ｄ１に対して３倍の間隔寸法である第４間隔Ｌ４（＝３×Ｄ１）が設けられている。フリンジパターンを形成する部分２１ｃでは、隣接するパターン２１ｃとの間の間隔寸法Ｌ２が例えば２００ｎｍを超える大きさに設定されている。
そして、Ｘ方向に隣接する部分２１ｃにはそれぞれの間にダミー芯材パターン２１ｄが形成されている。ダミー芯材パターン２１ｄは、芯材パターン２１のフリンジパターンの対応部分２１ｃを三方から包囲するように連結したパターンで形成されている。これにより、芯材パターン２１のフリンジパターンＦＲに対応する部分２１ｃは、ダミー芯材パターン２１ｄとの間の間隔寸法が所定間隔（例えば２００ｎｍ）以下となるように形成される。
また、上記構成において、芯材パターン２１は、ワード線ＷＬに対応する部分２１ａにおいて、幅寸法と間隔寸法がほぼ等しいラインアンドスペースパターンで形成される。芯材パターン２１ａは、パターニング加工の後に、スリミング処理により約半分の第１幅Ｄ１となるように加工される。なお、芯材パターン２１ａは、Ｙ方向に第４幅Ｄ４（第１幅Ｄ１の３倍）で配置されている。
なお、上記のようにパターンを配置した状態で、芯材となる膜をＲＩＥ法などにより芯材パターン２１ａ〜２１ｃおよびダミー芯材パターン２１ｄに加工している。これにより、芯材パターン２１ａ〜２１ｃの側面を急峻な傾斜を有する状態（テーパー角が大）つまりほぼ直立した状態に形成できる。
すなわち、芯材パターン２１ａ〜２１ｃを形成する場合に、隣接するパターンとの距離が大きい部分では、加工時に側面が急峻な傾斜とすることができない場合（テーパー角が小）がある。これはＲＩＥ法による異方性エッチングの条件などにも依存している。そして、芯材パターン２１ａ〜２１ｃの側面の傾斜角度が小さいと、この側面に沿って形成する側壁パターン２２ａ〜２２ｃの傾斜角度が小さくなり、後の加工に支障を生ずる。この点、この実施形態では、芯材パターン２１ａ〜２１ｃを形成する場合に、隣接するパターンとの距離が一定距離以内となるようにダミー芯材パターン２１ｄが配置されているので、形成される芯材パターン２１ａ〜２１ｃの側面の傾斜角度を大きくすることができ（テーパー角が大）、この結果、ほぼ直立した状態に形成できる。
次に、図２３に示すように、芯材パターン２１ａ〜２１ｃおよびダミー芯材パターン２２１ｄを用いて側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｄを形成する。側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｄを形成する工程を説明する。まず、芯材パターン２１ａ〜２１ｃ、ダミー芯材パターン２１ｄの上面および側壁面と絶縁膜上に側壁パターン用の加工膜を膜厚Ｄ１で形成する。この後、ＲＩＥ法により加工膜をエッチバック処理して芯材パターン２１ａ〜２１ｃおよびダミー芯材パターン２１ｄの側面にスペーサ状に残すことで側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｄを形成する。この後、芯材パターン２１ａ〜２１ｃおよびダミー芯材パターン２１ｄを選択的に除去する。
この場合、前述のように芯材パターン２１ａ〜２１ｃの側面が急峻な傾斜角（テーパー角が大）を有する形状すなわちほぼ直立した状態に形成しているので、その側壁面に沿って形成される側壁パターン２２ａ〜２２ｃを、ほぼ基板面に対して直立した状態（テーパー角が大）に形成することができる。また、側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｄは、芯材パターン２１ａ〜２１ｃ、ダミー芯材パターン２１ｄの周囲を包囲するようにループ状に形成される。
側壁パターン２２のワード線ＷＬの形成方向であるＸ方向に延びる部分２２ａでは、第１幅Ｄ１で形成され且つ同じ寸法となる第１間隔Ｌ１で配置形成される。また、引出部ＢのＹ方向に曲げられる部分２２ｂあるいはフリンジパターンに対応する部分２２ｃでは、芯材パターン２１ｂあるいは２１ｃの周囲に第１幅Ｄ１でループ状に形成されている。同様に、ダミー芯材パターン２１ｄの周囲には第１幅Ｄ１のダミー側壁パターン２２ｄがループ状に形成されている。
次に、図２４に示すように、リソグラフィによりフリンジパターンに対応する部分２２ｃにフリンジパターン形成用のレジストパターン２３を形成する。このとき、レジストパターン２３はフリンジパターンに対応する部分２２ｃがループ状に形成された２本のそれぞれに対応して形成される。また、レジストパターン２３は、Ｘ方向に隣接するダミー側壁パターン２２ｄにまたがるようにして形成されている。
続いて、図２５に示すように、側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｄ、そしてレジストパターン２３をマスクとして下層の絶縁膜およびゲート電極膜をＲＩＥ法により加工してワード線ＷＬ１〜ＷＬ４、フリンジパターンＦＲ１〜ＦＲ４、ダミーパターンＤＰ１〜ＤＰ３を形成する。前述のように、側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｄは、基板面に対してほぼ直立した状態に形成されている。これにより、絶縁膜およびゲート電極膜の加工の際に、側壁パターン２２ａ〜２２ｃが異方性エッチングのマスクとして十分に機能させることができ、確実にパターニングを行うことができる。
この後、側壁パターン２２ａ〜２２ｃ、ダミー側壁パターン２２ｄおよびレジストパターン２３を除去する。さらに、図２４中に破線で示した領域２４を開口するようにレジストパターンを形成する。具体的には領域２４はそれぞれのフリンジパターンＦＲから延びるワード線ＷＬのループ部を開口するような領域である。次に、レジストパターンをマスクとして領域２４のゲート電極膜を除去する。これにより、ワード線ＷＬ、フリンジパターンＦＲやダミーパターンＤＰ１〜ＤＰ３などのループ状につながった部分がカットされ、各フリンジパターンＦＲが電気的に独立した状態に形成される。
このような第３実施形態によれば、加工用のマスクとして側壁パターン２２を形成する際に、芯材パターン２１ａ〜２１ｃ同士がＸ方向に隣接する間隔が一定距離（たとえば２００ｎｍ）を超える部分にダミー芯材パターン２１ｄを配置するようにした。これにより、側壁パターン２２ａ〜２２ｃをほぼ直立した状態に形成することができる。この側壁パターン２２ａ〜２２ｃをＲＩＥ法によるエッチングのマスクとして加工するので、絶縁膜およびゲート電極膜１３を、断線を発生することなく確実に加工することができるようになる。
（第４実施形態）
図２６から図２９は、第４実施形態を示すものである。以下、第３実施形態と異なる部分について説明する。
すなわち、図２９は側壁転写技術を利用して形成したワード線ＷＬの引出部ＢとフリンジパターンＦＲの平面図を示す一例である。第３実施形態と同様に、ゲート電極膜１３を加工して得られた、例えば、ワード線ＷＬ１〜ＷＬ４、フリンジパターンＦＲ１〜ＦＲ４が形成されている。この実施形態では、フリンジパターンＦＲ１〜ＦＲ４は、第３実施形態に比べてＸ方向の幅寸法が小さい。よって、フリンジパターンＦＲ１〜ＦＲ４とダミーパターンＤＰ１〜ＤＰ３と重ならない状態に形成されている。また、フリンジパターンＦＲ１〜ＦＲ４のＸ方向下側から１本の配線が突出している。この突出した配線は、ワード線ＷＬの一部である。また、ワード線ＷＬ４とそのＹ方向に離れた他のワード線ＷＬとの間にもダミーパターンＤＰ４が配置形成されている。ダミーパターンＤＰ４にはダミーフリンジパターンが配置形成されている。
次に、上記構成を形成する工程について図２６〜図２９を参照して説明する。
図２６に示すように、絶縁膜上に芯材パターン２１を形成する。例えば半導体基板上にゲート絶縁膜、ゲート電極膜１３を形成し、このゲート電極膜１３上に加工用の絶縁膜を形成する。さらに、この加工用の絶縁膜上に芯材パターン２１用の絶縁膜を形成し、これをリソグラフィ技術によりＲＩＥ法などを用いてパターンに加工して芯材パターン２１とする。
芯材パターン２１は、Ｘ方向に延びるワード線ＷＬに対応する部分２１ａと、引出部ＢでＹ方向に曲げられる部分２１ｂと、引出部のフリンジパターンを形成するために広げられた部分２１ｃを有する。そして、芯材パターン２１のフリンジパターンに対応する幅広の部分２１ｃには隣接するものとの間に長尺な矩形状をなすダミー芯材パターン２１ｅが形成されており、先端部分には矩形状のダミー芯材パターン２１ｆが形成されている。これにより、芯材パターン２１のフリンジパターンＦＲに対応する部分２１ｃは、ダミー芯材パターン２１ｅ、２１ｆにより三方から包囲された状態となり、ダミー芯材パターン２１ｄとの間の間隔寸法が所定間隔（例えば２００ｎｍ）以下となるように形成される。
上記のように芯材となる膜をパターニングして芯材パターン２１ａ〜２１ｃおよびダミー芯材パターン２１ｅ、２１ｆに加工している。これにより、芯材パターン２１ａ〜２１ｃの側面を急峻な傾斜を有する状態（テーパー角が大）つまりほぼ直立した状態に加工することができる。
次に、図２７に示すように、芯材パターン２１ａ〜２１ｃおよびダミー芯材パターン２１ｅ、２１ｆの上に側壁パターン用の加工膜を成膜した後にエッチバック処理により側壁パターン２２を形成する。前述のように芯材パターン２１ａ〜２１ｃの側面が急峻な傾斜角（テーパー角が大）でほぼ直立した状態に形成できるので、その側壁面に沿って形成される側壁パターン２２ａ〜２２ｃを、ほぼ基板面に対して直立した状態（テーパー角が大）に形成することができる。また、側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｄは、芯材パターン２１ａ〜２１ｃ、ダミー芯材パターン２１ｄの周囲を包囲するようにループ状に形成される。
側壁パターン２２のワード線ＷＬの形成方向であるＸ方向に延びる部分２２ａでは、第１幅Ｄ１で形成され且つ同じ寸法となる第１間隔Ｌ１で配置形成される。また、引出部ＢのＹ方向に曲げられる部分２２ｂあるいはフリンジパターンに対応する部分２２ｃでは、芯材パターン２１ｂあるいは２１ｃの周囲に第１幅Ｄ１でループ状に形成されている。同様に、ダミー芯材パターン２１ｅ、２１ｆの周囲には第１幅Ｄ１のダミー側壁パターン２２ｅ、２２ｆがループ状に形成されている。
次に、図２８に示すように、リソグラフィによりフリンジパターンに対応する部分２２ｃにフリンジパターン形成用のレジストパターン２３を形成する。このとき、レジストパターン２３はフリンジパターンに対応する部分２２ｃがループ状に形成された両側の２本のそれぞれに対応して配置形成される。また、レジストパターン２３は、隣接するダミー側壁パターン２２ｅとは離間した状態で形成されている。ここで、レジストパターン２３と隣接するダミー側壁パターン２２ｅの距離、およびレジストパターン２３間の距離が２００ｎｍより小さくなるようにする。
続いて、図２９に示すように、側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｅ、２２ｆ、そしてレジストパターン２３をマスクとして下層の絶縁膜およびゲート電極膜をＲＩＥ法により加工してワード線ＷＬ１〜ＷＬ４、フリンジパターンＦＲ１〜ＦＲ４、ダミーパターンＤＰ１〜ＤＰ４を形成する。前述のように、側壁パターン２２ａ〜２２ｃおよびダミー側壁パターン２２ｅ、２２ｆは、ほぼ直立した状態に形成されているので、絶縁膜およびゲート電極膜の加工の際に、異方性エッチングのマスクとして十分に機能し、ワード線ＷＬが部分的に消失するといった不具合を回避している。
この後、側壁パターン２２ａ〜２２ｃ、ダミー側壁パターン２２ｄおよびレジストパターン２３を除去し、図２８中に破線で示した領域２４を開口するようにレジストパターンを形成する。具体的には領域２４はそれぞれのフリンジパターンＦＲから延びるワード線ＷＬのループ部を開口するような領域である。次に、レジストパターンをマスクとして領域２４のゲート電極膜を除去する。これにより、ワード線ＷＬ、フリンジパターンＦＲなどのループ状につながった部分や、ダミーパターンＤＰ１〜ＤＰ４などのループ状につながった部分がカットされ、各フリンジパターンＦＲが電気的に独立した状態になる。
このような第４実施形態によっても、第３実施形態と同様の作用効果を得ることができる。
なお、ダミーパターンＤＰ１〜ＤＰ４などの形状や配置は、隣接する芯材パターン２１との間隔が所定間隔以内となるように配置できれば適宜変更して設けることができる。
（第５実施形態）
図３０から図３５は、第５実施形態を示すものである。以下、第３実施形態と異なる部分を中心として説明する。この実施形態では、側壁転写技術を２回用いることでさらに微細なワード線ＷＬおよび配線パターンを形成している。また、ダミーパターンを２回目の側壁転写工程において設けるようにしている。
この実施形態においては、２回目に側壁転写技術を使用する際にダミーパターンを配置する。すなわち１回目に側壁転写技術を行う際には、ダミーパターンを使用しなくてもパターンの側面を基板に対してほぼ直立した状態に形成できる場合である。
図３５は２回の側壁転写技術を利用して形成したワード線ＷＬの引出部ＢとフリンジパターンＦＲの平面図を示す一例である。この図３５において、例えば第２実施形態と同様にしてゲート電極膜１３を加工して得られた例えば複数のワード線ＷＬ１〜ＷＬ８がＸ方向に延びている。ワード線ＷＬ１〜ＷＬ８はＹ方向に所定間隔を存して配置されている。
ワード線ＷＬ１〜ＷＬ８は、引出部ＢにおいてＹ方向に曲げられ、引出部Ｂに所定間隔を存して引き出された状態に形成されている。引出部Ｂの各ワード線ＷＬ１〜ＷＬ８には、コンタクト形成用のフリンジパターンＦＲ１〜ＦＲ８が配置形成されている。なお、図示しない他のワード線ＷＬについても、Ｙ方向に曲げて引出部Ｂに導出され、フリンジパターンＦＲが設けられている。
フリンジパターンＦＲ１〜ＦＲ８は、Ｘ方向に隣接するもの同士が一定間隔（例えば２００ｎｍ）以下の距離を存するように配置形成されている。また、フリンジパターンＦＲ１やＦＲ８で、Ｘ方向に隣接するフリンジパターンが無い場合、あるいは、一定間隔以上離れている部分には、一定間隔以下の位置にダミーパターンＤＰ１、ＤＰ２が形成されている。また、隣接するワード線ＷＬを１つのワード線ペアＰＷＬとした場合に、ダミーパターンＤＰ３は引出部ＢにおいてＹ方向に延びるワード線ペアＷＬＰ間に配置される。さらに、フリンジパターンＦＲ１〜ＦＲ８の先端部分（図中Ｙ方向下方）においては、ワード線ＷＬ１〜ＷＬ８に、所定距離内にダミーパターンＤＰ３が形成されている。メモリセル領域において、ワード線ＷＬ８と他のワード線ＷＬとの間にもダミーパターンＤＰ４が配置形成することができる。
次に、上記構成を形成する工程について図３０〜図３５を参照して説明する。
図３０に示すように、絶縁膜上に１回目の側壁転写のための第１芯材パターン３１を形成する。例えば半導体基板１１上にゲート絶縁膜１２、ゲート電極膜１３を形成する。このゲート電極膜１３上に２回目の側壁転写用の加工用絶縁膜１４、第２芯材パターン用の絶縁膜を形成する。この第２芯材パターン用の絶縁膜の上面にさらに１回目の側壁転写用の加工用絶縁膜を形成した上で第１芯材パターン形成用の絶縁膜を形成する。この第１芯材パターン用の絶縁膜をリソグラフィ技術によりパターンに加工して第１芯材パターン３１とする。
第１芯材パターン３１は、Ｘ方向に延びるワード線ＷＬに対応する部分３１ａと、引出部ＢでＹ方向に曲げられる部分３１ｂと、引出部Ｂのフリンジパターンを形成するためにＸ方向に広い部分３１ｃを有する。第１芯材パターン３１のワード線ＷＬに対応する部分３１ａでは、幅寸法が第１幅Ｄ１の４倍程度に形成され、間隔寸法も第１間隔Ｌ１の４倍程度で設けられる。この第１芯材パターン３１の形成では、ダミーパターンを配置することなく形成することができ、第１芯材パターン３１の側壁は、ほぼ直立した状態に形成されている。
次に、図３１に示すように、上記した第１芯材パターン３１を用いて第１側壁パターン３２を形成する。まず、第１芯材パターン３１を、スリミング処理を施して幅寸法が半分程度となるように加工する。この後、スリミング処理を行った第１芯材パターン３１上に側壁パターン形成用の膜を形成し、エッチバック処理を行なってスペーサ状に加工し、これによって第１側壁パターン３２を得る。第１側壁パターン３２は、第１芯材パターン３１の各部３１ａ〜３１ｃに対応して、これらを包囲するように形成される。その結果、ループ状の第１側壁パターン３２ａ〜３２ｃが形成される。また、第１側壁パターン３２の幅寸法は第１幅Ｄ１の２倍に設定され、配置間隔は第１間隔Ｌ１の約２倍に設定されている。
続いて、図３２に示すように、第１側壁パターン３２ａ〜３２ｃを利用して２回目の側壁転写用の第２芯材パターン３３を形成する。ここで、上記した第１側壁パターン３２ａ〜３２ｃのうちのフリンジパターンを形成するためのＸ方向に広い間隔を有する部分３２ｃにフリンジパターン形成用のレジストマスクをパターニングする。また、同時にフリンジパターン用のレジストマスクのうち端部に位置するものがＸ方向に隣接するパターンと一定以上の距離が発生する部分にダミー用レジストマスクを配置している。また、ダミー用レジストマスクは、Ｘ方向に隣接するレジストマスクの間でＹ方向に所定距離離れた位置で、第１側壁パターン３２ｃが形成されている部分にも配置される。
この後、第１側壁パターン３２ａ〜３２ｃ、レジストマスク、ダミーレジストマスクを用いて、下層の加工用絶縁膜をＲＩＥ法によるエッチング加工を行なって２回目の側壁転写用の第２芯材パターン３３を形成する。加工後に、第１側壁パターン３２ａ〜３２ｃ、レジストマスク、ダミーレジストマスクを剥離する。
これにより、第２芯材パターン３３として、側壁パターン３２ａ〜３２ｃに対応する部分に芯材パターン３３ａ〜３３ｃが形成される。また、ループ状に形成された第１側壁パターン３２ｃ上に形成したレジストマスクによりその対応する部分に芯材パターン３３ｄが形成される。また、芯材パターン３３ｄを囲む部分に形成したダミーレジストマスクによりダミー芯材パターン３３ｅ、３３ｆが形成される。
なお、上記の第２芯材パターン３３の形成では、加工の関係からダミー芯材パターン３３ｅ、３３ｆを配置しているので、第２芯材パターン２２の各芯材パターン３３ａ〜３３ｆの側面がほぼ直立した状態に形成できる。
続いて、図３３に示すように、上記のようにして形成した第２芯材パターン３３（ダミー芯材パターンを含む）を用いて第２側壁パターン３４を形成する。第２芯材パターン３３のスリミング処理を行なって幅寸法を半分程度とする。この後、スリミングした第２芯材パターン３３の上面に側壁パターン形成用の膜を膜厚Ｄ１で形成し、ＲＩＥ法によりエッチバック処理を行いスペーサ状の第２側壁パターン３４を形成する。
この場合、第２芯材パターン３３のうち、芯材パターン３３ａ〜３３ｃに対応して、その両側に側壁パターン３４ａ〜３４ｃが形成される。側壁パターン３４ｂをペア配線マスクＰＡＭと称する場合がある。また、芯材パターン３３ｄに対応してその周囲にループ状に側壁パターン３４ｄが形成される。さらに、ダミー芯材パターン３３ｅ、３３ｆに対応して、その周囲にループ状に側壁パターン３４ｅ、３４ｆが形成される。前述のように、第２芯材パターン２１ａ〜２１ｃの側面が急峻な傾斜角（テーパー角が大）つまりほぼ直立した状態に形成しているので、その側壁面に沿って形成される側壁パターン３４を、ほぼ基板面に対して直立した状態（テーパー角が大）に形成することができる。
次に、図３４に示すように、第２側壁パターン３４をマスクとして下層の絶縁膜１４およびゲート電極膜１３を加工する。この場合、第２側壁パターン３４の側壁パターン３４ｃ部分にフリンジパターン形成用のレジストパターン３５を形成すると共に、ワード線ＷＬが形成される部分の間の側壁パターン３４にもレジストパターン３５が形成される。この状態で、第２側壁パターン３４およびレジストパターン３５をマスクとして絶縁膜およびゲート電極膜をＲＩＥ法によりエッチング加工する。加工後に、第２側壁パターン３４、レジストパターン３５および絶縁膜を剥離する。これにより、図３４に示したパターン形状と同様のゲート電極膜のパターンが形成される。
次に、図３４中に破線３６で示す部分を開口するレジストパターンを形成し、ゲート電極膜をエッチングにより除去する。これにより、図３５に示すようなワード線ＷＬ１〜ＷＬ８を含むワード線ＷＬ、フリンジパターンＦＲ１〜ＦＲ８を含むフリンジパターンＦＲおよびダミーパターンＤＰ１〜ＤＰ４が形成される。各フリンジパターンＦＲは、それぞれ他のフリンジパターンＦＲとは電気的に独立した状態に形成される。またワード線ＷＬは、ゲート電極膜のエッチング加工時に消失することなく確実に形成することができる。
このような第５実施形態によれば、２回の側壁転写技術を用いた場合でも、隣接するパターンとの間隔が一定距離を超える部分にダミー芯材パターンを配置することができる。具体的には、加工用のマスクとして第２側壁パターン３４を形成する際に、隣接するパターンとの間隔が一定距離（たとえば２００ｎｍ）を超える部分にダミー芯材パターン３３ｅ、３３ｆを配置するようにした。これにより、第２側壁パターン３４ａ〜３４ｄをほぼ直立した状態に形成することができる。この第２側壁パターン３４ａ〜３４ｄをＲＩＥ法によるエッチングのマスクとして加工するので、絶縁膜およびゲート電極膜を、断線を発生することなく確実に加工することができるようになる。
また、ワード線ペアＰＷＬの折れ曲がり部分の間にリング状のダミーパターンＤＰ３を配置することができる。その結果、隣接するパターン間隔が広くなりやすいワード線ペアＰＷＬの折れ曲がり部分においてダミーパターンを配置することができ、ワード線の断線を防止することができる。
（第６実施形態）
図３６から図４１は、第６実施形態を示すものである。以下、第５実施形態と異なる部分を中心として説明する。この実施形態においては、１回目および２回目の側壁転写技術を使用する際のそれぞれにおいてダミーパターンを配置している。
図４１は２回の側壁転写技術を利用して形成したワード線ＷＬの引出部ＢとフリンジパターンＦＲの平面図を示す一例である。この図４１において、第５実施形態と同様にしてゲート電極膜を加工して得られた例えば複数のワード線ＷＬ１〜ＷＬ８がＸ方向に延びている。ワード線ＷＬ１〜ＷＬ８はＹ方向に所定間隔を存して配置されている。
ワード線ＷＬ１〜ＷＬ８は、引出部ＢにおいてＹ方向に曲げられている。引出部Ｂの各ワード線ＷＬ１〜ＷＬ８にはコンタクト形成用のフリンジパターンＦＲ１〜ＦＲ８が形成されている。なお、図示しない他のワード線ＷＬについても、Ｙ方向に曲げて引出部Ｂに導出され、フリンジパターンＦＲ１〜ＦＲ８が設けられている。
フリンジパターンＦＲ１〜ＦＲ８は、Ｘ方向に隣接するもの同士が所定間隔（例えば２００ｎｍ）以下になるように配置されている。また、フリンジパターンＦＲ１やＦＲ８で、Ｘ方向に隣接するフリンジパターンが無い場合あるいは離れている部分、およびフリンジパターンＦＲ４とＦＲ５との間には、フリンジパターンＦＲ１、８と隣接するパターンが所定間隔以下になるように２重のループを持つダミーパターンＤＰ１が形成されている。フリンジパターンＦＲ２とＦＲ３との間、フリンジパターンＦＲ６とＦＲ７との間には、ダミーパターンＤＰ２が形成されている。さらに、ダミーパターンＤＰ２のＹ方向の両端部には、ダミーパターンＤＰ３が形成されている。ダミーパターンＤＰ３のＸ方向における幅はダミーパターンＤＰ２のＸ方向における幅よりも広い。ワード線ＷＬ８と他のワード線ＷＬとの間にもダミーパターンＤＰ４が配置形成されている。また、フリンジパターンＦＲ１〜ＦＲ８のＹ方向下側から複数本の配線が突出している。この突出した配線は、ワード線ＷＬ、またはダミーパターンの一部である。
次に、上記構成を形成する工程について図３６〜図４１を参照して説明する。
図３６に示すように、絶縁膜上に第１芯材パターン３１を形成する。例えば半導体基板１１上にゲート絶縁膜１２、ゲート電極膜１３を形成し、このゲート電極膜上に２回目の側壁転写用の加工用絶縁膜１４、第２芯材パターン用の絶縁膜を形成する。第２芯材パターン形成用の絶縁膜の上面にさらに１回目の側壁転写用の加工用絶縁膜を形成した上で第１芯材パターン用の絶縁膜を形成し、第５実施形態と同様にしてパターンに加工して第１芯材パターン３１とする。
第１芯材パターン３１は、Ｘ方向に延びるワード線ＷＬに対応する部分３１ａと、引出部ＢでＹ方向に曲げられる部分３１ｂと、引出部ＢのフリンジパターンＦＲを形成するためにＸ方向に広げられた部分３１ｃを有する。この第１芯材パターン３１の部分３１ｃは、隣接するパターンとの間隔が大きい場合で、そのまま加工すると第１芯材パターン３１ｃの側面の傾斜角度が小さく（テーパー角が小）なるケースに該当する。
そこで、フリンジパターンを形成する広い部分３１ｃの端部から一定距離（例えば２００ｎｍ）以内に、三方から対向するように第１ダミー芯材パターン３６ａ、３６ｂを配置している。これにより、第１芯材パターン３１および第１ダミー芯材パターン３６ａ、３６ｂの側壁の傾斜角度は急峻な角度で、側壁はほぼ直立状態に形成されている。
次に、図３７に示すように、上記した第１芯材パターン３１および第１ダミー芯材パターン３６ａ、３６ｂをスリミング処理した後に、第１側壁パターン３２および第１ダミー側壁パターン３７を形成する。第１側壁パターン３２は、第１芯材パターン３１の各部３１ａ〜３１ｃに対応して、これらを包囲するようにループ状の第１側壁パターン３２ａ〜３２ｃが形成される。第１ダミー側壁パターン３７は、第１ダミー芯材パターン３６ａ、３６ｂを包囲するようにループ状の第１ダミー側壁パターン３７ａ、３７ｂが形成されている。
続いて、図３８に示すように、第１側壁パターン３２ａ〜３２ｃおよび第１ダミー側壁パターン３６ａ、３６ｂを利用して２回目の側壁転写用の第２芯材パターン３３を形成する。すなわち、まず、上記した第１側壁パターン３２ａ〜３２ｃのうちのフリンジパターンを形成するための部分３２ｃにフリンジパターン形成用のレジストマスクを形成する。また、同時にフリンジパターン用のレジストマスクが隣接する部分と一定以上の距離が発生する部分にダミー用レジストマスクを形成する。ダミーレジストマスクは、隣接するレジストマスクが形成されていない部分に配置とレジストマスクの根本と先端部分の脇で、第１側壁パターン３２ｃが形成されている部分に配置される。
この後、第１側壁パターン３２ａ〜３２ｃ、レジストマスク、ダミーレジストマスクを用いて、下層の加工用絶縁膜をＲＩＥ法によるエッチング加工を行なって２回目の側壁転写用の第２芯材パターン３３を形成する。加工後に、第１側壁パターン３２ａ〜３２ｃ、レジストマスク、ダミーレジストマスクを剥離する。
これにより、第２芯材パターン３３として、側壁パターン３２ａ〜３２ｃに対応する部分に対応して芯材パターン３３ａ〜３３ｃが形成される。レジストマスクに対応する部分に芯材パターン３３ｄが形成される。第１ダミー側壁パターン３７ａ、３７ｂに対応する部分にダミー芯材パターン３３ｅ、３３ｆが形成され、ダミーレジストマスクに対応する部分にダミー芯材パターン３３ｇ、３３ｈが形成される。ダミー芯材パターン３３ｇは、ダミー芯材パターン３３ｅが配置されない２つの芯材パターン３３ｄ間に配置される。ダミー芯材パターン３３ｈは、ダミー芯材パターン３３ｇのＹ方向に所定間隔だけ離間した位置にそれぞれ配置される。
なお、上記の第２芯材パターン３３の形成では、加工の関係からダミー芯材パターン３３ｇ、３３ｈをさらに追加して配置することで、微細加工を行う場合に、第２芯材パターン３３の側壁面が急峻な状態（テーパー角大）となり、ほぼ直立した状態に形成される。
続いて、図３９に示すように、上記のようにして形成した第２芯材パターン３３（ダミー芯材パターンを含む）を用いて第２側壁パターン３４を形成する。第２芯材パターン３３の上面に側壁パターン形成用の膜を膜厚Ｄ１で形成し、ＲＩＥ法によりエッチバック処理を行いスペーサ状の第２側壁パターン３４を形成する。
この場合、第２芯材パターン３３のうち、芯材パターン３３ａ〜３３ｃに対応して、その両側に側壁パターン３４ａ〜３４ｃが形成される。また、芯材パターン３３ｄに対応してその周囲にループ状に側壁パターン３４ｄが形成される。さらに、ダミー芯材パターン３３ｅ、３３ｆに対応して、その両側に二重のループ状に側壁パターン３４ｅ、３４ｆが形成される。ダミー芯材パターン３４ｇ、３４ｈに対応して、その周囲にループ状に側壁パターン３４ｇ、３４ｈが形成される。前述のように、第２芯材パターン３３の側壁面が急峻な立ち上り（テーパー角が大）を有する断面形状とされ、ほぼ直立した状態とされているので、これを利用して形成する側壁パターン３４はほぼ直立した形状に形成することができる。
次に、図４０に示すように、第２側壁パターン３４をマスクとして下層の絶縁膜１４およびゲート電極膜１３を加工する。この場合、第２側壁パターン３４の側壁パターン３４ｃ部分にフリンジパターン形成用のレジストパターン３５を形成すると共に、ワード線ＷＬが形成される部分の間の側壁パターン３４にもレジストパターン３５が形成される。この状態で、第２側壁パターン３４およびレジストパターン３５をマスクとして絶縁膜１４およびゲート電極膜１３をＲＩＥ法によりエッチング加工する。加工後に、第２側壁パターン３４、レジストパターン３５および絶縁膜を剥離する。これにより、図４０に示したパターン形状と同様のゲート電極膜１３のパターンが形成される。
次に、図４０中に破線３６で示す部分を開口するレジストパターンを形成し、ゲート電極膜をエッチングにより除去する。これにより、図４１に示すようなワード線ＷＬ１〜ＷＬ８を含むワード線ＷＬ、フリンジパターンＦＲ１〜ＦＲ８を含むフリンジパターンＦＲおよびダミーパターンＤＰ１〜ＤＰ４が形成される。各フリンジパターンＦＲは、それぞれ他のフリンジパターンＦＲとは電気的に独立した状態になる。またワード線ＷＬは、ゲート電極膜のエッチング加工時に消失することなく確実に形成することができる。
このような第６実施形態によれば、加工用のマスクとして第１側壁パターン３３および第２側壁パターン３４を形成する際に、隣接するパターンとの間隔が一定距離（たとえば２００ｎｍ）を超える広い部分にダミー芯材パターン３６ａ、３６ｂ、ダミー芯材パターン３３ｇ、３３ｈを配置するようにした。その結果、ワード線ペアＰＷＬに属するワード線に接続されるフリンジパターンＦＰ（例えば、フリンジパターンＦＲ１とＦＲ２）が一定距離よりも離れている場合であっても、ダミーパターンＤＰ２を配置することができる。また、隣接するワード線ペアＰＷＬのワード線に接続されるフリンジパターンＦＰ（例えば、フリンジパターンＦＲ４とＦＲ５）が一定距離よりも離れている場合であっても、ダミーパターンＤＰ１を配置することができる。これにより、第１側壁パターン３３ａ〜３３ｃおよび第２側壁パターン３４ａ〜３４ｄをほぼ直立した状態に形成することができる。この第２側壁パターン３４ａ〜３４ｄをゲート電極膜に対するＲＩＥ法によるエッチングのマスクとして加工するので、絶縁膜およびゲート電極膜を断線の発生を抑制して確実に加工することができるようになる。
（第７実施形態）
図４２から図４５は、第７実施形態を示すものである。以下、第３実施形態と異なる部分を中心として説明する。この実施形態では、ＮＡＮＤ型フラッシュメモリ装置１００において、メモリセルトランジスタのゲート電極の形成を、側壁転写技術を利用してリソグラフィ技術の限界を超えるラインアンドスペースのパターニングをする構成を採用している。そして、ゲート電極間にエアギャップが形成されている。
ここで、ゲート電極を引き出すワード線端部では、ワード線間が広くなる。ここで、エアギャップ形成用の絶縁膜を形成した場合に、ワード線端部でエアギャップ形成用の絶縁膜が閉塞されないと、ゲート間リークの要因となる異常酸化やレジスト侵入が発生する可能性がある。
図４５はワード線ＷＬの引出部Ｂに形成されたフリンジパターンの配置状態を示す図の一例である。Ｘ方向に延びる４本のワード線ＷＬ１〜ＷＬ４および４本のワード線ＷＬ５〜ＷＬ８が引出部Ｂを挟んで上部および下部に配置されている。メモリセル領域においてワード線ＷＬ１〜ＷＬ４およびワード線ＷＬ５〜ＷＬ８のそれぞれは、幅寸法Ｄ１を有し、Ｙ方向において寸法間隔Ｌ１で配置されている。引出部Ｂにおいてワード線ＷＬ１〜ＷＬ４は、Ｙ方向の下向きに曲げられ、ワード線引出部ＷＬ１ａ〜ＷＬ４ａを形成している。また、引出部Ｂにおいてワード線ＷＬ５〜ＷＬ８はＹ方向の上向きに曲げられたワード線引出部ＷＬ５ａ〜ＷＬ８ａを形成している。
これらワード線引出部ＷＬ１ａ〜ＷＬ８ａは、メモリセル領域よりもワード線ＷＬ間の間隔を広く存した状態で配置されている。ワード線引出部ＷＬ１ａ〜ＷＬ８ａのそれぞれには、フリンジパターンＦＲ１〜ＦＲ８が設けられている。フリンジパターンＦＲ１〜ＦＲ４はＸ方向に並べて配置されている。フリンジパターンＦＲ５〜ＦＲ８はＸ方向に並べて配置されている。フリンジパターンＦＲ５〜ＦＲ８は、それぞれフリンジパターンＦＲ１〜ＦＲ４とＹ方向に対向する位置で所定間隔を存して配置されている。
ダミーパターンＤＰ１は、ワード線引出部ＷＬ１ａ〜ＷＬ８ａのＸ方向における両側にダミー配線パターンとして設けられている。Ｘ方向においてダミーパターンＤＰ１同士の間にはダミー配線パターンとしてのダミーパターンＤＰ２が形成されている。ダミーパターンＤＰ１は、それぞれＹ方向に隣接するフリンジパターンＦＲとつながっている。ダミーパターンＤＰ２は、フリンジパターンＦＲおよびダミーパターンＤＰ１から孤立した状態に形成されている。ダミーパターンＤＰ１、ＤＰ２は、幅寸法Ｄ１を有し、Ｘ方向に寸法間隔Ｌ１で配置されている。
上記構成では、フリンジパターンＦＲを形成する領域において、ワード線ＷＬ間よりもワード線引出部ＷＬａ間の方が広くなっている。しかし、フリンジパターンＦＲを形成する領域にメモリセル内部と同一ピッチになるようにダミーパターンＤＰ１、ＤＰ２を形成している。これにより、ワード線引出部ＷＬａにおいてもパターン間隔をワード線ＷＬ間とほぼ同じにすることができる。その結果、エアギャップの開口発生を最小限に抑えることができる。したがって、エアギャップ再開口によるレジスト侵入やＬＰＣＶＤ膜の侵入を抑制することが可能となる。
次に、ワード線ＷＬおよびフリンジパターンＦＲの形成工程について簡単に説明する。半導体基板１１上には、ゲート絶縁膜１２およびゲート電極膜１３が形成され、この上面にゲート加工用の絶縁膜１４が形成されている。
図４２に示すように、このゲート加工用の絶縁膜１４上に芯材パターン形成用の絶縁膜が成膜され、この絶縁膜がリソグラフィ技術を用いて加工され芯材パターン４０が形成される。
この芯材パターン４０を形成する工程では、ワード線引出部ＷＬａにおいてパターン加工が行われる。すなわち、ゲート加工用の絶縁膜上に形成した芯材パターン４０のうち、ワード線が形成されるＸ方向の芯材パターン４０ａは、最終形状として形成されるワード線ＷＬのピッチの倍ピッチ（幅寸法Ｄ３＝２×Ｄ１、間隔寸法Ｌ５＝２×Ｌ１）のラインアンドスペースパターンで形成される。ワード線引出部ＷＬａに設ける芯材パターン４０ｂは、Ｙ方向に幅寸法Ｄ３を有して延びている。芯材パターン４０ｂの両端には芯材パターン４０ａが接続されている。ここで、Ｘ方向に隣接する芯材パターン４０ｂ間の距離は幅寸法Ｄ１より広い。また、引出部Ｂにおいて芯材パターン４０ａ、４０ｂを合わせた形状はループ状であるとも言える。
Ｘ方向にワード線引出部４０ｂが並ぶ間のスペースに２本のダミー芯材パターン４０ｃ、３本のダミー芯材パターン４０ｄが設けられる。それぞれのダミー芯材パターン４０ｃは、Ｙ方向に幅寸法Ｄ３を有して延び、配置間隔Ｌ５でＸ方向に配置されている。また、それぞれの芯材パターン４０ｃは上下の芯材パターン４０ａと連結している。また、ダミー芯材パターン４０ｄはＹ方向に幅寸法Ｄ３を有して延び、配置間隔Ｌ５でＸ方向に配置されている。ダミー芯材パターン４０ｄは上下の芯材パターン４０ａとは分離している。なお、ワード線引出部の芯材パターン４０ｂ、ダミー芯材パターン４０ｃは、上下の芯材パターン４０ａに対して共通に連結された状態に設けられている。
ここで、ダミー芯材パターン４０ｂ〜４０ｄを１つのダミー芯材パターンとして考えると、これらダミー芯材パターンはＸ方向において配置間隔Ｌ５で配置されている。
次に、図４３に示すように、芯材パターン４０を用いて側壁パターン４１を形成する。上記した芯材パターン４０に対して、スリミング処理を施すことにより、ほぼ半分の幅寸法Ｄ１となるように形成する。スリミング処理の後、側壁パターン形成用の絶縁膜を全面に形成し、これをＲＩＥ法によるエッチバック処理でスペーサ状に加工する。これにより、スリミング処理された芯材パターン４０の両側壁に側壁パターン４１が形成される。
側壁パターン４１は、スリミング処理された芯材パターン４０に対応して側壁パターン４１ａ、４１ｂおよびダミー側壁パターン４１ｃとして形成される。側壁パターン４１ａ、４１ｂは、スリミング処理された芯材パターン４０ａおよび４０ｂに沿ってつながった状態に形成されている。ダミー側壁パターン４１ｃは、スリミング処理された芯材パターン４０ｂおよびダミー芯材パターン４０ｃ、４０ｄの周囲にループ状に形成されている。これら側壁パターン４１ａ、４１ｂおよびダミー側壁パターン４１ｃは、幅寸法がＤ１で、同じ間隔寸法Ｌ１を存した状態で配置形成されている。
次に、図４４に示すように、フリンジパターンを形成するためのレジストパターン４２を形成する。このレジストパターン４２は、引出部Ｂの側壁パターン４１ｂのほぼ中央部に位置し、左右のダミー側壁パターン４１ｃに重なるように配置されている。また、一本の側壁パターン４１ｂにＹ方向に並ぶように２個のレジストパターン４２を所定間隔で配置している。
この後、図４５に示すように、側壁パターン４１ａ、４１ｂ、ダミー側壁パターン４１ｃおよびレジストパターン４２をマスクとして下層の加工用絶縁膜およびゲート電極膜をＲＩＥ法によりエッチング加工する。これにより、ワード線ＷＬ１〜ＷＬ８が形成されるとともに、引出部Ｂにワード線引出部ＷＬ１ａ〜ＷＬ８ａが形成される。レジストパターン４２の形状に対応したフリンジパターンＦＲ１〜ＦＲ８が形成される。また、ダミー側壁パターン４１ｃに対応する位置にダミーパターンＤＰ１、ＤＰ２が形成される。なお、この加工工程では、前述のゲート電極およびワード線が形成される。
さらに、この後、フリンジパターンＦＲ１〜ＦＲ４とＦＲ５〜ＦＲ８との間のワード線引出部ＷＬ１ａ、ダミーパターンＤＰ１、ＤＰ２をリソグラフィ技術によりカット領域Ｃｂを形成してエッチングにより除去する。ここでカット領域Ｃｂは、Ｙ方向において配置されたフリンジパターンＦＲ１〜ＦＲ４とフリンジパターンＦＲ５〜ＦＲ８の間をＸ方向に延びるように形成されている。これにより、フリンジパターンＦＲ１〜ＦＲ４とＦＲ５〜ＦＲ８との間でつながっていた部分が切断され、各フリンジパターンＦＲ１〜ＦＲ８が電気的に独立した状態に形成される。また、各フリンジパターンＦＲ１〜ＦＲ８は、ワード線引出部ＷＬ１ａ〜ＷＬ８ａを中心として、両側にダミーパターンＤＰ１が結合された状態に形成されている。また、ダミーパターンＤＰ２は、フリンジパターンＦＲ間に孤立した状態で形成されている。
なお、上記工程では、メモリセル領域においてはゲート電極およびワード線のパターンが形成される。この後、エアギャップを形成するため、プラズマＣＶＤ法を用いてサイドステップカバレッジの非常に低い酸化膜を全面に堆積される。これによって、ワード線ＷＬ間の第１間隔Ｌ１で配置された部分には酸化膜が形成されず、上面を閉塞する状態に形成される。この結果、ゲート電極間にエアギャップが形成される。また、ワード線ＷＬ１〜ＷＬ８からフリンジパターンＦＲ１〜ＦＲ８の間の配線間の間隔は幅寸法Ｄ１とほぼ等しい。すなわち、引出領域Ｂにおけるワード線引出部ＷＬ１ａ〜ＷＬ８ａおよびダミーパターンＤＰを含めた配線の間隔は、メモリセル領域におけるワード線ＷＬ間の間隔と等しい。すなわち、引出領域Ｂにおいてワード線間が広くなる部分が存在しない。このとき、ワード線ＷＬ１〜ＷＬ８が接続されるワード線引出部ＷＬ１ａ〜ＷＬ８ａとダミーパターンＤＰの間は、フリンジパターンＦＲ１〜ＦＲ８により閉塞されている。よって、ワード線ＷＬ１〜ＷＬ８の間はエアギャップ形成時に確実に閉塞した状態に形成できる。
このような第７実施形態によれば、ワード線ＷＬ１〜ＷＬ８のワード線引出部ＷＬ１ａ〜ＷＬ８ａを形成する部分に、ダミーパターンＤＰ１、ＤＰ２を配置することでワード線が分岐する部分を同じ間隔Ｌ１で形成することができる。これにより、エアギャップ用の絶縁膜を形成する際に、開口の発生を最小限に抑制でき、開口発生に起因した工程中でのレジスト浸入や層間絶縁膜形成時のガスの浸入を抑制することができる。
（第７実施形態の変形例）
図４６、図４７は、上記した第７実施形態の変形例を示すものである。
図４６に示すものは、フリンジパターンＦＲ２〜ＦＲ４、ＦＲ６〜ＦＲ８に代えて、フリンジパターンＦＲ２ａ〜ＦＲ４ａ、ＦＲ６ａ〜ＦＲ８ａを設けたところが異なる。ここで、メモリセル領域から離れるに従い、Ｙ方向に隣接するフリンジパターンＦＲが離れるように配置されている。これにより、ワード線ＷＬ２〜４とフリンジＦＲ２ａ〜ＦＲ４ａ間のそれぞれの距離をワード線ＷＬ１とフリンジＦＲ１の間隔に近づけることができる。その結果、ワード線ＷＬからフリンジパターンＦＲに至るまでの形状をほぼ同一にできるため、加工ばらつきを小さくすることができる。
図４７に示すものは、フリンジパターンＦＲ２〜ＦＲ４、ＦＲ６〜ＦＲ８に代えて、フリンジパターンＦＲ２ｂ〜ＦＲ４ｂ、ＦＲ６ｂ〜ＦＲ８ｂを設けたところが異なる。ここで、図４６に加えて、メモリセル領域から離れるに従い、フリンジパターンＦＲのＹ方向における幅が長くなっている。これにより、コンタクト形成時に、Ｙ方向に長さが長く設定されていることから、パターニング工程において工程能力の向上を図ることができ、余裕度を確保することができる。
なお、上記のようにフリンジパターンＦＲを、順にずれる位置に配置する構成以外に、千鳥状に配置することができ、その他適宜に位置を変更して配置することもできる。
（第８実施形態）
図４８、図４９は第８実施形態を示す。以下、第７実施形態と異なる部分を中心として説明する。この実施形態では、ダミーパターンＤＰ２を設けない構成としていることが異なるところである。すなわち、図４９に示すように、フリンジパターンＦＲ１〜ＦＲ８は、それぞれ隣接するものとの間隔がＬ１で配置されている。図４９の配置パターンでは、ダミーパターンＤＰ２が省略されている。これにより、Ｘ方向に隣接するフリンジパターンＦＲ１〜ＦＲ８の間隔が狭くなり、省スペース化を図ることができる。
製造工程においては、図４８に示すように、芯材パターン４３を用いる。この芯材パターン４３のうち、芯材パターン４３ａはＹ方向において所定間隔で配置され、Ｘ方向に延びる。芯材パターン４３ｂは、Ｘ方向において所定間隔で配置され、Ｙ方向に延びる。芯材パターン４３ｂはワード線の各芯材パターン４３ａにつき２本が接続されるように配置されている。
芯材パターン４３ａに共通に接続される引出部４３ｂがＸ方向に並ぶ間のスペースに１本のダミー芯材パターン４３ｃが配置されている。また、芯材パターン４３ａに共通に接続されない引出部４３ｂがＸ方向に並ぶ間のスペースに２本のダミー芯材パターン４３ｄが設けられる。ダミー芯材パターン４３ｃは上下の芯材パターン４３ａと連結した状態で、芯材パターン４３ａと同じ幅寸法で、Ｘ方向に隣接する引出部４３ｂとの間隔が同じになるように１本形成される。また、ダミー芯材パターン４３ｄは上下の芯材パターン４３ａとは孤立した状態で、芯材パターン４３ａと同じ幅寸法で芯材パターン４３ｄ間がＸ方向に隣接する引出部４３ｂと引出部４３ｃの間隔と同じ間隔になるように２本形成される。また、芯材パターン４３ｂと芯材パターン４３ｄの間がＸ方向に隣接する引出部４３ｂと引出部４３ｃの間隔と同じ間隔になるように２本形成される。なお、引出部４３ｂ、ダミー芯材パターン４３ｃは、上下の芯材パターン４３ａに対して共通に連結された状態に設けられている。
上記の芯材パターン４３を前述同様にしてスリミング処理を行い、フリンジパターンに対応したレジストパターンを形成してゲート電極膜を加工することにより、図４９のパターンを得ることができる。
このような第８実施形態においても、第７実施形態と同様の作用効果を得ることができるとともに、省スペース化を図ることができる。
（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
ＮＡＮＤ型のフラッシュメモリ装置１００に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。また、メモリセルを１ビットとして構成したものでも複数ビットとして構成したものでも適用できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、１００はＮＡＮＤ型フラッシュメモリ装置（半導体装置）、１、１１は半導体基板、２、１２はゲート絶縁膜、３、１３はゲート電極膜（導体層）、４、１４は絶縁膜（第１加工膜）、５、１５、２２、３２、３４、４１は側壁パターン（第２加工膜）、６、１６、２１、３１、３３、４０、４３は芯材パターン、７は絶縁膜（第３加工膜）、１７は加工膜（第４加工膜）、８、１８、１８ａ、１９、１９ａ、４３はレジストパターン（引出マスク）、ＭＴはメモリセルトランジスタ、ＳＴＤ、ＳＴＳは選択ゲートトランジスタ、ＭＧ、ＳＧはゲート電極、ＷＬ（ＷＬ１〜ＷＬ８）はワード線、ＰＷＬはワード線ペア、ＷＬ１ａ〜ＷＬ８ａはワード線引出部、ＦＲ（ＦＲ１〜ＦＲ８）はフリンジパターン、ＤＰはダミーパターンである。

Claims (15)

  1. 半導体基板と、
    前記半導体基板上に第１方向に第１間隔で複数本並べて配置された配線と、
    前記複数本の配線が前記第１方向と異なる第２方向に曲げて引き出される引出部とを備え、
    前記引出部は、２本の前記配線を前記第１間隔で配置するペア配線で形成され、各ペア配線間は第１間隔よりも広い第２間隔で配置され、前記ペア配線の各配線には前記第２間隔を設けた側にフリンジパターンが形成されていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記フリンジパターンは、隣接する前記ペア配線毎に前記第２方向にずれた位置に配置されていることを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    前記配線は、側壁転写技術を２回使って形成されていることを特徴とする半導体装置。
  4. 半導体基板上に配線用の導体層を形成する工程と、
    前記導体層上に第１加工膜、第２加工膜を順次形成する工程と、
    前記第２加工膜を、第１方向に第１間隔で複数本の配線マスクに加工すると共に、それら複数の配線マスクの端部を２本毎に前記第１間隔で前記第１方向と異なる第２の方向に曲げたペア配線マスクを形成し、前記ペア配線マスクを前記第２方向において前記第１間隔よりも広い第２間隔で配置する工程と、
    隣接する２つの前記ペア配線マスク間にレジスト膜を埋めるようにパターニングして引出マスクを形成する工程と、
    前記配線マスク、前記ペア配線マスクおよび前記引出マスクをマスクとして前記第１加工膜および前記導体層を異方性エッチングして配線パターン、ペア配線パターンおよび連結フリンジパターンを形成する工程と、
    前記連結フリンジパターンを分断してフリンジパターンを形成する工程とを有することを特徴とする半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記引出マスクを形成する工程では、
    前記第１間隔を有する前記配線マスク間および前記ペア配線マスクには充填されずそれよりも広い間隔の領域に充填される埋め込み性の低い第３加工膜を形成する工程と、
    前記第３加工膜上に前記引出マスクを形成する工程と、
    前記引出マスクをマスクとして前記第３加工膜を除去する工程とを実施することを特徴とする半導体装置の製造方法。
  6. 請求項４に記載の半導体装置の製造方法において、
    前記導体層は、前記半導体基板上に絶縁膜を介して形成するメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極となるゲート電極形成層として設けられ、
    前記配線マスクおよび前記ペア配線マスクを形成する工程は、
    芯材パターンの側壁として前記配線マスク、前記ペア配線マスクおよび前記メモリセルトランジスタの前記ゲート電極形成用のゲート用マスクを形成する工程と、
    前記芯材パターンを残した状態で前記配線マスク、前記ペア配線マスクおよび前記ゲート用マスク上、および前記配線マスク間および前記選択ゲートトランジスタのゲート電極形成領域を埋めるように第４加工膜を形成する工程と、
    等方的エッチング処理により前記第４加工膜および前記芯材パターンをエッチバック処理して前記第１間隔の凹部内に残して他の部分を除去する工程とを実施し、
    前記レジスト膜による引出マスクを形成する工程は、前記前記選択ゲートトランジスタのゲート電極形成領域およびその両側のメモリセルトランジスタのゲート電極形成領域にもレジストマスクを形成し、
    前記配線パターン、前記ペア配線パターンおよび前記引出パターンを形成する工程では、前記メモリセルトランジスタのゲート電極を形成すると共に前記レジストマスクを用いて前記選択ゲートトランジスタのゲート電極部を形成することを特徴とする半導体装置の製造方法。
  7. 半導体基板と、
    前記半導体基板上に第１の方向に第１間隔で複数本並べて配置された配線と、
    前記複数本の配線が前記第１の方向と異なる第２の方向に曲げて引き出される引出部と、
    前記引出部に接続されたフリンジパターンとを備え、
    前記引出部の配線が広げられる部分に、配置されるダミーパターンを有し、
    前記第１方向における前記フリンジパターン間の間隔、および、前記フリンジパターンと前記ダミーパターンの間隔が第１距離以下となることを特徴とする半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記ダミーパターンは、前記引出部の２本の配線が孤立する部分に配置されることを特徴とする半導体装置。
  9. 請求項７に記載の半導体装置において、
    前記ダミーパターンは、前記引出部の２本の配線が屈曲により広げられる部分に配置されていることを特徴とする半導体装置。
  10. 請求項７から９のいずれか一項に記載の半導体装置において、
    前記複数本の配線および引出部は、側壁加工技術を利用して形成されていることを特徴とする半導体装置。
  11. 半導体基板と、
    前記半導体基板上に第１方向に第１間隔で複数本並べて配置された第１幅の配線と、
    前記複数本の配線が前記第１方向と異なる第２方向に曲げて引き出され、前記複数本の配線が前記第１間隔よりも大きい第２間隔で配置される引出部と、
    前記引出部に設けられ、前記第１幅よりも広い第２幅のフリンジパターンと、
    前記引出部の前記第２間隔のスペースに設けられ、前記第１方向において前記引出部と前記第１間隔を有し、前記引出部に対して平行に配置され、前記第１幅を有し、前記引出部から電気的に孤立したダミー配線パターンと
    を備えたことを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記フリンジパターンは、前記第２方向に複数配置され、前記第１方向を対称線とした線対称に配置され、前記第２方向に複数個配置された前記フリンジパターン間において前記ダミー配線パターンが切断されていることを特徴とする半導体装置。
  13. 請求項１１または１２に記載の半導体装置において、
    前記ダミー配線パターンは、前記引出部の間に複数本設けられ、前記引出部に近接するものが前記フリンジパターンと接触するように形成されていることを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    前記フリンジパターンに接触するように設けられた前記ダミー配線パターンは、前記第１の方向において隣接する前記ダミー配線パターンと電気的に非導通状態とされていることを特徴とする半導体装置。
  15. 請求項１１から１４のいずれか一項に記載の半導体装置において、
    前記フリンジパターン同士が隣接する部分に電気的に浮遊状態に設けられる前記ダミ配線パターンを有することを特徴とする半導体装置。
JP2013192058A 2013-09-17 2013-09-17 半導体装置およびその製造方法 Pending JP2015060873A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013192058A JP2015060873A (ja) 2013-09-17 2013-09-17 半導体装置およびその製造方法
US14/449,545 US20150076702A1 (en) 2013-09-17 2014-08-01 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013192058A JP2015060873A (ja) 2013-09-17 2013-09-17 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2015060873A true JP2015060873A (ja) 2015-03-30

Family

ID=52667268

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013192058A Pending JP2015060873A (ja) 2013-09-17 2013-09-17 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20150076702A1 (ja)
JP (1) JP2015060873A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102436634B1 (ko) 2016-06-27 2022-08-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10566194B2 (en) * 2018-05-07 2020-02-18 Lam Research Corporation Selective deposition of etch-stop layer for enhanced patterning

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100244269A1 (en) * 2009-03-31 2010-09-30 Samsung Electronics Co., Ltd. Semiconductor device having integral structure of contact pad and conductive line
US20120241834A1 (en) * 2011-03-24 2012-09-27 Fumiharu Nakajima Semiconductor device and method of manufacturing the same
US20130082388A1 (en) * 2011-09-30 2013-04-04 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device and semiconductor device
JP2013135202A (ja) * 2011-12-27 2013-07-08 Toshiba Corp 半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100244269A1 (en) * 2009-03-31 2010-09-30 Samsung Electronics Co., Ltd. Semiconductor device having integral structure of contact pad and conductive line
US20120241834A1 (en) * 2011-03-24 2012-09-27 Fumiharu Nakajima Semiconductor device and method of manufacturing the same
JP2012204494A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 半導体装置及びその製造方法
US20130082388A1 (en) * 2011-09-30 2013-04-04 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device and semiconductor device
JP2013084926A (ja) * 2011-09-30 2013-05-09 Toshiba Corp 半導体装置の製造方法および半導体装置
JP2013135202A (ja) * 2011-12-27 2013-07-08 Toshiba Corp 半導体装置の製造方法
US20130237051A1 (en) * 2011-12-27 2013-09-12 Keisuke Kikutani Method of manufacturing semiconductor device

Also Published As

Publication number Publication date
US20150076702A1 (en) 2015-03-19

Similar Documents

Publication Publication Date Title
JP4921723B2 (ja) 半導体装置の製造方法
US20120049267A1 (en) Semiconductor devices and method of manufacturing the same
US9263323B2 (en) Semiconductor device having parallel conductive lines including a cut portion and method of manufacturing the same
JP2006351861A (ja) 半導体装置の製造方法
JP2009010011A (ja) 半導体装置およびその製造方法
JP2015026674A (ja) 不揮発性記憶装置およびその製造方法
JP5269428B2 (ja) 半導体装置及びその製造方法
US9343467B2 (en) Semiconductor device
JP2009253288A (ja) 半導体メモリ素子及びその製造方法
JP2010080853A (ja) 不揮発性半導体記憶装置およびその製造方法
JP5330440B2 (ja) 半導体装置の製造方法
US9666239B2 (en) Semiconductor device
JP2006278967A (ja) 半導体装置およびその製造方法
JP2009289813A (ja) 不揮発性半導体記憶装置の製造方法
JP2008140888A (ja) 不揮発性半導体メモリの製造方法
JP2008109042A (ja) 半導体記憶装置及びその製造方法
JP4799189B2 (ja) 半導体装置の製造方法
JP2015060873A (ja) 半導体装置およびその製造方法
JP2008098503A (ja) 半導体装置およびその製造方法
KR20090074332A (ko) 반도체 소자의 제조 방법
JP5524167B2 (ja) 半導体装置の製造方法
JP2015056478A (ja) 半導体装置および半導体装置の製造方法
US9691777B2 (en) Non-volatile semiconductor memory device
JP2012204531A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2006100412A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160405

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20161011