JP2006100412A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 レジストパターン倒れ等の加工プロセスの問題を回避することのできる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板上に、第１の被パターニング部材を形成する工程と、前記第１の被パターニング部材をパターニングして、並列な複数のライン状のパターンと、前記ライン状のパターンの少なくとも一端側に、前記複数のライン状のパターンを連結する連結部とを形成する工程と、前記ライン状のパターンと前記連結部との間をエッチングして、前記ライン状のパターンと前記連結部との間を分離する工程と、を備える。
【選択図】 図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、高い歩留まりの半導体装置の製造方法及び半導体装置に関する。

近年の微細加工技術の進歩により、半導体装置の最小加工寸法は１００ｎｍを下まわっており、加工の難易度も格段に上昇している。半導体装置の中でも、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイは、１つのセルあたりのコンタクト数を減らした構造であるため、ワード線やビット線などの配線層のレイアウトは、最小加工寸法のライン＆スペースのような、最先端の微細加工技術を必要とするレイアウトになる（例えば、特許文献１参照）。

このようなＮＡＮＤ型不揮発性半導体記憶装置のレイアウトの場合、ワード線の上層にある配線層へ電位を引き出さない側のワード線端部では、微細化が進むにつれて、レジストパターン倒れが発生する可能性がある。これは、近接効果等によるフォトレジストのパターンの細りや形状的な問題、現像後のリンス乾燥時に残った水滴の不均一性からくることが知られている。また、加工条件や処理内容によっては、フォトレジストをマスクとして用いて、フォトレジストの下層膜をエッチング加工している最中にも、レジスト倒れが発生することが知られている。

従来、このような現象に対し、フォトレジストの膜厚を薄くすることなどにより対処してきたが、解像性向上のため、フォトレジストの膜厚はその下層にある下層膜の加工に必要な膜厚の限界まで既に薄くなってきており、容易にフォトレジスト薄膜化が出来なくなってきている。

このため、特開２００４−１５０５６号公報（以下、特許文献２という）では、ワード線の端部を面積的に拡張することにより、レジストパターン倒れが発生するのを回避しいるが、レイアウトパターンの増加は免れない。

また、このような問題は、不揮発性半導体記憶装置に限らず、他の半導体装置においても同様に問題となる可能性がある。
特開２００２−３１３９７０号公報 特開２００４−１５０５６号公報

そこで本発明は、前記課題に鑑みてなされたものであり、レジストパターン倒れ等の加工プロセスの問題を回避することのできる半導体装置の製造方法及び半導体装置を提供することを目的とする。

上記課題を解決するため、本発明に係る半導体装置の製造方法は、
半導体基板上に、第１の被パターニング部材を形成する工程と、
前記第１の被パターニング部材をパターニングして、並列な複数のライン状のパターンと、前記ライン状のパターンの少なくとも一端側に、前記複数のライン状のパターンを連結する連結部とを形成する工程と、
前記ライン状のパターンと前記連結部との間をエッチングして、前記ライン状のパターンと前記連結部との間を分離する工程と、
を備えることを特徴とする。

本発明に係る半導体装置は、
半導体基板と、
前記半導体基板上に形成された、並列な複数のライン状のパターンと、
前記半導体基板上に形成されて、前記ライン状のパターンの少なくとも一端側に設けられ、前記複数のライン状のパターンを連結していた連結部と、
前記ライン状のパターンと前記連結部との間を分離する分離パターン領域と、
を備えることを特徴とする。

本発明に係る半導体装置は、
半導体基板と、
前記半導体基板に形成された、並列な複数のライン状のパターンと、
前記半導体基板に形成されて、前記ライン状のパターンの少なくとも一端側に、前記複数のライン状のパターンを連結していた連結部と、
前記ライン状のパターンと前記連結部との間を分離する分離パターン領域と、
を備えることを特徴とする。

本発明によれば、フォトレジストパターン倒れ等の加工プロセスの問題を回避することのできる半導体装置の製造方法及び半導体装置を提供することができる。

〔第１実施形態〕
第１実施形態では、ＮＡＮＤ型の不揮発性半導体記憶装置におけるメモリセルアレイ部等の微細配線加工技術を必要とする領域で発生する、レジストパターン倒れ等の加工プロセスの問題を、メモリセルアレイのパターンレイアウトを変更することで、回避し、安定した高い歩留まりを実現できるようにしたものである。より詳しくを、以下に説明する。

まず、図１乃至図６に基づいて、本実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構成を説明する。図１は、本実施形態に係る不揮発性半導体記憶装置の平面図であり、図２乃至図６は、それぞれ、図１におけるＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図、Ｄ−Ｄ’線断面図、Ｅ−Ｅ’線断面図である。

これらの図から分かるように、本実施形態に係る不揮発性半導体記憶装置では、第１方向に並列に複数のワード線ＷＬが設けられている。また、このワード線の下には、複数のメモリセル領域ＥＲが形成されている。さらに、ワード線ＷＬと並列に、セレクトゲート線ＳＧＬが設けられている。

ワード線ＷＬの一端側には、ワード線連結部ＷＬＣが形成されている。ワード線連結部ＷＬＣは、ワード線ＷＬの先端部を意図的に繋げるために形成されている。

このワード線連結部ＷＬＣとワード線ＷＬとの間には、分離パターン領域ＳＰＲが形成されている。この分離パターン領域ＳＰＲは、ワード線連結部ＷＬＣとワード線ＷＬとを電気的に分離するために、形成される領域である。この分離パターン領域ＳＰＲは、ワード線ＷＬとワード線連結部ＷＬＣとを形成した後に、分離パターン領域ＳＰＲにあるワード線ＷＬを除去することにより形成される領域である。

なお、ワード線ＷＬは、本実施形態における複数のライン状のパターンに相当し、ワード線連結部ＷＬＣは、本実施形態における連結部に相当する。

これ以外の点は、通常の不揮発性半導体記憶装置の構造と同様であるので、その詳しい説明は割愛する。

次に、図７乃至図４１に基づいて、本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する。図７、図１２、図１７、図２２、図２７、図３２、図３７は、図１のＡ−Ａ’線断面を用いて製造工程を説明する図であり、図８、図１３、図１８、図２３、図２８、図３３、図３８は、図１のＢ−Ｂ’線断面を用いて製造工程を説明する図であり、図９、図１４、図１９、図２４、図２９、図３４、図３９は、図１のＣ−Ｃ’線断面を用いて製造工程を説明する図であり、図１０、図１５、図２０、図２５、図３０、図３５、図４０は、図１のＤ−Ｄ’線断面を用いて製造工程を説明する図であり、図１１、図１６、図２１、図２６、図３１、図３６、図４１は、図１のＥ−Ｅ’線断面を用いて製造工程を説明する図である。

まず、図７乃至図１１に示すように、半導体基板１００の表面側に、ＳＴＩ（Shallow Trench Isolation）による素子分離絶縁膜１０２を形成する。続いて、メモリセルを形成するメモリセル領域に、シリコン酸化膜等により、トンネル絶縁膜１０４を形成する。続いて、このトンネル絶縁膜１０４上に、後に浮遊ゲートとなる多結晶シリコン膜１０６を形成する。続いて、この多結晶シリコン膜１０６上に、インターポリ絶縁膜となるＯＮＯ膜１０８を形成する。続いて、このＯＮＯ膜１０８上に、後に制御ゲートとなる多結晶シリコン膜１１０とタングステンシリサイド膜１１２とを形成する。続いて、このタングステンシリサイド膜１１２上に、マスク材として用いるシリコン窒化膜１１４を形成する。

次に、図１２乃至図１６に示すように、シリコン窒化膜１１４上に、例えば厚さ約１０ｎｍの反射防止膜１２０を形成する。続いて、この反射防止膜１２０上に、例えば厚さ約２００ｎｍのフォトレジスト１２２を形成する。そして、リソグラフィ技術により、フォトレジスト１２２を所望のパターンに加工する。本実施形態では、パターンの配線幅及びスペース幅は、およそ９０ｎｍである。

本実施形態では、このフォトレジスト１２２のパターンにおいて、複数の並列なワード線ＷＬのパターンと、このワード線ＷＬの一端側に設けられたワード線ＷＬを連結するワード線連結部ＷＬＣのパターンとが形成されている。

次に、図１７乃至図２１に示すように、フォトレジスト１２２をマスクとして用いて、ＲＩＥ技術により、反射防止膜１２０とシリコン窒化膜１１４とをエッチング加工する。

次に、図２２乃至図２６に示すように、アッシング技術を用いて、反射防止膜１２０とフォトレジスト１２２とを除去する。

次に、図２７乃至図３１に示すように、シリコン窒化膜１１４をマスクとして用いて、タングステンシリサイド膜１１２と、多結晶シリコン膜１１０と、ＯＮＯ膜１０８と、多結晶シリコン膜１０６とをエッチング加工して、所望のゲートパターンを得る。すなわち、タングステンシリサイド膜１１２と多結晶シリコン膜１１０とから、ワード線ＷＬとなる制御ゲートＣＧが形成され、多結晶シリコン膜１０６から浮遊ゲートＦＧが形成される。特に、図３０から分かるように、ワード線ＷＬの一端側は、ワード線連結部ＷＬＣが形成され、複数のワード線ＷＬが互いに接続されている。このワード線連結部ＷＬＣも、タングステンシリサイド膜１１２と多結晶シリコン膜１１０とから、形成される。したがって、タングステンシリサイド膜１１２と多結晶シリコン膜１１０とが、本実施形態における導電性部材により形成された第１の被パターニング部材に相当する。

次に、図３２乃至図３６に示すように、例えば厚さ１０００ｎｍのフォトレジスト１３０を形成した後、リソグラフィ技術により、このフォトレジスト１３０を所望のパターンに加工する。具体的には、特に図３５から分かるように、分離パターン領域ＳＰＲに位置するフォトレジスト１３０の部分に、開口１３２を形成する。

次に、図３７乃至図４１に示すように、フォトレジスト１３０をマスクとして用いて、ＲＩＥ技術により、シリコン窒化膜１１４と、タングステンシリサイド膜１１２と、多結晶シリコン膜１１０とをエッチング加工する。これにより、分離パターン領域ＳＰＲが形成され、ワード線連結部ＷＬＣが、ワード線ＷＬと電気的に分離される。そして、アッシング技術を用いて、フォトレジスト１３０を除去する。これにより、図２乃至図６に示した不揮発性半導体記憶装置が得られる。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ワード線ＷＬの一端側にワード線連結部ＷＬＣを設けることにより、シリコン窒化膜１１４をマスクにしてワード線ＷＬをエッチングにより形成する際に、ワード線ＷＬの先端のようなレジストパターン倒れの発生しやすい部分が存在しない構造になる。このため、パターン加工のマージンが改善し、安定した高い歩留まりの不揮発性半導体記憶装置を提供することができる。

〔第２実施形態〕
第２実施形態は、メモリセルアレイと素子分離領域との端部に、各メモリセル領域を連結するメモリセル領域連結部を形成することにより、メモリセル領域を形成する際にレジストパターン倒れが発生するのを回避したものである。より詳しくを、以下に説明する。

まず、図４２乃至図４５に基づいて、本実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構成を説明する。図４２は、本実施形態に係る不揮発性半導体記憶装置の平面図であり、図４３乃至図４５は、それぞれ、図４２におけるＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図である。

これらの図から分かるように、本実施形態に係る不揮発性半導体記憶装置では、ワード線と交差する方向である第２方向に沿って、並列に複数のメモリセル領域ＭＣＲが形成されている。換言すれば、第２方向に沿って、メモリセル領域ＭＣＲと素子分離領域ＥＳＲとがストライプ状に交互に形成されている。

メモリセル領域ＭＣＲの一端側には、個々のメモリセル領域ＭＣＲを連結したメモリセル領域連結部ＭＣＣが形成されている。このメモリセル領域連結部ＭＣＣは、半導体基板２００に素子分離領域ＥＳＲ用の溝を形成するためのマスクを、フォトレジストを用いてパターニング加工する際に、レジスト倒れが生じるのを回避するために形成されている。

また、メモリセル領域連結部ＭＣＣとメモリセル領域ＭＣＲとの間には、これらメモリセル領域連結部ＭＣＣとメモリセル領域ＭＣＲとを電気的に分離する、分離パターン領域ＳＰＲが形成されている。これ以外の点は、通常の不揮発性半導体記憶装置の構造と同様であるので、その詳しい説明は割愛する。

なお、メモリセル領域ＭＣＲは、本実施形態における複数のライン状のパターンに相当し、メモリセル領域連結部ＭＣＣは、本実施形態における複数のライン状のパターンを連結する連結部に相当する。

次に、図４６乃至図７８に基づいて、本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する。図４６、図４９、図５２、図５５、図５８、図６１、図６４、図６７、図７０、図７３、図７６は、図４２のＡ−Ａ’線断面を用いて製造工程を説明する図であり、図４７、図５０、図５３、図５６、図５９、図６２、図６５、図６８、図７１、図７４、図７７は、図４２のＢ−Ｂ’線断面を用いて製造工程を説明する図であり、図４８、図５１、図５４、図５７、図６０、図６３、図６６、図６９、図７２、図７５、図７８は、図４２のＣ−Ｃ’線断面を用いて製造工程を説明する図である。

まず、図４６乃至図４８に示すように、半導体基板２００の表面側に、シリコン酸化膜２０２を形成し、このシリコン酸化膜２０２の上にシリコン窒化膜２０４を形成する。続いて、このシリコン窒化膜２０４の上にシリコン酸化膜２０６を形成する。これらシリコン酸化膜２０２とシリコン窒化膜２０４とシリコン酸化膜２０６は、後にマスク材の役割を果たす。

次に、図４９乃至図５１に示すように、シリコン酸化膜２０６の上に、例えば厚さ１０ｎｍの反射防止膜２１０を形成し、この反射防止膜２１０の上に、例えば厚さ２００ｎｍのフォトレジスト２１２を形成する。続いて、リソグラフィ技術により、フォトレジスト２１２を所望のパターンに加工する。本実施形態においては、パターンの配線幅及びスペース幅は、およそ９０ｎｍである。

このパターニングにより、フォトレジスト２１２には、素子分離領域ＥＳＲ及びメモリセル領域ＭＣＲを形成するためのライン状のパターンと、メモリセル領域連結部ＭＣＣを形成するためのパターンとが形成される。

次に、図５２乃至図５４に示すように、フォトレジスト２１２をマスクとして、ＲＩＥ技術を用いて、反射防止膜２１０とシリコン酸化膜２０６とシリコン窒化膜２０４とシリコン酸化膜２０２とを、エッチング加工する。

次に、図５５乃至図５７に示すように、アッシング技術を用いて、反射防止膜２１０とフォトレジスト２１２とを除去する。

次に、図５８乃至図６０に示すように、この不揮発性半導体記憶装置の上に、フォトレジスト２２０を形成した後、リソグラフィ技術により、フォトレジスト２２０を所望のパターンに加工する。これにより、フォトレジスト２２０における分離パターン領域ＳＰＲに相当する領域に、開口２２２が形成される。

次に、図６１乃至図６３に示すように、フォトレジスト２２０をマスクとして、ＲＩＥ技術を用いて、シリコン酸化膜２０６とシリコン窒化膜２０４とシリコン酸化膜２０２とをエッチング加工して、メモリセル領域ＭＣＲとメモリセル領域連結部ＭＣＣとを電気的に分離する分離パターン領域ＳＰＲを形成するための開口２２４を形成する。

次に、図６４乃至図６６に示すように、アッシング技術を用いて、フォトレジスト２２０を除去する。

次に、図６７乃至図６９に示すように、シリコン酸化膜２０６をマスクとして、ＲＩＥ技術を用いて半導体基板２００をエッチング加工し、半導体基板２００に、素子分離領域ＥＳＲとなる溝と分離パターン領域ＳＰＲとなる溝を形成する。したがって、半導体基板２００は、本実施形態における第２の被パターニング部材に相当する。

次に、図７０乃至図７２に示すように、ＨＤＰ技術を用いて、シリコン酸化膜等の素子分離絶縁膜２３０を形成する。これにより、素子分離領域ＥＳＲとなる溝と分離パターン領域ＳＰＲとなる溝に、素子分離絶縁膜２３０が埋め込まれる。

次に、図７３乃至図７５に示すように、シリコン窒化膜２０４をストッパとして、ＣＭＰ技術を用いて、素子分離絶縁膜２３０を平坦化する。

次に、図７６乃至図７８に示すように、シリコン窒化膜２０４を、リン酸処理によって、除去する。続いて、シリコン酸化膜２０２を、弗酸処理によって、除去する。これにより、図４２乃至図４５に示した不揮発性半導体記憶装置の素子分離領域が得られる。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、メモリセル領域ＭＣＲにメモリセル領域連結部ＭＣＣを設けることにより、メモリセル領域ＭＣＲを形成するためのマスクをパターニングする工程（図４９乃至図５１参照）で、レジストパターン２１２に、レジストパターン倒れの発生しやすい部分が存在しない構造になる。このため、パターン加工のマージンが改善し、安定した高い歩留まりの不揮発性半導体記憶装置を提供することができる。

〔第３実施形態〕
第３実施形態は、メモリセルアレイ領域のメタル配線層であるビット線の一端側に、ビット線連結部を形成することにより、ビット線を形成する際にレジストパターン倒れが発生するのを回避したものである。より詳しくを、以下に説明する。

まず、図７９乃至図８２に基づいて、本実施形態に係るＮＡＮＤ型の不揮発性半導体記憶装置の構成を説明する。図７９は、本実施形態に係る不揮発性半導体記憶装置の平面図であり、図８０乃至図８２は、それぞれ、図７９におけるＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図、Ｃ−Ｃ’線断面図である。

これらの図から分かるように、本実施形態に係る不揮発性半導体記憶装置では、ワード線ＷＬと交差する方向である第２方向に並列に複数のビット線ＢＬが形成されている。このビット線ＢＬの端部には、個々のビット線ＢＬを連結したビット線連結部ＢＬＣが形成されている。このビット線連結部ＢＬＣとビット線ＢＬとの間には、これらビット線連結部ＢＬＣとビット線ＢＬとを電気的に分離する分離パターン領域ＳＰＲが形成されている。これ以外の点は、通常の不揮発性半導体記憶装置の構造と同様であるので、その詳しい説明は割愛する。

なお、ビット線ＢＬは、本実施形態における複数のライン状のパターンに相当し、ビット線連結部ＢＬＣは、本実施形態における複数のライン状のパターンを連結する連結部に相当する。

次に、図８３乃至図１００に基づいて、本実施形態に係る不揮発性半導体記憶装置の製造工程を説明する。図８３、図８６、図８９、図９２、図９５、図９８は、図７９のＡ−Ａ’線断面を用いて製造工程を説明する図であり、図８４、図８７、図９０、図９３、図９６、図９９は、図７９のＢ−Ｂ’線断面を用いて製造工程を説明する図であり、図８５、図８８、図９１、図９４、図９７、図１００は、図７９のＣ−Ｃ’線断面を用いて製造工程を説明する図である。

まず、図８３乃至図８５に示すように、絶縁膜３００上に、バリヤメタル膜３０２を形成する。本実施形態においては、この絶縁膜３００の下には、複数のワード線や複数のメモリセルが形成されているものと仮定する。また、本実施形態においては、バリヤメタル膜３０２は、チタン膜と窒化チタン膜とから、構成されている。続いて、このバリヤメタル膜３０２の上に、アルミニウム膜３０４を形成し、このアルミニウム膜３０４の上に、窒化チタン膜３０６を形成する。

次に、図８６乃至図８８に示すように、窒化チタン膜３０６上に、例えば厚さ１０ｎｍの反射防止膜３１０を形成し、この反射防止膜３１０上に、例えば厚さ２００ｎｍのフォトレジスト３１２を形成する。そして、このフォトレジスト３１２を所定のパターンに加工する。本実施形態においては、パターンの配線幅及びスペース幅は、およそ９０ｎｍである。このパターニングにより、フォトレジスト３１２には、ビット線ＢＬを形成するためのパターンとビット線連結部ＢＬＣを形成するためのパターンとが、形成される。

次に、図８９乃至図９１に示すように、フォトレジスト３１２をマスクとして、ＲＩＥ技術を用いて、反射防止膜３１０と窒化チタン膜３０６とアルミニウム膜３０４とバリヤメタル膜３０２とをエッチング加工する。このエッチング加工により、複数のビット線ＢＬと、このビット線の一端側で複数のビット線ＢＬを連結するビット線連結部ＢＬＣとが形成される。したがって、窒化チタン膜３０６とアルミニウム膜３０４とバリヤメタル膜３０２とが、本実施形態における第１の被パターニング部材に相当する。

次に、図９２乃至図９４に示すように、アッシング技術を用いて、反射防止膜３１０とフォトレジスト３１２とを除去する。

次に、図９５乃至図９７に示すように、この不揮発性半導体記憶装置の上に、例えば厚さ１００ｎｍのフォトレジスト３２０を形成した後、リソグラフィ技術により、フォトレジスト３２０を所望のパターンに加工する。このパターン加工により、フォトレジスト３２０における分離パターン領域ＳＰＲに相当する部分には、開口３２２が形成される。

次に、図９８乃至図１００に示すように、フォトレジスト３２０をマスクとして、ＲＩＥ技術を用いて、窒化チタン膜３０６とアルミニウム膜３０４とバリヤメタル膜３０２とをエッチング加工する。これにより、分離パターン領域ＳＰＲが形成され、メモリセルアレイ領域におけるビット線ＢＬとビット線連結部ＢＬＣとが電気的に分離される。続いて、アッシング技術を用いて、フォトレジスト３２０を除去し、配線加工工程を終了する。これにより、図７９乃至図８２に示した不揮発性半導体記憶装置が得られる。

以上のように、本実施形態に係る不揮発性半導体記憶装置によれば、ビット線ＢＬの一端側にビット線連結部ＢＬＣを設けることにより、フォトレジスト３１２をマスクにしてビット線ＢＬをエッチングにより形成する際に、ビット線ＢＬの先端のようなレジストパターン倒れの発生しやすい部分が存在しない構造になる。このため、パターン加工のマージンが改善し、安定した高い歩留まりの不揮発性半導体記憶装置を提供することができる。

なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態では、ワード線連結部ＷＬＣ、メモリセル領域連結部ＭＣＣ、及び、ビット線連結部ＢＬＣを最終的に残す構造にしたが、これらは必ずしも残す必要はない。例えば、第１実施形態においては、図１０１に示すように、分離パターン領域ＳＰＲをワード線連結部ＷＬＣがあった領域まで拡大し、ワード線連結部ＷＬＣを取り除いてしまってもよい。この場合、図１０２（図３４に対応）及び図１０３（図３９に対応）に示すように、フォトレジスト１３０の開口１３２を、ワード線連結部ＷＬＣの全体が含まれるように大きく形成する。そして、図１０４（図３５に対応）及び図１０５（図４０に対応）に示すように、フォトレジスト１３０をマスクとして、シリコン窒化膜１１４とタングステンシリサイド膜１１２と多結晶シリコン膜１１０とをエッチングで除去する際に、ワード線連結部ＷＬＣの部分までも除去して、分離パターン領域ＳＰＲを形成すればよい。

また、第２実施形態においては、図１０６に示すように、分離パターン領域ＳＰＲをメモリセル領域連結部ＭＣＣがあった領域まで拡大し、メモリセル領域連結部ＭＣＣを取り除いてしまってもよい。この場合、図１０７（図５９に対応）に示すように、フォトレジスト２２０の開口２２２を、メモリセル領域連結部ＭＣＣの全体が含まれるように大きく形成する。そして、図１０８（図６２に対応）に示すように、フォトレジスト２２０をマスクとして、シリコン酸化膜２０６とシリコン窒化膜２０４とシリコン酸化膜２０２とをエッチングで除去する際に、メモリセル領域連結部ＭＣＣまでも除去する。続いて、図１０９（図６５に対応）に示すように、フォトレジスト２２０を除去し、図１１０（図６８）に示すように、シリコン酸化膜２０６をマスクとして用いて、半導体基板２００をエッチングすることにより、分離パターン領域ＳＰＲを形成するための溝を半導体基板２００に形成すればよい。

また、第３実施形態においては、図１１１に示すように、分離パターン領域ＳＰＲをビット線連結部ＢＬＣがあった領域まで拡大し、ビット線連結部ＢＬＣを取り除いてしまってもよい。この場合、図１１２（図９６に対応）に示すように、フォトレジスト３２０の開口３２２を、ビット線連結部ＢＬＣの全体が含まれるように大きく形成する。そして、図１１３（図９９に対応）に示すように、フォトレジスト３２０をマスクとして、窒化チタン膜３０６とアルミニウム膜３０４とバリヤメタル膜３０２とをエッチングで除去する際に、ビット線連結部ＢＬＣの部分までも除去して、分離パターン領域ＳＰＲを形成すればよい。

さらに、これらの変形例では、ワード線連結部ＷＬＣ、メモリセル領域連結部ＭＣＣ、及び、ビット線連結部ＢＬＣの全部を除去したが、一部のみを除去するようにしてもよい。

また、上述した実施形態では、ＮＡＮＤ型の不揮発性半導体記憶装置を例に本発明を説明したが、ワード線やビット線を有する半導体記憶装置などの他の半導体装置に対しても、本発明を適用することができる。すなわち、レジストパターン倒れが生じるようなライン状のパターンを有するあらゆる半導体装置に対して、本発明を適用することができる。

さらに、上述した実施形態では、ライン状のパターンの一端側にのみ、複数のライン状のパターンを連結する連結部を設けたが、ライン状のパターンの両端側に、この連結部を設けてもよい。

以上、本実施形態についてまとめると、次のようになる。すなわち、半導体装置の製造方法は、
半導体基板上に、第１の被パターニング部材を形成する工程と、
前記第１の被パターニング部材をパターニングして、並列な複数のライン状のパターンと、前記ライン状のパターンの少なくとも一端側に、前記複数のライン状のパターンを連結する連結部とを形成する工程と、
前記ライン状のパターンと前記連結部との間をエッチングして、前記ライン状のパターンと前記連結部との間を分離する工程と、
を備えている。

この場合、前記第１の被パターニング部材は、導電性部材により形成されてもよい。さらに、前記ライン状のパターンは、ワード線のパターンであってもよい。さらに、前記ワード線は、不揮発性半導体記憶装置におけるメモリセルアレイのワード線であってもよい。

また、前記ライン状のパターンは、ビット線のパターンであってもよい。さらに、前記ビット線は、不揮発性半導体記憶装置におけるメモリセルアレイのビット線であってもよい。

また、前記第１の被パターニング部材は、パターニング用マスク部材により形成されてもよい。さらに、前記第１の被パターニング部材の下に設けられている第２の被パターニング部材を、前記第１の被パターニング部材をマスクとして用いて、エッチングする工程をさらに備えるようにしてもよい。さらに、前記第２の被パターニング部材は、半導体基板であり、この半導体基板をエッチングする工程では、素子分離絶縁膜を埋め込むための溝を形成するようにしてもよい。

また、前記ライン状のパターンと前記連結部との間をエッチングして、前記ライン状のパターンと前記連結部との間を分離する工程では、前記連結部の少なくとも一部をエッチングにより除去するようにしてもよい。

或いは、半導体装置は、
半導体基板と、
前記半導体基板上に形成された、並列な複数のライン状のパターンと、
前記半導体基板上に形成されて、前記ライン状のパターンの少なくとも一端側に設けられ、前記複数のライン状のパターンを連結していた連結部と、
前記ライン状のパターンと前記連結部との間を分離する分離パターン領域と、
を備えている。

この場合、前記ライン状のパターンと前記連結部とは、ともに、導電性であるようにしてもよい。さらに、前記ライン状のパターンは、ワード線のパターンであってもよい。さらに、前記ワード線は、不揮発性半導体記憶装置におけるメモリセルアレイのワード線であってもよい。

また、前記ライン状のパターンは、ビット線のパターンであってもよい。さらに、前記ビット線は、不揮発性半導体記憶装置におけるメモリセルアレイのビット線であってもよい。

半導体装置は、
半導体基板と、
前記半導体基板に形成された、並列な複数のライン状のパターンと、
前記半導体基板に形成されて、前記ライン状のパターンの少なくとも一端側に、前記複数のライン状のパターンを連結していた連結部と、
前記ライン状のパターンと前記連結部との間を分離する分離パターン領域と、
を備えている。

この場合、前記ライン状のパターンは、メモリセルを形成するための領域であるメモリセル領域であってもよい。さらに、前記メモリセル領域には、不揮発性半導体メモリセルが形成されてもよい。

第１実施形態に係る不揮発性半導体記憶装置の構成を説明する平面図。 第１実施形態に係る不揮発性半導体記憶装置の構成を説明する図１のＡ−Ａ’線断面図。 第１実施形態に係る不揮発性半導体記憶装置の構成を説明する図１のＢ−Ｂ’線断面図。 第１実施形態に係る不揮発性半導体記憶装置の構成を説明する図１のＣ−Ｃ’線断面図。 第１実施形態に係る不揮発性半導体記憶装置の構成を説明する図１のＤ−Ｄ’線断面図。 第１実施形態に係る不揮発性半導体記憶装置の構成を説明する図１のＥ−Ｅ’線断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の構成を説明する平面図。 第２実施形態に係る不揮発性半導体記憶装置の構成を説明する図４２のＡ−Ａ’線断面図。 第２実施形態に係る不揮発性半導体記憶装置の構成を説明する図４２のＢ−Ｂ’線断面図。 第２実施形態に係る不揮発性半導体記憶装置の構成を説明する図４２のＣ−Ｃ’線断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第２実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の構成を説明する平面図。 第３実施形態に係る不揮発性半導体記憶装置の構成を説明する図７９のＡ−Ａ’線断面図。 第３実施形態に係る不揮発性半導体記憶装置の構成を説明する図７９のＢ−Ｂ’線断面図。 第３実施形態に係る不揮発性半導体記憶装置の構成を説明する図７９のＣ−Ｃ’線断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第３実施形態に係る不揮発性半導体記憶装置の製造工程を説明するための工程断面図。 第１実施形態の変形例を説明するための図１に相当する図。 第１実施形態の変形例を説明するための図３４に相当する図。 第１実施形態の変形例を説明するための図３５に相当する図。 第１実施形態の変形例を説明するための図３９に相当する図。 第１実施形態の変形例を説明するための図４０に相当する図。 第２実施形態の変形例を説明するための図４２に相当する図。 第２実施形態の変形例を説明するための図５９に相当する図。 第２実施形態の変形例を説明するための図６２に相当する図。 第２実施形態の変形例を説明するための図６５に相当する図。 第２実施形態の変形例を説明するための図６８に相当する図。 第３実施形態の変形例を説明するための図７９に相当する図。 第３実施形態の変形例を説明するための図９６に相当する図。 第３実施形態の変形例を説明するための図９９に相当する図。

符号の説明

ＷＬ ワード線
ＳＧｌ セレクトゲート線
ＷＬＣ ワード線連結部
ＳＰＲ 分離パターン領域
ＥＲ メモリセル領域
１００ 半導体基板
１０２ 素子分離絶縁膜
１０４ トンネル絶縁膜
１０６ 多結晶シリコン膜
１０８ ＯＮＯ膜
１１０ 多結晶シリコン膜
１１２ タングステンシリサイド膜
１１４ シリコン窒化膜

Claims (6)

1. 半導体基板上に、第１の被パターニング部材を形成する工程と、
   前記第１の被パターニング部材をパターニングして、並列な複数のライン状のパターンと、前記ライン状のパターンの少なくとも一端側に、前記複数のライン状のパターンを連結する連結部とを形成する工程と、
   前記ライン状のパターンと前記連結部との間をエッチングして、前記ライン状のパターンと前記連結部との間を分離する工程と、
   を備えることを特徴とする半導体装置の製造方法。
2. 前記ライン状のパターンは、ワード線のパターンである、ことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ライン状のパターンは、ビット線のパターンである、ことを特徴とする請求項１に記載の半導体装置の製造方法。
4. 前記ライン状のパターンと前記連結部との間をエッチングして、前記ライン状のパターンと前記連結部との間を分離する工程では、前記連結部の少なくとも一部をエッチングにより除去する、ことを特徴とする請求項１に記載の半導体装置の製造方法。
5. 半導体基板と、
   前記半導体基板上に形成された、並列な複数のライン状のパターンと、
   前記半導体基板上に形成されて、前記ライン状のパターンの少なくとも一端側に設けられ、前記複数のライン状のパターンを連結していた連結部と、
   前記ライン状のパターンと前記連結部との間を分離する分離パターン領域と、
   を備えることを特徴とする半導体装置。
6. 前記ライン状のパターンは、ワード線のパターンである、ことを特徴とする請求項５に記載の半導体装置。

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