JP4829144B2 - 半導体装置及びその製造方法 - Google Patents

Description

この発明は、半導体装置及びその製造方法に関するもので、更に詳しくは、ＮＡＮＤ型フラッシュメモリのゲート構造とその製造方法に係り、隣接するメモリセルのゲート電極間を絶縁膜で埋め込む技術に適用されるものである。

７０ｎｍ世代のＮＡＮＤ型フラッシュメモリでは、例えば特許文献１に示されているように、隣接するメモリセルのゲート電極間を絶縁膜で埋め込んで分離している。このゲート構造は、ゲート電極の加工後にゲート電極間を絶縁膜で埋め込むことによりワード線間を電気的に分離するためのものである。

しかしながら、次世代、例えば５０ｎｍ世代やそれよりも微細な世代では更なる高集積化と高速化が要求されている。このような要求に応えて次世代のＮＡＮＤ型フラッシュメモリを実現するためには、メモリセルにおけるゲート電極間（ワード線間）の狭ピッチ化による絶縁物の埋め込み不良、配線抵抗や寄生容量の増大による動作速度の低下などの種々の解決すべき課題が残されており、新たなゲート構造と製造方法の開発が望まれている。
特開２００３−１９７７７９号

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、次世代に対応可能な高集積化と高速化を図れる半導体装置及びその製造方法を提供することにある。

この発明の一つの側面によると、半導体基板上に第１の絶縁膜、電荷蓄積層、第２の絶縁膜及びコントロールゲートが積層された積層ゲート構造をそれぞれ有し、隣接して配置された第１，第２のゲート電極と、前記半導体基板上に前記第１または第２のゲート電極と隣接して配置され、前記第１，第２のゲート電極と等しい積層ゲート構造を有し、前記第２の絶縁膜に形成された開口を介して前記電荷蓄積層と前記コントロールゲートとが電気的に接続された第１のセレクトゲート電極と、前記半導体基板上に前記第１のセレクトゲート電極と隣接して配置され、前記第１のセレクトゲート電極と等しいゲート構造を有する第２のセレクトゲート電極と、前記第１，第２のゲート電極間及び前記第１，第２のセレクトゲート電極の側部に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜と、前記第１，第２のセレクトゲート電極間に前記酸化膜を介して埋め込まれ、最上面が前記コントロールゲートの最上面よりも高い層間絶縁膜と、前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁、並びに前記層間絶縁膜上に略同一膜厚でに延設された窒化膜とを具備する半導体装置が提供される。

この発明の他の側面によると、半導体基板の主表面に、素子分離領域とアクティブ領域を形成する工程と、前記半導体基板における前記アクティブ領域に、第１の絶縁膜、第１の導電層、第２の絶縁膜、第２の導電層及び第１の窒化膜を順次積層する工程と、前記第１の窒化膜上にマスクを形成し、前記第１の窒化膜、前記第２の導電層、前記第２の絶縁膜、前記第１の導電層及び前記第１の絶縁膜をパターニングして、半導体基板上に第１の絶縁膜、電荷蓄積層、第２の絶縁膜、コントロールゲート及び第１の窒化膜が順次積層された積層ゲート構造の複数のゲート電極を形成する工程と、前記複数のゲート電極上及び前記複数のゲート電極間に酸化膜を形成する工程と、前記酸化膜を前記第１の窒化膜の表面が露出されるまでエッチバックする工程と、前記酸化膜上及び前記第１の窒化膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜を前記第１の窒化膜の表面が露出されるまでエッチバックして表面を平坦化する工程と、酸化膜に対して選択比が高い薬液を用いて前記第１の窒化膜を除去し、前記コントロールゲートの表面を露出させ、前記コントロールゲートの最上面よりも前記層間絶縁膜及び前記酸化膜の最上面を高くする工程と、前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁、並びに前記層間絶縁膜の上面に第２の窒化膜を形成する工程とを具備することを特徴とする半導体装置の製造方法が提供される。

この発明によれば、次世代に対応可能な高集積化と高速化を図れる半導体装置及びその製造方法が得られる。

以下、この発明の実施形態について図面を参照して説明する。
まず、この発明に至る前段階の半導体装置及びその製造方法を説明し、これを改良したこの発明の実施形態について説明する。

図１は、この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの製造工程の途中の状態を示しており、メモリセル部におけるゲート電極の加工後のパターン平面図である。メモリセル部には、アクティブ領域（ＡＡ）と素子分離領域（ＳＴＩ）を交互に配置し、隣接するアクティブ領域ＡＡ間を素子分離領域ＳＴＩで電気的に分離している。また、これらの領域に直交して、セルトランジスタのゲート電圧を制御するワード線ＷＬと、書き込むページを選択するためのセレクトゲートＳＧを周期的に配置している。

上記構造は、例えば次のようにして形成する。まず、半導体基板の主表面に、上記アクティブ領域ＡＡと素子分離領域ＳＴＩを周知のイオン注入技術と素子分離技術を用いて形成する。その後、半導体基板の主表面のアクティブ領域ＡＡに、トンネル絶縁膜（第１の絶縁膜）、第１層目のポリシリコン層（電荷蓄積層）、インターポリ（Inter-Poly）絶縁膜（第２の絶縁膜）、第２層目のポリシリコン層（コントロールゲート）及び第１の窒化膜を順次積層する。

引き続き、上記第１の窒化膜上にゲート電極を加工するためのマスクを成膜し、これら第１の窒化膜、第２層目のポリシリコン層、インターポリ絶縁膜、第１層目のポリシリコン層及びトンネル絶縁膜を順次パターニングしてメモリセル部ＭＣのゲート電極とセレクトゲート部ＳＧのゲート電極を形成する。これによって、図２に示すようなゲート構造になる。

すなわち、メモリセル部ＭＣは、半導体基板１１の主表面上にトンネル絶縁膜１２、電荷蓄積層として働くフローティングゲート（ＦＧ）１３、インターポリ絶縁膜１４、コントロールゲート（ＣＧ）１５及び窒化膜１６を積層した構造になっている。また、セレクトゲート部ＳＧは、上記メモリセル部ＭＣと同様に半導体基板１１上にトンネル絶縁膜１２、フローティングゲート１３、インターポリ絶縁膜１４、コントロールゲート１５及び窒化膜１６を積層した構造になっている。このセレクトゲート部ＳＧでは、上記インターポリ絶縁膜１４に形成した開口１７によりフローティングゲート１３とコントロールゲート１５を電気的に接続している。上記開口１７は、インターポリ絶縁膜１４を形成した後、第２層目のポリシリコン層を積層する前に形成する。上記第１，第２層目のポリシリコン層が接続されることでセレクトゲートトランジスタのゲート電極として働く。

その後、図３に示すように、上記積層ゲート構造の上面及び側壁部にＬＰ−ＣＶＤ法にて酸化膜１８を成膜する。この酸化膜１８は、隣接するメモリセル間を電気的に分離するためにワード線間を埋め込み（Fill）、且つ周辺トランジスタのソース，ドレイン間のイオン注入距離を制御するためにも用いられる。

引き続き、図４に示すように、例えばＲＩＥ法にて酸化膜１８のエッチバックを行う。

上記酸化膜１８をエッチバックした後、全面に層間絶縁膜１９を形成してコントロールゲート電極間及びセレクトゲート間をこの層間絶縁膜１９にて埋め込み、ＣＭＰ法にて表面を平坦化して図５に示すように段差を解消する。この際、上記窒化膜１６をＣＭＰのストッパとして用いる。

次に、図６に示すように、コントロールゲート１５の表面が露出されるように、ＲＩＥ法にて窒化膜１６と層間絶縁膜１９をエッチバックする。この層間絶縁膜１９は通常酸化膜であり、この工程では窒化膜と酸化膜のような異なる膜種をエッチングしなければならないため、できるだけ選択比の低い条件で行う必要がある。

この工程はコントロールゲート１５の表面（上面）を露出するために行うものであるが、後にシリサイド電極を形成するために必要不可欠な工程である。また、ＲＩＥ法にてコントロールゲート１５の表面を露出させる場合には、窒化膜１６を残存させないようにＲＩＥ時間を長くする必要がある。このため、図６に示すように、ワード線（コントロールゲート１５）間に埋め込む酸化膜１８の最上部が、コントロールゲート１５の最上部より低くなることが不可避である。

上記のようにしてコントロールゲート１５を露出させた後、図７に示すようにコントロールゲート１５の抵抗を下げるためにシリサイド電極２０を形成する。シリサイド電極２０の形成に際してはスパッタ法を用いる。まず、コントロールゲート１５の表面を露出させ、その後、所望の電極材料を得るためのターゲット材をスパッタして加熱する。これにより、コントロールゲート１５上に付着した金属材料がコントロールゲート１５と反応し、Ｓｉが露出している部分のみにシリサイド電極２０が形成される。この工程では、通常スパッタの前処理として、フッ酸系の薬液で前処理を行うが、その前処理はワード線間の酸化膜１８の落ち込みを加速する。

その後、後工程における不純物の導入や膜中に含まれる水分をブロックするために全面に窒化膜２１を成膜する（図８参照）。この結果、コントロールゲート１５の上部間には窒化膜２１が介在する構造となる。しかも、上述したコントロールゲート１５の表面を露出するためのＲＩＥの時に、上記コントロールゲート１５間に形成されたボイド（図３に示した工程において酸化膜１８の埋め込み不良で発生する）の上部が開口されると、このボイド内に窒化膜２１が入る。

このように、コントロールゲート１５間に窒化膜２１が存在すると、ワード線間の線間容量がワード線の電位変化に影響を与える。また、ワード線間にかかる電界により電流リークが発生する恐れがある。このため、デバイス動作に悪影響を及ぼす可能性がある。しかも、微細化すればする程、上記ワード線間の線間容量とワード線間にかかる電界による電流リークの影響は大きくなる。

そこで、この発明の実施形態に係る半導体装置及びその製造方法では、ワード線間の線間容量や電流リークを低減するために、ワード線間を埋め込む酸化膜の最上部がコントロールゲートの最上部よりも高く、且つコントロールゲート上と酸化膜の上面及び側壁を同一の窒化膜を連続的に形成したゲート構造にしている。

すなわち、本実施形態に係る半導体装置及びその製造方法では、図５に示した工程の後にＲＩＥ法にてコントロールゲート１５間の層間絶縁膜１９の最下端（図５に破線Ｙ−Ｙ’で示す）までエッチバックする（図９参照）。引き続き、酸化膜に対して窒化膜が高選択で除去できるリン酸系の薬液、例えばホットリン酸を用いて窒化膜１６を除去し、図１０に示すようにコントロールゲート１５の上面を露出させる。ここでは、酸化膜に対して窒化膜が高選択でエッチングされる薬液を用いるので、コントロールゲート１５間の酸化膜１８はほとんどエッチングされない。

次に、露出させたコントロールゲート１５上にシリサイド電極２０を形成する（図１１）。シリサイド電極２０はスパッタ法にて形成する。すなわち、所望の電極材料を得るためのターゲット材をスパッタして加熱し、コントロールゲート１５上に付着した金属材料をコントロールゲート１５と反応させてＳｉが露出している部分のみにシリサイド電極を形成する。この工程に際して、フッ酸系の薬液で前処理を行っても、ワード線間の酸化膜１８の落ち込みを抑制できる。これによって、コントロールゲート１５間の酸化膜１８の上面は、コントロールゲート１５の最上部よりも高いゲート構造となる。

その後、図１２に示すように全面に窒化膜２１を形成する。

以降は、ビット線や上層の配線の形成工程、表面保護膜の形成工程、パッケージへの実装工程などの周知の種々の製造工程を施してＮＡＮＤ型フラッシュメモリを完成する。

上述したように、この発明の実施形態に係るゲート構造並びに製造方法によれば、下記（１）〜（３）のような効果が得られる。

（１）ワード線間に窒化膜２１が入り込まないために、ワード線間の線間容量を低減でき、書き込み遅延を低減できる。

（２）フローティングゲート脇に窒化膜２１が存在しないため、書き込み及び消去時の隣接セル間の干渉を緩和し、しきい値電圧のシフトによる誤書き込みを抑制できる。

（３）ワード線間に窒化膜２１が入り込まないために、書き込み時のワード線間、ワード線とセレクトゲート間の電流リークを防ぐことができる。

従って、この発明の一つの側面によれば、高集積化と高速化を図れる半導体装置及びその製造方法が得られる。

以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも一つが解決でき、発明の効果の欄で述べられている効果の少なくとも一つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの製造工程について説明するためのもので、メモリセル部におけるゲート電極の加工後のパターン平面図。 この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの第１の製造工程を示しており、図１のＸ−Ｘ’線に沿った断面図。 この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの第２の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの第３の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの第４の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの第５の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの第６の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明に至る前段階の半導体装置であるＮＡＮＤ型フラッシュメモリの第７の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので、図５に示した工程の後の第１の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第２の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第３の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。 この発明の実施形態に係る半導体装置及びその製造方法について説明するためのもので第４の製造工程を示しており、図１のＸ−Ｘ’線に対応する位置の断面図。

符号の説明

１１…半導体基板、１２…トンネル絶縁膜（第１の絶縁膜）、１３…フローティングゲート（電荷蓄積層）、１４…インターポリ絶縁膜（第２の絶縁膜）、１５…コントロールゲート、１６…窒化膜、１７…開口、１８…酸化膜、１９…層間絶縁膜、２０…シリサイド電極、２１…窒化膜。

Claims (5)

1. 半導体基板上に第１の絶縁膜、電荷蓄積層、第２の絶縁膜及びコントロールゲートが積層された積層ゲート構造をそれぞれ有し、隣接して配置された第１，第２のゲート電極と、
   前記半導体基板上に前記第１または第２のゲート電極と隣接して配置され、前記第１，第２のゲート電極と等しい積層ゲート構造を有し、前記第２の絶縁膜に形成された開口を介して前記電荷蓄積層と前記コントロールゲートとが電気的に接続された第１のセレクトゲート電極と、
   前記半導体基板上に前記第１のセレクトゲート電極と隣接して配置され、前記第１のセレクトゲート電極と等しいゲート構造を有する第２のセレクトゲート電極と、
   前記第１，第２のゲート電極間及び前記第１，第２のセレクトゲート電極の側部に形成され、最上面が前記コントロールゲートの最上面よりも高い酸化膜と、
   前記第１，第２のセレクトゲート電極間に前記酸化膜を介して埋め込まれ、最上面が前記コントロールゲートの最上面よりも高い層間絶縁膜と、
   前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁、並びに前記層間絶縁膜上に略同一膜厚で延設された窒化膜と
   を具備することを特徴とする半導体装置。
2. 半導体基板の主表面に、素子分離領域とアクティブ領域を形成する工程と、
   前記半導体基板における前記アクティブ領域に、第１の絶縁膜、第１の導電層、第２の絶縁膜、第２の導電層及び第１の窒化膜を順次積層する工程と、
   前記第１の窒化膜上にマスクを形成し、前記第１の窒化膜、前記第２の導電層、前記第２の絶縁膜、前記第１の導電層及び前記第１の絶縁膜をパターニングして、半導体基板上に第１の絶縁膜、電荷蓄積層、第２の絶縁膜、コントロールゲート及び第１の窒化膜が順次積層された積層ゲート構造の複数のゲート電極を形成する工程と、
   前記複数のゲート電極上及び前記複数のゲート電極間に酸化膜を形成する工程と、
   前記酸化膜を前記第１の窒化膜の表面が露出されるまでエッチバックする工程と、
   前記酸化膜上及び前記第１の窒化膜上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜を前記第１の窒化膜の表面が露出されるまでエッチバックして表面を平坦化する工程と、
   酸化膜に対して選択比が高い薬液を用いて前記第１の窒化膜を除去し、前記コントロールゲートの表面を露出させ、前記コントロールゲートの最上面よりも前記層間絶縁膜及び前記酸化膜の最上面を高くする工程と、
   前記コントロールゲート上、前記酸化膜の上面及び前記酸化膜の側壁、並びに前記層間絶縁膜の上面に第２の窒化膜を形成する工程と
   を具備することを特徴とする半導体装置の製造方法。
3. 前記層間絶縁膜をエッチバックして表面を平坦化する工程の後で前記第１の窒化膜を除去する工程の前に、
   前記ゲート電極間の前記層間絶縁膜が除去される深さまで表面を平坦化する工程を更に含むことを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記アクティブ領域に、第１の絶縁膜、第１の導電層、第２の絶縁膜、第２の導電層及び第１の窒化膜を順次積層する工程において、前記第２の絶縁膜を形成した後で且つ前記第２の導電層を形成する前に、前記第２の絶縁膜に開口を形成する工程を更に具備し、
   前記積層ゲート構造の複数のゲート電極を形成する工程において、前記開口を形成した領域で前記第１の導電層及び第２の導電層を接続することによりセレクトゲート電極を形成することを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記層間絶縁膜をエッチバックして表面を平坦化する工程の後で前記第１の窒化膜を除去する工程の前に、
   前記セレクトゲート電極以外のゲート電極間の前記層間絶縁膜が除去される深さまで表面を平坦化する工程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。

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